JPS6240759A - 半導体メモリ− - Google Patents
半導体メモリ−Info
- Publication number
- JPS6240759A JPS6240759A JP60179282A JP17928285A JPS6240759A JP S6240759 A JPS6240759 A JP S6240759A JP 60179282 A JP60179282 A JP 60179282A JP 17928285 A JP17928285 A JP 17928285A JP S6240759 A JPS6240759 A JP S6240759A
- Authority
- JP
- Japan
- Prior art keywords
- groove
- film
- capacitor
- semiconductor memory
- region layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/37—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor being at least partially in a trench in the substrate
Landscapes
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概 要〕
トレンチアイソレーションおよびトレンチキャパシタを
組合せた半導体メモリーセルにおいて、そのコンデンサ
のキャパシタンス（静電容量）を大きくするために、ア
イソレーションおよびキャパシタのための溝をその中央
部が溝開口部よりも幅広となるように形成する。
組合せた半導体メモリーセルにおいて、そのコンデンサ
のキャパシタンス（静電容量）を大きくするために、ア
イソレーションおよびキャパシタのための溝をその中央
部が溝開口部よりも幅広となるように形成する。
本発明は、半導体メモリー、より詳しく述べるならば、
ＭＯ３型クイナミンクＲＡＭメモリセルに関するもので
ある。
ＭＯ３型クイナミンクＲＡＭメモリセルに関するもので
ある。
半導体メモリーは近年ますます高集積化、大容量化が図
られメガビットメモリーが開発されつつある。各メモリ
セルはＭＯＳ）ランジスタとキャパシタとからなり、そ
のセルの微小化が試みられている（すなわち、各セルを
より小さく形成するようになってきている）。メモリセ
ル形状を小さくしてもある程度の蓄積容量を確保するた
めに３次元的なトレンチ型（溝堀り）キャパシタを形成
しかつそれを素子分離（アイソレーション）を形成する
トレンチ（溝）利用で行なってセルの微細化を図る提案
がなされている（例えば、篠田大三部：超ＬＳＩ時代・
明日への展望、電子材料、Ｖｏｌ、２４、患６、（１９
８５年６力号）、〔工業調査会〕、Ｐ、２２−２７、特
に、図１４ＭＤＲＡＭ対応のメモリセル構造、参照）。
られメガビットメモリーが開発されつつある。各メモリ
セルはＭＯＳ）ランジスタとキャパシタとからなり、そ
のセルの微小化が試みられている（すなわち、各セルを
より小さく形成するようになってきている）。メモリセ
ル形状を小さくしてもある程度の蓄積容量を確保するた
めに３次元的なトレンチ型（溝堀り）キャパシタを形成
しかつそれを素子分離（アイソレーション）を形成する
トレンチ（溝）利用で行なってセルの微細化を図る提案
がなされている（例えば、篠田大三部：超ＬＳＩ時代・
明日への展望、電子材料、Ｖｏｌ、２４、患６、（１９
８５年６力号）、〔工業調査会〕、Ｐ、２２−２７、特
に、図１４ＭＤＲＡＭ対応のメモリセル構造、参照）。
ひとつのトレンチ（溝）を利用してアイソレーションと
キャパシタとを形成する際には、第３図に示すようなメ
モリセル構造が提案されている。
キャパシタとを形成する際には、第３図に示すようなメ
モリセル構造が提案されている。
この場合には、半導体基板に垂直に掘られた溝の側面に
蓄積キャパシタとして機能する絶縁膜１が形成され、溝
底部にはチャネルス） −／プ層を有して素子間分離の
役目をする比較的厚い酸化膜２が形成され、そして溝は
多結晶シリコン３で埋められている。
蓄積キャパシタとして機能する絶縁膜１が形成され、溝
底部にはチャネルス） −／プ層を有して素子間分離の
役目をする比較的厚い酸化膜２が形成され、そして溝は
多結晶シリコン３で埋められている。
先に言及した従来例および第３図の従来例のメモリセル
において、溝はシリコン基板をリアクティブイオンエツ
チング（ＲＩ Ｅ）法などの異方性エツチングすること
でほぼ真っ直ぐな穴として形成されている。このために
、キャパシタ容量（すなわち、容量部の面積）が溝深さ
で規定されている。
において、溝はシリコン基板をリアクティブイオンエツ
チング（ＲＩ Ｅ）法などの異方性エツチングすること
でほぼ真っ直ぐな穴として形成されている。このために
、キャパシタ容量（すなわち、容量部の面積）が溝深さ
で規定されている。
本発明の目的は、メモリセル構造ズを大きくすることな
くキャパシタ容量をさらに大きくすることである。
くキャパシタ容量をさらに大きくすることである。
上述の目的が、トレンチアイソレーションおよびトレン
チキャパシタに共通な溝を有する半導体メモリーにおい
て、溝の中央部が所定パターンの溝開口部よりも幅広で
あることを特徴とする半導体メモリーを提供することに
よって達成される。
チキャパシタに共通な溝を有する半導体メモリーにおい
て、溝の中央部が所定パターンの溝開口部よりも幅広で
あることを特徴とする半導体メモリーを提供することに
よって達成される。
溝の中央部を広げることによって溝（穴）表面積を大き
くして実効容量部面積を大きくし、このことによってキ
ャパシタ容量の確保（増大）が図れる。
くして実効容量部面積を大きくし、このことによってキ
ャパシタ容量の確保（増大）が図れる。
（実施例〕
以下、添付図面を参照して本発明の実施例によって本発
明の詳細な説明する。
明の詳細な説明する。
本発明に係る半導体メモリーのセル構造を第１図に示す
。単結晶（Ｐ型）シリコン基板２１に溝中央部が溝開口
部よりも幅広な溝を形成して、この溝が絶縁物である酸
化物（ＳｉＯ□）膜２２、キャパシタの電極（セルプレ
ート）である多結晶シリコン膜２３および絶縁性酸化物
（ＳｉＯｚ）膜２４によって埋められている。溝の周囲
には不純物拡散層（Ｎ領域層）２５が形成されており、
セル間のアイソレーションのために溝底部にｐ ＋ Ａ
ｆｔ域層２Ｇが形成されている。また、シリコン基板２
１上にゲート酸化膜２７およびゲート電極（ワード線）
２８が形成され、このゲート電極２８の両側に不純物導
入領域（Ｎ“領域）２９および３０が形成されて、ＭＯ
ＳＦＥＴを構成している。
。単結晶（Ｐ型）シリコン基板２１に溝中央部が溝開口
部よりも幅広な溝を形成して、この溝が絶縁物である酸
化物（ＳｉＯ□）膜２２、キャパシタの電極（セルプレ
ート）である多結晶シリコン膜２３および絶縁性酸化物
（ＳｉＯｚ）膜２４によって埋められている。溝の周囲
には不純物拡散層（Ｎ領域層）２５が形成されており、
セル間のアイソレーションのために溝底部にｐ ＋ Ａ
ｆｔ域層２Ｇが形成されている。また、シリコン基板２
１上にゲート酸化膜２７およびゲート電極（ワード線）
２８が形成され、このゲート電極２８の両側に不純物導
入領域（Ｎ“領域）２９および３０が形成されて、ＭＯ
ＳＦＥＴを構成している。
上述した半導体メモリーが次のようにして作られる。
まず、第２Ａ図のように、単結晶シリコン基板２１の全
面に酸化物膜（ＳｉＯ□膜）３１を熱酸化法で形成し、
その上に耐酸化膜である窒化物膜（Ｓｉ、Ｎ、膜）３２
を化学的気相成長（ＣＶ Ｄ）法によって形成する。レ
ジストパターンマスク（図示せず）を窒化物膜３２上に
形成して、適切なエツチングによって窒化物膜３２およ
び酸化物膜３１を選択的に除し、表出したシリコン基板
２１をＲＩＥ法でエツチングして真っ直ぐな穴３４を形
成する。この穴３４の側面および底面上に減圧ＣＶＤ法
によっ１ｓｉｏ□膜３５を形成し、このとき窒化物膜３
２上にも成形される。そして、ＲＩＥ法でエツチングし
て穴底面上および窒化物１１ｇ３２上のＳｉｎ、膜を除
し、第２Ａ図のように穴３４の底にシリコン基板２１を
表出しかつ穴の側面に５ｉ０２１１ｉ３５がある。
面に酸化物膜（ＳｉＯ□膜）３１を熱酸化法で形成し、
その上に耐酸化膜である窒化物膜（Ｓｉ、Ｎ、膜）３２
を化学的気相成長（ＣＶ Ｄ）法によって形成する。レ
ジストパターンマスク（図示せず）を窒化物膜３２上に
形成して、適切なエツチングによって窒化物膜３２およ
び酸化物膜３１を選択的に除し、表出したシリコン基板
２１をＲＩＥ法でエツチングして真っ直ぐな穴３４を形
成する。この穴３４の側面および底面上に減圧ＣＶＤ法
によっ１ｓｉｏ□膜３５を形成し、このとき窒化物膜３
２上にも成形される。そして、ＲＩＥ法でエツチングし
て穴底面上および窒化物１１ｇ３２上のＳｉｎ、膜を除
し、第２Ａ図のように穴３４の底にシリコン基板２１を
表出しかつ穴の側面に５ｉ０２１１ｉ３５がある。
次に、第２Ｂ図に示すように、シリコンのエツチング液
である硝酸と弗酸の混合液によってシリコン基板２１を
等方向にエツチングして空洞部３６を形成する。続いて
、５ｉ０２のエツチング液であるバッファー弗酸液によ
って大側面上のＳ ｉ Ｏｔ 膜３５を除去する。この
ようにして、溝中央部（すなわち、空洞部）３６が溝開
口部よりも幅広である溝が得られる。
である硝酸と弗酸の混合液によってシリコン基板２１を
等方向にエツチングして空洞部３６を形成する。続いて
、５ｉ０２のエツチング液であるバッファー弗酸液によ
って大側面上のＳ ｉ Ｏｔ 膜３５を除去する。この
ようにして、溝中央部（すなわち、空洞部）３６が溝開
口部よりも幅広である溝が得られる。
第２Ｃ図に示すように、得られた基板を熱酸化処理して
、溝内に表出しているシリコンを酸化することで溝内酸
化物膜（ＳｉＯ□１１欠）２２を形成する。
、溝内に表出しているシリコンを酸化することで溝内酸
化物膜（ＳｉＯ□１１欠）２２を形成する。
この熱酸化時にドナー不純物（砒素、燐、アンチモン）
を熱拡散させて溝周囲にＮ領域層２５を同時に形成する
。次に、イオン注入法によって溝底部のシリコン基板２
１にｐ＋ｂｐ域層２６を形成する。このＰ″領域層２６
がＮ領域層２５の分離を行ない、セル間の分離を確実に
する。Ｐ″領域層２６と重複するＮ ６域層部分を形成
しないようにすることも可能であるが、この場合にもＰ
″領域層２６をチャネルストッパーとして形成するのが
望ましい。
を熱拡散させて溝周囲にＮ領域層２５を同時に形成する
。次に、イオン注入法によって溝底部のシリコン基板２
１にｐ＋ｂｐ域層２６を形成する。このＰ″領域層２６
がＮ領域層２５の分離を行ない、セル間の分離を確実に
する。Ｐ″領域層２６と重複するＮ ６域層部分を形成
しないようにすることも可能であるが、この場合にもＰ
″領域層２６をチャネルストッパーとして形成するのが
望ましい。
次に、第２Ｄ図に示すように、窒化物膜３２をエツチン
グ除去した後で溝内を含め全表面上に多結晶シリコン膜
２３を減圧ＣＶＤ法によって形成する。この多結晶シリ
コン膜２３に対し全面ＲＩＥ法によって酸化膜３１上お
よび溝底部での多結晶シリコン膜２３をエツチング除去
する。したがって多結晶シリコン膜２３は溝底部にて完
全に分けられる。
グ除去した後で溝内を含め全表面上に多結晶シリコン膜
２３を減圧ＣＶＤ法によって形成する。この多結晶シリ
コン膜２３に対し全面ＲＩＥ法によって酸化膜３１上お
よび溝底部での多結晶シリコン膜２３をエツチング除去
する。したがって多結晶シリコン膜２３は溝底部にて完
全に分けられる。
そして、第２Ｅ図に示すように、溝内を含め全表面上に
減圧ＣＶＤ法によってｓｉｏｚＭ ２４を形成し、溝開
口部を完全に塞ぐ。完全に塞ぐことによって後工程での
ＳｉＯ□膜２４のエツチング剤が溝内に侵入することの
ないようにする。多結晶シリコン膜２３上の表出してい
るＣＶＤ−５ｉＯ□膜のみをエツチング除去する。そし
て全面にＣＶＤ法によって多結晶シリコン膜３７を形成
し、その上にレジストパターン３３を形成して、第１図
でのゲート電極２８および溝部を覆う。
減圧ＣＶＤ法によってｓｉｏｚＭ ２４を形成し、溝開
口部を完全に塞ぐ。完全に塞ぐことによって後工程での
ＳｉＯ□膜２４のエツチング剤が溝内に侵入することの
ないようにする。多結晶シリコン膜２３上の表出してい
るＣＶＤ−５ｉＯ□膜のみをエツチング除去する。そし
て全面にＣＶＤ法によって多結晶シリコン膜３７を形成
し、その上にレジストパターン３３を形成して、第１図
でのゲート電極２８および溝部を覆う。
レジストパターン３３をマスクとして多結晶シリコン膜
３７をエツチングし、イオン注入法によってドナー不純
物（燐、砒素、アンチモン）全シリコン基板２１に導入
してＭＯＳＦＥＴのソースおよびドレイン領域（Ｎ＋領
領域２９．３０（第１図）を形成する。このように、第
１図に示したような溝内多結晶シリコン膜２３と多結晶
シリコン膜３７とでセルプレートを構成し、そして、ゲ
ート電極２８が多結晶シリコン膜２３で作られ、ゲート
酸化膜２７がＳｉＯ２膜３１で作られる。この後、通常
の製造工程によってパッシベーション膜、配線が形成さ
れて半導体メモリーが製造される。
３７をエツチングし、イオン注入法によってドナー不純
物（燐、砒素、アンチモン）全シリコン基板２１に導入
してＭＯＳＦＥＴのソースおよびドレイン領域（Ｎ＋領
領域２９．３０（第１図）を形成する。このように、第
１図に示したような溝内多結晶シリコン膜２３と多結晶
シリコン膜３７とでセルプレートを構成し、そして、ゲ
ート電極２８が多結晶シリコン膜２３で作られ、ゲート
酸化膜２７がＳｉＯ２膜３１で作られる。この後、通常
の製造工程によってパッシベーション膜、配線が形成さ
れて半導体メモリーが製造される。
なお、上述した製造工程は一例であって、当業者ならば
適切な変更が実施可能であろう。
適切な変更が実施可能であろう。
第１図に示したように本発明に係る半導体メモリーでは
、そのキャパシタプレートが溝内の中央部で湾曲してそ
れによる容量の増大が達成できる。
、そのキャパシタプレートが溝内の中央部で湾曲してそ
れによる容量の増大が達成できる。
しかもメモリーセルの面積は従来と同じでよいわけであ
る。
る。
第１図は、本発明に係る半導体メモリーの概略断面図で
あり、 第２Ａ図〜第２Ｅ図は、本発明に係る半導体メモリーの
製造工程を説明する概略断面図であり、第３図は、従来
の半導体メモリーの概略断面図である。 ２１・・・単結晶シリコン基板、 ２２・・・酸化物膜（ＳｉＯ□）膜、 ２３・・・多結晶シリコン膜、 ２４・・・酸化物膜（ＳｉＯ□膜）、 ２６・・・Ｐ＋領域層、 ２８・・・ゲート電極、 ３１・・・５ｉＯｚ膜、 ３２・・・ＳｉＪ＊膜、 ３５・・・５ｉ（ｈ膜、 ３６・・・空洞部（溝中央部）。
あり、 第２Ａ図〜第２Ｅ図は、本発明に係る半導体メモリーの
製造工程を説明する概略断面図であり、第３図は、従来
の半導体メモリーの概略断面図である。 ２１・・・単結晶シリコン基板、 ２２・・・酸化物膜（ＳｉＯ□）膜、 ２３・・・多結晶シリコン膜、 ２４・・・酸化物膜（ＳｉＯ□膜）、 ２６・・・Ｐ＋領域層、 ２８・・・ゲート電極、 ３１・・・５ｉＯｚ膜、 ３２・・・ＳｉＪ＊膜、 ３５・・・５ｉ（ｈ膜、 ３６・・・空洞部（溝中央部）。
Claims (1)
- １、トレンチアイソレーションおよびトレンチキャパシ
タに共通な溝を有する半導体メモリーにおいて、前記溝
の中央部が所定パターンの溝開口部よりも幅広であるこ
とを特徴とする半導体メモリー。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60179282A JPS6240759A (ja) | 1985-08-16 | 1985-08-16 | 半導体メモリ− |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60179282A JPS6240759A (ja) | 1985-08-16 | 1985-08-16 | 半導体メモリ− |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6240759A true JPS6240759A (ja) | 1987-02-21 |
Family
ID=16063110
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60179282A Pending JPS6240759A (ja) | 1985-08-16 | 1985-08-16 | 半導体メモリ− |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6240759A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01112062U (ja) * | 1988-01-21 | 1989-07-27 | ||
| JPH0567749A (ja) * | 1991-09-09 | 1993-03-19 | Toshiba Corp | 半導体記憶装置とその製造方法 |
| US5198995A (en) * | 1990-10-30 | 1993-03-30 | International Business Machines Corporation | Trench-capacitor-one-transistor storage cell and array for dynamic random access memories |
| US5336912A (en) * | 1992-07-13 | 1994-08-09 | Kabushiki Kaisha Toshiba | Buried plate type DRAM |
| US5658816A (en) * | 1995-02-27 | 1997-08-19 | International Business Machines Corporation | Method of making DRAM cell with trench under device for 256 Mb DRAM and beyond |
| US5692281A (en) * | 1995-10-19 | 1997-12-02 | International Business Machines Corporation | Method for making a dual trench capacitor structure |
-
1985
- 1985-08-16 JP JP60179282A patent/JPS6240759A/ja active Pending
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01112062U (ja) * | 1988-01-21 | 1989-07-27 | ||
| US5198995A (en) * | 1990-10-30 | 1993-03-30 | International Business Machines Corporation | Trench-capacitor-one-transistor storage cell and array for dynamic random access memories |
| JPH0567749A (ja) * | 1991-09-09 | 1993-03-19 | Toshiba Corp | 半導体記憶装置とその製造方法 |
| US5336912A (en) * | 1992-07-13 | 1994-08-09 | Kabushiki Kaisha Toshiba | Buried plate type DRAM |
| US5629226A (en) * | 1992-07-13 | 1997-05-13 | Kabushiki Kaisha Toshiba | Method of manufacturing a buried plate type DRAM having a widened trench structure |
| US5658816A (en) * | 1995-02-27 | 1997-08-19 | International Business Machines Corporation | Method of making DRAM cell with trench under device for 256 Mb DRAM and beyond |
| US5692281A (en) * | 1995-10-19 | 1997-12-02 | International Business Machines Corporation | Method for making a dual trench capacitor structure |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5482883A (en) | Method for fabricating low leakage substrate plate trench DRAM cells and devices formed thereby | |
| US6171923B1 (en) | Method for fabricating a DRAM cell structure on an SOI wafer incorporating a two dimensional trench capacitor | |
| US4833516A (en) | High density memory cell structure having a vertical trench transistor self-aligned with a vertical trench capacitor and fabrication methods therefor | |
| JPH10178162A (ja) | Ｓｏｉ埋込プレート・トレンチ・キャパシタ | |
| JP2002222873A (ja) | 改良たて型ｍｏｓｆｅｔ | |
| US5350708A (en) | Method of making dynamic random access semiconductor memory device | |
| JPH1197629A (ja) | 半導体装置およびその製造方法 | |
| US5561314A (en) | Manufacture of semiconductor device with field oxide | |
| JPS6240759A (ja) | 半導体メモリ− | |
| US5593928A (en) | Method of making a semiconductor device having floating source and drain regions | |
| JPH01128559A (ja) | 半導体装置及びその製造方法 | |
| US5300800A (en) | Low leakage substrate plate DRAM cell | |
| JPS63276263A (ja) | 半導体集積回路装置 | |
| JPS639965A (ja) | 半導体記憶装置の製造方法 | |
| JP3030459B2 (ja) | 半導体装置 | |
| JP2529781B2 (ja) | 垂直トランジスタ―を有するスタック−トレンチ構造のｄｒａｍセルおよびその製造方法 | |
| JPS62118565A (ja) | 半導体メモリ−の製造方法 | |
| JPH0786427A (ja) | 半導体装置およびその製造方法 | |
| KR950002032B1 (ko) | 2단 트랜치 캐패시터 제조방법 및 그 구조 | |
| JPS60117658A (ja) | Ｍｏｓダイナミツクメモリ装置の製造方法 | |
| JPS63177565A (ja) | 半導体集積回路装置およびその製造方法 | |
| KR930002059B1 (ko) | 2층의 다결정 실리콘막을 이용한 모스 제조방법 | |
| JPS62296465A (ja) | 半導体装置の製造方法 | |
| JPS6343356A (ja) | 半導体記憶装置およびその製造方法 | |
| JPS62298132A (ja) | 半導体装置の製造方法 |