JPH01128559A - 半導体装置及びその製造方法 - Google Patents

半導体装置及びその製造方法

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JPH01128559A
JPH01128559A JP62285440A JP28544087A JPH01128559A JP H01128559 A JPH01128559 A JP H01128559A JP 62285440 A JP62285440 A JP 62285440A JP 28544087 A JP28544087 A JP 28544087A JP H01128559 A JPH01128559 A JP H01128559A
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JP
Japan
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trench
capacitor
isolation
polysilicon
semiconductor device
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JP62285440A
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English (en)
Inventor
Takeshi Matsutani
松谷　毅
Kazunori Imaoka
今岡　和典
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Fujitsu Ltd
Original Assignee
Fujitsu Ltd
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    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/37—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor being at least partially in a trench in the substrate
    • H—ELECTRICITY
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    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66083—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by variation of the electric current supplied or the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched, e.g. two-terminal devices
    • H01L29/66181—Conductor-insulator-semiconductor capacitors, e.g. trench capacitors
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概　要〕 本発明は半導体装置及びその製造方法に係り、特に容量
の増加を図り、高集積度化に適したメモリ構造を有する
半導体装置及びその製造方法に関し、 トレンチキャパシタ間リークを防止し、しかも微細なデ
バイスに適する半導体装置及びその製造方法を提供する
ことを目的とし、 半導体基板に形成されたトレンチ（溝）アイソレーショ
ンと、トレンチキャパシタと具備する半導体装置におい
て、該トレンチアイソレーションの側壁にもキャパシタ
を配設すること、及び半導体基板の素子間分離を行うべ
き位置に、第１の溝を掘った後、絶縁層を設け、 次に、該第１の絶縁層をマスクとして、半導体基板に第
２の溝を形成し、 該第１の絶縁層の全部または一部を除去後、前記、第１
、第２の溝にキャパシタ電極を形成することを構成とす
る。
〔産業上の利用分野〕
本発明は半導体装置及びその製造方法に係り、特に容量
の増加を図り、高集積度化に適したメモリ構造を有する
半導体装置及びその製造方法に関するものである。
メモリ構造を有する半導体装置、例えばダイナミックＲ
ＡＭ（ＤＲＡＭ）において集積度を向上させるべく種々
の構造が検討されている。
〔従来の技術及びその問題点〕
ＤＲＡＭの集積度を向上させるために従来プレーナ一方
式型が限界となり、構造的に３次元して来た。
その３次元化の例として積上げ方式及びトレンチ方式が
知られている。しかしながら積上げ（スタツクド）方式
キャパシタも集積度向上には限界が見えており、トレン
チ（溝）型方式キャパシタがＤＲＡＭのキャパシタとし
てよく用いられている。
第６図はキャパシタにトレンチを用い、アイソレーショ
ンにはＬＯＧＱＳ構造を用いた従来例である。
第図においてＰ基板ｌ上にＰ°層２、ｎ９層ｎ−ｆ／Ｊ
、及びトレンチキャパシタ９が形成されており、トレン
チキャパシタ９内に第１ポリシリコン３が形成され、更
に第２ポリシリコン（ワード線）５、八ｌ　（ワード線
）６及びポリサイド（ヒ′ソトＬ’ｉり４が形成されて
いる。７は５ｉ０２膜である。
図のようなトレンチキャパシタを有するＤＩＩＡＭは集
積度を上げるために微細化すると素子分離が十分となら
ずトレンチキャパシタ間ソークあるいはトランジスタ間
リークを住しる。
第７図は第６図に示された装置を改善した従来の装置を
示す。
すなわちトレンチキャパシタ間リークを防止するため図
ではキャパシタアイソレーションをもトレンチ構造とす
るものでセルフアラインメントでトレンチキャパシタ及
びトレンチアイソレーションが形成される。第７図の構
造では第６図の装置のトレンチキャパシタ間リーク、あ
るいはトランジスタ間リークの問題は解決されたものの
、更に集積度を上げるためにはトレンチキャパシタの深
さを深くしなければならず、プロセス的に非常に製造困
難となる。第７図において８はトランスファゲート、１
０はシリコン基板、 １１はトレンチアイソレーション、１２はポリシリコン
層（セルプレート）、１３はポリシリコン層（電荷集積
層）、１４はキャパシタ絶縁膜、Ｉ５は窒化膜である。
第８Ａ図はアイソレーション用トレンチの側面にキャパ
シタを形成し、該トレンチ内にセルプレートを埋込んで
いる。本構造はいわゆるキャパシタとアイソレーション
の併合型のＩＶＦ、Ｃ（Ｉｓｏｌａｔｉｏｎ−ｍｅｒｇ
ｅｄ　ＶＥｅｒｔｉｃａｌ　Ｃａｐａｃｉｔｏｒ　Ｃｅ
１ｌ）構造である。
この構造でも従来更に微細化してゆくと容量が不足とな
りトレンチの深さを深くする必要がでてくる。トレンチ
の深さを深くすることは上述のようにプロセス的に困難
さを伴なう。
図中の参照符号は第６．７図と同一のものは同一物を示
す。以下同じである。・ 本発明は上記問題点すなわちトレンチキャパシタ間リー
クを防止し、しかも微細なデバイスに適する半導体装置
及びその製造方法を提供することを目的とする。
〔問題点を解決するための手段〕
上記問題点は゛本発明によれば、半導体基板に形成され
たトレンチ（溝）アイソレーションと、トレンチキャパ
シタとを具備する半導体装置において、該トレンチアイ
ソレーションの側壁にもキャパシタを配設することを特
徴とする半導体装置によって解決される。
更に上記問題点は本発明によれば、半導体基板の素子間
分離を行うべき位置に、第１の溝を掘った後、絶縁層を
設け、 次に、該第１の絶縁層をマスクとして、半導体基板に第
２の溝を形成し、 該第１の絶縁層の全部または一部を除去後、前記、第１
、第２の溝にキャパシタ電極を形成することを特徴とす
る半導体装置の製造方法によって解決される。
〔作　用〕
本発明によればトレンチアイソレーションの側壁にもキ
ャパシタを設けているので従来の単なるトレンチキャパ
シタ構造よりもより容量の大きな半導体メモリーデバイ
スを得るとともにトレンチキャパシタ間のリークもトレ
ンチアイソレーションにより防止可能となる。
〔実施例〕
以下本発明の実施例を図面に基づいて説明する。
第１図、第２図及び第３図は本発明の一実施例を説明す
るためのそれぞれ平面図、及び該平面図のＡＢ断面図、
ＸＹ断面図を示す。
第２図でよくわかるように、トレンチキャパシタ９ａ　
、９ｂ間にトレンチアイソレーション２５が形成されて
おり、しかもトレンチアイソレーション２５には、窒化
膜２２とキャパシタ絶縁膜１４との間にポリシリコンか
らなる電荷蓄積層１３が形成され、キャパシタ絶縁膜１
４上にポリシリコンからなるセルプレート１２が形成さ
れ、トレンチアイソレーションの他にトレンチキャパシ
タ９ａ　、９ｂと同様のトレンチキャパシタの機能を有
している。
なお本願のトレンチキャパシタ９ａ、９ｂの構造は従来
と同様の５ｉｎ２膜７、ポリシリコンからなる電荷蓄積
１３窒化膜等からなるキャパシタ絶縁膜１４及びセルプ
レート１２からなる。
図において４はシリサイドメタルからなるワード線、５
はポリシリコンからなるビット線である。
次に上記本願発明の半導体装置の製造方法を第４Ａ図か
ら第４Ｄ図及び第５Ａ図から第５Ｄ図を用いて説明する
。
第４Ａ図から第４Ｄ図は第１図におけるＡＢ断面図でみ
た工程図であり、第５Ａ図から第５Ｄ図は第１図におけ
るＸＹ断面図でみた工程図である。
まず第４Ａ図、第５Ａ図に示すようにシリコン基板２１
内にアイソレーション用のトレンチ（溝）をエツチング
により形成した後チャネルカット用としてトレンチの底
にイオン注入による不純物ドープ領域、例えばＰ″領域
２５を形成する。シリコン基板２１の熱酸化によりＳｉ
Ｏ□膜１３膜形３しその上に側壁ＬＯＣＯ５工程用５ｉ
Ｊａ膜２２を形成する。
次に第４Ｂ図及び第５Ｂ図に示すように側壁アイソレー
ション２６をＬＯＧＯＳ　酸化により形成し、トレンチ
内にＰＳＧ　（りん珪酸ガラス）２７を埋込む。このＰ
ＳＧ　２７はキャパシタ用トレンチエツチングのマスク
になる。
次に第４Ｃ図及び第５Ｃ図に示すようにＰＳＧ　２７を
マスクとしてセルフアラインメントでＳｉｇ仮をエツチ
ングし、本来のキャパシタ用のトレンチを形成する。
次に第４Ｄ図及び第５Ｄ図に示すように、表面及びトレ
ンチ内のＰＳＧ　２７を除去し、側壁接続部及びＣＶＤ
法によりポリシリコンからなる電荷蓄積層１３を形成し
、次にＣＶＤ法により５ｉＪａからなるキャパシタ絶縁
膜を形成し、 次にトレンチを埋めるようにＣＶＤ法によりポリシリコ
ン層を全面に形成しエツチングによりＳ　ｒ３Ｎ　ａ膜
２２上の部分を除去しトレンチ内のみ残し、セルプレー
ト１２を形成する。以下通常のＭＯ３ＰＥＴ製造工程に
従ってトランスファトランジスタ等を形成する。このよ
うにしてキャパシタ機能を保有する絶縁物アイソレーシ
ョン領域を具備するメモリーデバイスを製造することが
できる。
〔発明の効果〕
以上説明したように本発明によれば従来のトレンチアイ
ソレーションを形成する領域の側壁にキャパシタを形成
し、さらにセルフアライメントでトレンチ−キャパシタ
を形成することができるのでメモリ容量の増加が図れし
かも高集積度化に適したデバイスを得ることができる。
【図面の簡単な説明】
第１図、第２図及び第３図は本発明の一実施例を説明す
るためのそれぞれ平面図、該平面図のＡＢ断面図であり
、 第４Ａ図から第４Ｄ図及び第５Ａ図から第５Ｄ図は上記
実施例の製造方法を説明するための工程断面図であり、 第６図から第８図は従来例を説明するための断面図であ
る。 １・・・Ｐ型基板、　　　２・・・Ｐ゛層、３・・・ポ
リシリコン、　　４・・・ビット線、５．６・・・ワー
ド線、　　７・・・ＳｉＯ□膜、８・・・トランスファ
ゲート、 ９．９ａ、９ｂ・・・トレンチキャパシタ、１０・・・
シリコン基板、 １１・・・トレンチアイソレーション、１２・・・ポリ
シリコン層（セルプレート）、１３・・・ポリシリコン
層（電荷蓄積層）、１４・・・キャパシタ絶縁膜、 １５・・・窒化膜、　　　２１・・・シリコン基板、２
２・・・５ｉＪａ膜、　　２５・・・Ｐ°領領域２７・
・・ＰＳＧ。 実施例 第１図 ４・・・ビット線 ２２、・・Ｓ　ｒ　ｓＮ、膜 実施例 第３図 ９ａ、９ｂ・・・トレチンキャノＥ−７り１２・・・ポ
リシリコン層（セルプレート）１３・・・ポリシリコン
層（電荷蓄積層）１４・・・キャパシタ絶縁膜 実施例 実施例 第４８図 実施例 実施例 第４Ｄ図 実施例 実施例 第５８図 実施例 第５Ｃ図 実施例 第５Ｄ図 第６図 第８図

Claims (1)

  1. 【特許請求の範囲】 １、半導体基板に形成されたトレンチ（溝）アイソレー
    ションと、トレンチキャパシタとを具備する半導体装置
    において、 該トレンチアイソレーションの側壁にもキャパシタを配
    設すること特徴とする半導体装置。 ２、半導体基板の素子間分離を行うべき位置に、第１の
    溝を掘った後、絶縁層を設け、 次に、該第１の絶縁層をマスクとして、半導体基板に第
    ２の溝を形成し、 該第１の絶縁層の全部または一部を除去後、前記、第１
    、第２の溝にキャパシタ電極を形成することを特徴とす
    る半導体装置の製造方法。 ３、前記キャパシタ電極を電荷蓄積層、セルプレートの
    順に形成することを特徴とする特許請求の範囲第２項記
    載の方法。
JP62285440A 1987-11-13 1987-11-13 半導体装置及びその製造方法 Pending JPH01128559A (ja)

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US07/256,412 US4918499A (en) 1987-11-13 1988-10-12 Semiconductor device with improved isolation between trench capacitors
KR8814379A KR930002282B1 (en) 1987-11-13 1988-11-02 Semiconductor device and manufacturing method thereof
EP88310490A EP0317152B1 (en) 1987-11-13 1988-11-08 Trench capacitor and method for producing the same
DE3851504T DE3851504T2 (de) 1987-11-13 1988-11-08 Grabenkapazität und Verfahren zu ihrer Herstellung.

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EP0317152B1 (en) 1994-09-14
EP0317152A3 (en) 1990-09-12
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