JPH0276257A - 半導体メモリ素子 - Google Patents

半導体メモリ素子

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JPH0276257A
JPH0276257A JP63227945A JP22794588A JPH0276257A JP H0276257 A JPH0276257 A JP H0276257A JP 63227945 A JP63227945 A JP 63227945A JP 22794588 A JP22794588 A JP 22794588A JP H0276257 A JPH0276257 A JP H0276257A
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JP
Japan
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electrode
capacitor
semiconductor substrate
film
charge
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JP63227945A
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English (en)
Inventor
Katsuji Iguchi
勝次 井口
Akio Kawamura
川村　昭男
Masahiko Urai
浦井　正彦
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Sharp Corp
Original Assignee
Sharp Corp
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Publication date
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    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor
    • H10B12/318—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor the storage electrode having multiple segments

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  • Semiconductor Integrated Circuits (AREA)
  • Semiconductor Memories (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〈産業上の利用分野〉 この発明は、半導体メモリ素子に関し、更に詳しくは、
ダイナミック・ランダム・アクセス・メモリ（以下、Ｄ
ＲＡＭと称す）のメモリセル構造に関する。
〈従来の技術〉 高集積化の先端を走るＤＲＡＭは、ここ３年内に４倍の
割合で記憶容量が増大しており、今後、４Ｍｂ、ｌ　６
Ｍｂ、６４Ｍｂと順次容量か増加していくと予想される
。このような集積度の向上を図る上で、ＤＲＡＭの記憶
単位であるメモリセルを縮小して行く必要がある。一方
、放射線によるソフトエラーを防止すると共に、十分な
Ｓ／Ｎ比の信号を確保するためには、メモリセル内の電
荷蓄積容量はある最低値以上を保たねばならない。この
ため、電荷蓄積コンデンサを半導体表面に形成する事は
４ＭｂＤＲＡＭ以降不可能となっており、この電荷蓄積
コンデンサを、半導体基板に形成された穴とか溝の内部
や、半導体基板表面に形成されたＭＯＳトランジスタ上
に形成する三次元構造メモリセルか一般化しつつある。
〈発明が解決しようとする課題〉 ところで、電極蓄積コンデンサを、半導体基板に形成さ
れた穴とか溝、いわゆるトレンチの内部に形成する方式
は、トレンチの深さに応じて電荷蓄積容量を増すことが
できるため、メモリセルを縮小する上では有利であるが
、深いトレンチを再現性よく形成することが技術的に非
常に困難であるため、生産面で有利とはいえない。一方
、電荷蓄積コンデンサをＭＯＳトランジスタ上に形成す
るいわゆるスタック型メモリセルは、比較的生産向きで
はあるが、上記トレンチを利用する場合に比べてコンデ
ンサ容量を大きくできないため、１６　Ｍｂ、　６４　
Ｍｂと高集積化していく上で不利であった。これは、ス
タック型メモリセルの電荷蓄積電極をなす多結晶シリコ
ン膜の膜厚が０．３μｍ程度と比較的薄く、電荷の大部
分が上記電極の上面に蓄積されているため、セル面積の
縮小により蓄積電荷量か急激に減少するためである。
そこで、この発明の目的は、６４Ｍｂと高集積化する場
合にも最低値以上の電荷蓄積容量を保つことかできるよ
うにしたスタック型メモリセルを有する半導体メモリ素
子を提供することにある。
く課題を解決するための手段〉 上記目的を達成するため、第１の発明の半導体メモリ素
子は、半導体基板表面に形成されたトランジスタの一方
の端子に、上記半導体基板上に形成されたコンデンサの
一方の電極を接続したメモリセルを複数個有する半導体
メモリ素子であって、上記コンデンサの一方の電極は、
断面が柱状をしており、その電極の上記半導体基板表面
に垂直な側面部に蓄積できる電荷量が、その電極に蓄積
できる電荷量全体の６０％以上を占めるように形成され
たことを特徴としている。
また、第２の発明の半導体メモリ素子は、半導体基板表
面に形成されたトランジスタの一方の端子に、上記半導
体基板上に形成されたコンデンサの一方の電極を接続し
たメモリセルを複数個有する半導体メモリ素子であって
、上記コンデンサの一方の電極がカップ状に形成され、
上記コンデンサの他方の電極が上記カップ状の電極の内
面と外面に対向するよう形成されたことを特徴としてい
る。
なお、第１および第２の発明共、半導体基板としてはｐ
型又はｎ型のＳｉ基板が好ましく、ｐ型Ｓｉ基板がより
好ましい。また、コンデンサの第１の電極としては燐又
はひ素をドーピングした多結晶シリコンが好ましい。さ
らに、コンデンサの誘電体膜の材質は、Ｓ　ｉ　０２　
、　Ｓ　ｌ　３　Ｎ　４　、　Ｓｉ　ＯＮ　、　Ｔ　ａ
　ｔ　Ｏｓ　、　Ｔ　ｉＯ＊及びこれらの複合膜等が好
ましく、その膜厚は単位面積当たりの容量が２Ｘ１０−
’Ｆ／ｅ１ｍ”からＩＸｌ　０−”Ｆ　／ａｍ’の範囲
に入る膜厚が好ましい。
く作用〉 第１の発明においては、半導体基板上に形成されたコン
デンサが、断面が柱状をした一方の電極に蓄積できる電
荷量全体の６０％以上を、その電極の上記半導体基板表
面に垂直な側面部に蓄積する。
また、第２の発明においては、半導体基板上に形成され
たコンデンサが、カップ状に形成された一方の電極と、
その電極の内面と外面に対向するように形成された他方
の電極との間に電荷を蓄積する。
従って、第１１第２の発明共、セル面積の縮小に抗して
、従来並の電荷蓄積容量を維持することができるため、
２μが程度の面積のスタック型メモリセルの実現が可能
となり、６４ＭｂＤＲＡＭにも利用可能となる。
〈実施例〉 以下、この発明を図示の実施例により詳細に説明する。
第１の発明の実施例 第１図は本実施例における６４ＭｂＤＲＡＭに適用可能
なメモリセルの作製工程を示す図である。
この第１図の（Ａ　−１）、（Ｂ　−１）、（Ｃ−１）
、（Ｄ　−１）はそれぞれ平面図であり、（Ａ−２）、
（Ｂ−２）。
（Ｃ−２）、（Ｄ−２）はそれぞれ上記各平面図のＸ−
Ｘ線断面図である。
上記各平面図の一点鎖線で囲まれた領域（２，０μｍ　
ｘ　１．０μｍ）は一つのメモリセルの領域を示してい
る。このメモリセルは機能的には一つのＮチャンネルト
ランジスタ（Ｔ）と一つのコンデンサ（Ｃ）から構成さ
れる。このトランジスタは、ドレイン領域がビット線と
接続され、ソース領域がコンデンサと接続される。そし
て、このトランジスタのゲート電極となるワード線が高
レベルにある時に導通し、上記ワード線が低レベルにあ
るときにオーブン状態となる。上記トランジスタが導通
した状態において、ビット線とコンデンサの間で電荷の
やり取りが起き、信号の書き込み、読み出しがおこなわ
れる。
第１図の（Ｄ−１）、（Ｄ−２）に示すように、上記ト
ランジスタ（Ｔ）はＰ型シリコン基板ｌをチャンネルと
し、このシリコン基板ｌの表面にひ素拡散層よりなるソ
ース領域５とドレイン領域６が形成されている。そして
、このチャンネルの上にはゲート酸化膜３を介してゲー
ト電極となるワード線４が走っている。このワード線４
は燐ドープ多結晶シリコンより構成されている。一方、
コンデンサ（Ｃ）はシリコン基板１上に、層間絶縁膜７
゜７°を介してワード線４．４°を部分的に覆うように
形成されており、トランジスタのソース領域５と接続さ
れた第１の電極８と、この第１の電極８と５ｉＯｚ膜１
０によって分離され、複数メモリセル間の共通配線とな
るプレート電極１１とから構成されている。上記第１の
電極８は、その表面積の８０％を側面積が占めるように
形成され、コンデンサに蓄えられる電荷の８０％以上が
電極側面部に蓄積されるようになっている。
本実施例では、６４ＭｂＤＲＡＭ用メモリセルを対象と
して、０．３μｍルールでセル設計をしているが、１６
ＭｂＤＲＡＭメモリセルとしては０．５μｍルールでセ
ル設計をすることにより、セル面積が５μｅ以下のメモ
リセルを実現できる。この場合、第１の電極の高さは０
．５μｍ程度となり、全電荷の６０％程度が第１の電極
の側面部に蓄積される。
次に、製造方法について説明する。パターン描画は電子
ビーム描画装置を用いて行った。主としてトランジスタ
に関る製造工程は公知のものと大差ないためここでは図
示していない。
第１図の（Ａ−１）および（Ａ−２）はそれぞれトラン
ジスタ部形成後のメモリセルの平面図と断面図である。
本実施例では素子分離にいわゆるＢＯＸ法を用いた。す
なわち、ｐ型Ｓｉ基板ｌの素子分離領域２に深さ０．６
μｍの溝（トレンチ）を形成し、溝側壁にイオン注入法
により浅くボロン（Ｂ）を注入し、次いで熱酸化法によ
り１００人の５ｉＯｙ膜を形成し、さらにＬＰＣＶＤ法
によりＳｉｎ、膜を堆積し、最後にエッチバック法によ
り平坦化し、素子分離領域２の形成を完了する。次ぎに
トランジスタのゲート絶縁膜さらにゲート電極となるワ
ード線形成工程に入る。なお、本実施例では折り返しビ
ット線構成をとっている。又、ワード線材料は多結晶シ
リコン、ポリサイド、高融点金属等が利用可能であるが
、本実施例では燐ドープ多結晶シリコンを用いた。まず
、トランジスタ領域上の平坦化時のエツチングストッパ
として用いた多結晶シリコンマスク等を剥離したのち、
熱酸化法により１００人厚０ゲート酸化膜３．３°を形
成する。次いで、燐ドープ多結晶シリコンを０．４μｍ
厚堆積し、続けて０．３μｍ厚のＣＶ　Ｄ　　Ｓ　ｉＯ
を膜（ＳｉＯ２膜７，７°、７゛°の一部）を堆積する
。この２層膜をワード線パターン４．４’、４°゛、４
°°°へ加工した後、燐（Ｐ）をイオン注入法により２
０ＫｅＶのエネルギーで３　Ｋ　１０　”ｃｍ−”注入
し、０．１μｍ厚のＬ　Ｐ　ＣＶ　Ｄ　　Ｓ　ｉＯを膜
を堆積し、エッチバックにより、ゲート電極スペーサ（
ＳｉＯ！膜７．７’、７°゛の一部となる）を形成し、
さらにひ素（Ａｓ）を３０ＫｅＶで５　Ｘ　Ｉ　Ｏ１５
ａｍ−”注入した。以上の工程によりＬＤＤ（Ｌｉｇｈ
ｔｌｙ　Ｄｏｐｅｄ　Ｄｒａｉｎ−ライトリ　ドープド
　ドレイン）構造のトランジスタのソース領域５．５°
、５°°及びドレイン領域６．６°、６′°が形成でき
る。さらに、Ｌ　Ｐ　ＣＶ　Ｄ　　Ｓ　ｉ　Ｏ＊膜を０
．１μｍ厚堆積し、エッチバック工程により、ワード側
側壁にのみＳｉＯ＊膜を残す。この５ｉｆｔ膜及び前述
のゲート電極スペーサ５ｉＯｙ膜、ＣＶＤ−５ｉＯ３膜
よりなるＳｉＯ＊膜７．７°、７°°によってワード線
は完全に覆われ、同時にソース領域、ドレイン領域上の
開口部は他から相互に絶縁分離された構造となる。
次ぎに、コンデンサの作製工程を説明する。まず、第１
図の（Ｂ−１）、（Ｂ−２）に示すように、燐ドープ多
結晶シリコンを１μｍ厚堆積し、ＲＩＥ法により、トラ
ンジスタのソース領域５．５’。
５°°等に接続した第１電極８．８’、８°′、８°゛
°とトランジスタのドレイン領域６．６°、６°°に接
続し、後にビット線とら接続する電極９．９’、９°。
へ加工する。そして、第１図の（Ｃ−１）、（Ｃ−２）
に示すように、第１の誘電体膜となる５０人０の５ｉＯ
ｚ膜１０．１０’、ｌ　Ｏ”を熱酸化法により形成し、
燐ドープ多結晶シリコンを０．１μｍ厚で堆積し、プレ
ート電極１１へ加工する。この時、電極９の周辺はマス
クで覆われていないため、上記燐ドープ多結晶シリコン
はエツチング除去される。
しかし、ソース電極６とプレート電極ｌ！が短絡しなけ
れば、電極９の周囲に上記燐ドープ多結晶シリコンが残
ってもよい。
最後に、第１図の（Ｄ−１）、（Ｄ−２）に示すように
、ＬＰＣＶＤ法及びＣＶＤ法によりＳｉＯ２膜１５を堆
積し、エッチバック法により平坦化し、ビット線とトラ
ンジスタのドレイン６を接続するためのコンタクトホー
ル１６，１６°、＋６”を開口し、Ａｔ！Ｓ　ｉ合金を
０．５μｍ厚堆積し、ビット線１７．１７’、ｌ　７”
へ加工する。
以上の工程で形成されたメモリセルは、ｌセル当たり、
２μｍｘ１μｍ・２μｍ２の面積を有し、最小寸法は０
．３μｍである。レジストマスクにより加工されるパタ
ーンの最大アスペクト比は２．５と小さく、深いトレン
チを掘る場合のような困難さはない。本実施例のメモリ
セルのコンデンサの容量は２８ｆＦと実用上問題のない
大きさであった。
蓄積された電荷の保持時間は従来のスタック型セルと同
等であった。
第２の発明の実施例 第２図は本実施例における６４ＭｂＤＲＡＭに適用可能
なメモリセルの作製工程を示す図である。
この第２図の（Ａ　−１）、（Ｂ　−１）、（Ｃ−１）
、（Ｄ　−１）、（Ｅ−１）、（Ｆ−１）はそれぞれ平
面図であり、（Ａ−２）、ＣＢ−２）、（Ｃ−２）、（
Ｄ−２）、（Ｅ−２）。
（Ｆ−２）はそれぞれ上記各平面図のＸ−Ｘ線断面図で
ある。
上記各平面図の一点鎖線で囲まれた領域（２，０μｍ　
ｘ　１．０μｍ）は一つのメモリセルの領域を示してい
る。このメモリセルは機能的には一つのＮチャンネルト
ランジスタ（Ｔ）と一つのコンデンサ（Ｃ）から構成さ
れる。このトランジスタは、ドレイン領域がビット線と
接続され、ソース領域がコンデンサと接続される。そ、
して１．このトランジスタのゲート電極となるワード線
が高レベルにある時に導通し、上記ワード線が低レベル
にあるときにオープン状態となる。上記トランジスタが
導通した状態にセいて　ビット線とコンデンサの間で電
荷のやり取りが起き、信号の書き込み、読み出しがおこ
なわれる。
第２図の（Ｆ　−１）、（Ｆ　ｉＺ）鷲示すように、上
記トランジスタ（Ｔ）は、Ｐ型シリコン基板、２１をチ
ャンネルとし、このシリコン基板２１の表面にひ素拡散
層よりなるソース領域２５とドレイン領域２６が形成さ
れている。そして、このチャンネルの上にはゲート酸化
膜２３を介してゲート電極となるワード線２４が走って
いる。このワード線２４は燐ドープ多結晶シリコンより
構成されている。
一方、コンデンサ（Ｃ）はシリコン基板２１上に、層間
絶縁膜２７．２７°を介してワード線２４，２４°を部
分的に覆うように形成されており、トランジスタのソー
ス領域２５と接続されたカップ状の第１の電極３４と、
この第１の電極３４と誘電体膜３６によって分離され、
複数メモリセル間の共通配線となるプレート電極３７と
から構成されている。上記カップ状をした第１の電極３
４は、コンデンサに蓄積される電荷の約３５％がその電
極内面に蓄積されるようになっている。
本実施例では、６４ＭｂＤＲＡＭ用メモリセルを対象と
して、０．３μｍルールでセル設計をしているが、１６
ＭｂＤＲＡＭメモリセルとしては０．５μｍルールでセ
ル設計をすることにより、セル面積が４μｍ”ｆｆｆｉ
度のメモリセルを実現できる。この場合、第１の電極の
外壁の高さは０．５μｍ程度でよい。
次に、製造方法について説明する。パターン描画は、第
１の発明の実施例と同様、電子ビーム描画装置を用いて
行った。また、主としてトランジスタに関る製造工程は
公知のものと大差ないためここでは図示していない。
第２図の（Ａ−１）および（Ａ−２）はそれぞれトラン
ジスタ部形成後のメモリセルの平面図と断面図である。
ここまでの工程は、第１の発明の実施例の第１図の（Ａ
−１）、（Ａ−２）において説明したしのと同様である
ので説明を省略する。
次に、コンデンサの作製工程を説明する。まず、第２図
の（Ｂ　−１）、（Ｂ　−２）に示すように、ＬＰＣＶ
Ｄ法により２００人の５ｉＯｚ膜２８と３００人のＳＬ
Ｎ＋膜２９を堆積し、さらに、ＬＰＣＶＤ法とＡＰＣＶ
Ｄ法により平坦部で０８μｍ厚の５ｉＯ７膜３０を堆積
し、コンデンサ形成部３１．３１’。
３１°°及びドレイン−ビット線接合部３２，３２°。
３２゛の５ｉＯｚ膜３０をエツチング除去する。
次に、第２図の（Ｃ−１）、（Ｃ−２）に示すように、
コンデンサ形成部３１．３１’、３１”及びドレイン−
ビット線接合部３２，３２°、３２”のＳｉ３Ｎ４膜２
９及び５ｉＯｙ膜３０をエツチング除去する。まず、熱
濃燐酸でＳｉ３Ｎ＋を溶解した後、緩衝沸酸でＳｉＯｘ
膜をエツチングする。その後、０．２μｍ厚の多結晶シ
リコン（ＰｏｌｙＳ　ｉ）３３を堆積する。
その後、第２図の（Ｄ−１）、（Ｄ−２）に示すように
、レジストを塗布し露光しないでベーキングし、０２Ｒ
ＩＥによりエツチングし、Ｐｏ１ｙＳｉ膜３３の上部表
面を露出する。この時、Ｐｏ１ｙＳｉ膜３３により形成
されたカップ状の電極の内部には上記レジストが残存し
ている。そして、ＲＩＥ法によりｐｏｌｙｓｉ膜３３の
上面をニー）チングし、５ｉｆｔ膜３０の上面を露出さ
せる。次いで、援衝沸酸によりＳｉＯｘ膜３０をエツチ
ング除去する。５ｉａＮａ膜２９がエツチングストッパ
となり、ワード線を被覆するＳｉＯｘ膜２７．２７’、
２７°゛はエツチングされない。さらに、気相よりひ素
（Ａｓ）をＰｏ１ｙＳｉ膜に拡散し、多結晶シリコン膜
３３を低抵抗化する。以上の工程により、コンデンサの
第１の電極をなすカップ状の電極３４，３４°、３４”
°と、ビット線とトランジスタのドレインを接続する電
極３５，３５°、３５°°が形成される。
次に、第２図の（Ｅ−１）、（Ｅ−２）に示すように、
Ｐｏ１ｙＳｉ膜３３を熱酸化し、その上にＳ　ｉ３Ｎ＋
膜を堆積することにより、２層絶縁膜３６を形成する。
更に、多結晶シリコン膜３７を堆積した後、燐を拡散し
、コンデンサの第２の電極をなすプレート電極へ加工す
る。上記２層絶縁膜３６による容量は６．７ｒＦ／μｍ
３である。
最後に、第２図の（Ｆ−１）、（Ｆ−２）に示すように
、層間絶縁膜３８を堆積し、平坦化した後、ビット線コ
ンタクトホール３９，３９’、３９°°を形成し、Ａ１
２Ｓ　ｉ合金を０．５μｍ厚堆積し、ビット線４０．４
０°、４０”へ加工する。
以上の工程で形成されたメモリセルは、ｌセル当たり、
２μｍｘ１μｍ＝２μｍ！の面積゛を有し、最小寸法は
０．３μｍである。レジストマスクにより加工されるパ
ターンの最大アスペクト比は２と小さく、深いトレンチ
を掘る場合のような困難さはない。本実施例のメモリセ
ルのコンデンサの容量は２７１Ｆと実用上問題のない大
きさであった。
蓄積された電荷の保持時間は従来のスタック型セルと同
等かそれより長かった。
〈発明の効果〉 以上より明らかなように、第１の発明の半導体メモリ素
子は、半導体基板表面に形成されたトランジスタの一方
の端子に、上記半導体基板上に形成されたコンデンサの
一方の電極を接続したメモリセルを複数個有し、上記コ
ンデンサの一方の電極は、断面が柱状をしており、その
電極の上記半導体基板表面に垂直な側面部に蓄積できる
電荷量が、その電極に蓄積できる電荷量全体の６０％以
上を占めるように形成されているので、従来のスタック
型メモリで−は実現不可能だった大容量コンデンサを実
現でき、セル面積２μ量１償のスタック型メモ１ノセル
により６４ＭｂＤＲＡＭを実現することができ、また、
さらに記憶容量の大といＤＲＡＭの実現もｗｉ−で、あ
る。
また、第２の′鞠晰１の半導体〕そり素子は、半導体基
板表面に形成されたトランジスタの一方の端子に、上記
半導体基板上に形成されたコンデンサの一方の電極を接
続したメモリセルを複数個有し、上記コンデンサの一方
の電極がカップ状に形成され、上記コンデンサの他方の
電極が上記カップ状の電極の内面と外面に対向するよう
形成されているので、第１の発明と同様の効果がある。
【図面の簡単な説明】
第１図は第１の発明の一実施例の製造工程を説明する図
であり、第１図の（Ａ　−１）、（Ｂ　−１）、（Ｃ−
１）、（Ｄ−１）は平面図、（Ａ　−２）、（Ｂ　−２
）、（Ｃ−２）、（Ｄ−２）はそれぞれ上記平面図のＸ
−Ｘ線断面図である。第２図は第２の発明の一実施例の
製造工程を説明する図であり、第２図の（Ａ−１）。 （Ｂ−１）、（Ｃ−１）、（Ｄ−１）、（Ｅ−１）、（
Ｆ−１）は平面図、（Ａ　−２）、（Ｂ　−２）、（Ｃ
−２）、（Ｄ　−２）。 （Ｅ−２）、（Ｆ−２）はそれぞれ上記平面図のＸ−Ｘ
線断面図である。 １．２１・・・Ｐ型シリコン基板、 ４．２４・・・トランジスタのゲート電極をなすワード
線、 ５．２５・・・トランジスタのソース領域、６．２６・
・・トランジスタのドレイン領域、８．３４・・・コン
デンサの第１電極、１０．３６・・・コンデンサの誘電
体膜、１１．３７・・・コンデンサの第２１１極、１７
．４０・・・ビット線。 特　許　出　願　人　　ンヤーブ株式会社代　理　人　
弁理士　　青白　葆　ほか１名ｌｌ ＋Ａ−１） （Ｂ−１１ （Ａ−２１ （Ｂ−２） 第２ （Ｃ−１） （Ｄ−＋） ３５″ （Ｃ−２） （Ｄ−２）

Claims (2)

    【特許請求の範囲】
  1. （１）半導体基板表面に形成されたトランジスタの一方
    の端子に、上記半導体基板上に形成されたコンデンサの
    一方の電極を接続したメモリセルを複数個有する半導体
    メモリ素子であって、上記コンデンサの一方の電極は、
    断面が柱状をしており、その電極の上記半導体基板表面
    に垂直な側面部に蓄積できる電荷量が、その電極に蓄積
    できる電荷量全体の６０％以上を占めるように形成され
    たことを特徴とする半導体メモリ素子。
  2. （２）半導体基板表面に形成されたトランジスタの一方
    の端子に、上記半導体基板上に形成されたコンデンサの
    一方の電極を接続したメモリセルを複数個有する半導体
    メモリ素子であって、上記コンデンサの一方の電極がカ
    ップ状に形成され、上記コンデンサの他方の電極が上記
    カップ状の電極の内面と外面に対向するよう形成された
    ことを特徴とする半導体メモリ素子。
JP63227945A 1988-09-12 1988-09-12 半導体メモリ素子 Pending JPH0276257A (ja)

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Cited By (8)

* Cited by examiner, † Cited by third party
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JPH03180064A (ja) * 1989-12-08 1991-08-06 Mitsubishi Electric Corp 半導体装置
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