JPH03180064A - 半導体装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、電荷蓄積用キャパシタを有するＤＲＡ　Ｍ
　（Ｄｙｎａｓｌｃ　Ｒａｎｄｏｎ＋　Ａｃｃｅｓｓ　
Ｍｅｍｏｒｙ）等の半導体装置に関する。

〔従来の技術〕

第３図は従来の半導体装置であるＤＲＡＭのメモリセル
の断面図であり、同図に示すように、シリコン基板１の
所定領域を囲むように、隣接素子との絶縁分離用の素子
分離領域２が形成され、素子分離領域２により囲まれた
所定領域の基板１上に、基板１の熱酸化等によるゲート
酸化膜３が形成されるとともに、このゲート酸化膜３上
にゲート電極４が形成され、このゲート電極４を覆うよ
うに絶縁膜５が形成されている。

さらに、絶縁膜５をマスクとして、所定領域における基
板１の表面にイオン注入法により不純物イオンが注入さ
れ、ゲート電極４の両側に不純物領域６ａ、６ｂが形成
され、ゲート電ｔ！！ｉ！４上及び不純物領域６ｂ上に
下部電極７が形成され、この下部電極７の表面を被覆し
て誘電膜８が形成さ゛れ、さらに誘電膜８を被覆して上
部電極９が形成され、その上に層間絶縁用の絶縁膜１０
が形成され、絶縁膜１０上に読出し・書込み電極となる
導電膜１１が形成され、メモリセルが形成されている。

このとき、導電膜１１は絶縁膜１０に形成された開口を
介して不純物領域６ａに接触しており、下部電極７．誘
電膜８及び上部電極９により電荷蓄積用キャパシタ１２
が構成され、ゲート電極４及び両不純物領域６ａ、６ｂ
によりトランジスタ１３が構成されている。

そして、トランジスタ１３がオンされ、導電膜１１及び
トランジスタ１３を介してキャパシタ１２に電荷の蓄積
、放出が行われ、情報の書込み。

読出しが行われる。

〔発明が解決しようとする課題〕 従来のこの種の半導体装置では、高集積化に伴ってメモ
リセルサイズが縮小された場合、キャパシタ面積もそれ
に伴って縮小されるが、記憶装置としてのＤＲＡＭの安
定動作、信頼性は保証される必要があり、高集積化され
てもメモリセルに蓄え得る電荷量はほぼ一定に維持され
なければならない。

そこで従来、キャパシタ１２の構造を上下方向に拡張す
ることによって実質的なキャパシタ面積ヲ大きくするか
、或いはキャパシタ１２を可能な範囲で平面的に大きく
してキャパシタ面積を大きくし、キャパシタ容量を保持
することが行われているが、前者の場合には、ゲート電
極４上における下部電極７の段差が大きくなり、下部電
極７のエツチング加工が極めて困難になるという問題点
があり、後者の場合にはキャパシタ１２の形成後に絶縁
膜１０．導電膜１１を形成し、パターン加工する場合に
、導電膜１１の不純物領域６ａとの接続部とキャパシタ
１２の端部との間隔が非常に狭くなり、ショートするお
それがあるという問題点があった。

この発明は、上記のような問題点を解決するためになさ
れたもので、半導体装置の高集積化に伴ってキャパシタ
面積が縮小されても、パターン加工上の困難を伴うこと
なく、十分なキャパシタ容量を確保できるようにするこ
とを目的とする。

〔課題を解決するための手段〕

この発明に係る半導体装置は、゛第１導電型の半導体基
板に所定領域を囲むように形成された素子分離領域と、
前記所定領域の前記基板上にゲート絶縁膜を介して形成
されたゲート電極と、前記所定領域の前記ゲート電極の
両側の前記基板表面に形成された２個の第２導電型の不
純物領域と、前記基板上に形成され一の前記不純物領域
に接触した下部電極と、前記下部電極の露出表面を被覆
して形成された誘電膜と、前記誘電膜を被覆して形成さ
れた前記下部電極及び前記誘電膜とともに電荷蓄積用キ
ャパシタを構成する上部電極と、前記上部電極上に形成
された層間絶縁膜と、前記層間絶縁膜に形成され他の前
記不純物領域が露出した開口と、前記層間絶縁膜上及び
前記開口内に形成された導電膜とを備えた半導体装置に
おいて、前記下部電極に一体に前記基板に対してほぼ垂
直に突出部を形成し、前記突出部が前記開口から所定距
離離れずれていることを特徴としている。

〔作用〕

この発明においては、突出部の表面がキャパシタとして
利用されるため、半導体装置の集積化により素子形成領
域の面積が縮小されても、十分なキャパシタ容量が確保
される。

また、突出部が開口から所定距離離れているため、層間
絶縁膜及び導電膜の形成時に突出部と開口内の導電膜と
の間におけるショートの発生が防止され、層間絶縁膜、
導電膜の加工時のマージンが大きくなり、突出部と開口
内の導電膜との間におけるショートの発生が防止される
。

〔実施例〕

第１図はこの発明の半導体装置の一実施例の断面図であ
る。

第１図を参照して、第１導電型のシリコン基板１４の所
定領域を囲むように、Ｌ　ＯＧ　Ｏ３７１等により隣接
素子との絶縁分離用の素子分離領域１５が形成され、素
子分離領域１５により囲まれた所定領域の基板１４上に
、基板１４の熱酸化等によるゲート酸化膜１６が形成さ
れ、このゲート酸化膜１６及び素子分離領域１５の上に
減圧ＣＶＤ法等により、低抵抗化のためにリンがドープ
された多結晶シリコンなどからなるゲート電極１７ａ。

１７ｂが形成され、このゲート電極１７ａ、１７ｂを覆
うように絶縁膜１８が形成されている。

そして、絶縁膜１８をマスクとして、イオン注入法によ
り基板１４に不純物イオンが注入され、ソース・ドレイ
ン用の第２導電型の不純物領域１９ａ、１９ｂが形成さ
れ、ゲート電極１７ａ及び不純物領域１９ａ、１９ｂに
よりトランジスタＴが構成され、減圧ＣＶＤ法等により
絶縁膜１８上に窒化膜などからなる絶縁膜２０が形成さ
れている。

コノとき、不純物領域１９ａ、１９ｂはＬＤＤ［Ｌｉｇ
ｈｔｌｙ　Ｄｏｐｅｄ　Ｄｒａｌｎ］構造であってもよ
い。

さらに、絶縁膜１８．２０及び不純物領域１つｂ上にキ
ャパシタ下部電極２１が形成され、この下部電極２１が
不純物領域１９ｂに接触され、下部電極２１に一体に断
面長方形の角筒状の突出部２２が基板１４に垂直に形成
されている。

このとき、突出部２２の中心Ｐｌが、下部電極２１の不
純物領域１９ｂとの接触部分の中心Ｐ２から開口２６と
反対側へずれている。

そして、突出部２２を含め下部電極２１の露出表面を被
覆して誘電膜２３が形成され、誘電膜２３を被覆してキ
ャパシタ上部電極２４が形成され、下部電極２１．誘電
膜２３及び上部電極２４により、電荷蓄積用キャパシタ
Ｃが形成されている。

さらに、上部電極２４上にＣＶＤ法等により酸化膜など
からなる層間絶縁膜２５が形成され、不純物領域１９ａ
上の層間絶縁膜２５が除去されて開口２６が形成され、
層間絶縁膜２５上及び開口２６内に読出し・書込み用電
極としての導電膜２７が形成され、この導電膜２７が開
口２６に露出した不純物領域１９ａに接触されている。

このとき、突出部２２は開口２６から所定距離離れてい
る。

ところで、第２図は最終的に得られたＤＲＡＭのメモリ
セルの平面的レイアウトを示す図であり、第２図中のｘ
−ｘ’における断面図が第１図に相当する。ここで、第
２図中の細かいクロスハツチング部分が突出部２２であ
る。

従って、突出部２２を開口２６から所定距離離れて形成
したため、層間絶縁膜２５及び導電膜２７の形成時に、
突出部２２と開口２６内の導電膜２７との間でショート
することを防止でき、導電膜２７の加工時のマージンを
大きくでき、導電膜２７の形成を容易に行うことができ
る。

また、突出部２２の内面、外面の両面及び上面をキャパ
シタＣとして利用できるため、メモリセルサイズが縮小
された場合であっても、十分なキャパシタ容量を確保す
ることができる。

さらに、突出部２２の中心Ｐ１を下部電極２１の不純物
領域１９ｂとの接触部分の中心Ｐ２から開口２６と反対
側へずらしたため、前述したマージン確保のために突出
部２２と開口２６との間を所定距離に保持して突出部２
２を形成するときに、中心Ｐ　　、　　Ｐ　２が一致し
ている場合に比べて突出部２２の径を大きくすることが
でき、突出部２２の表面積を大きくしてキャパシタ容量
を大きくすることが可能になる。

なお、上記実施例では突出部２２が断面長方形の場合に
ついて説明したが、これに限るものではなく、断面が円
形、楕円形成いは多角形の筒状。

柱状であってもよく、更には断面十字形の柱状などであ
ってもよい。

〔発明の効果〕

以上のように、この発明によれば、突出部の表面がキャ
パシタとして利用されるため、半導体装置の集積化によ
り素子形成領域の面積が縮小されても、十分なキャパシ
タ容量を確保することができる。

また、突出部が開口から所定距１Ｉｉｔ離れているため
、層間絶縁膜及び導電膜の形成時に突出部と開口内の導
電膜との間におけるショートの発生を防止でき、層間絶
縁膜、導電膜の加工時のマージンを大きくとることがで
き、突出部と開口内の導電膜との間におけるショートの
発生を防止することができ、信頼性の向上を図ることが
可能になる。

【図面の簡単な説明】

第１図はこの発明の半導体装置の一実施例の断面図、第
２図は第１図の平面図、第３図は従来の半導体装置の断
面図である。 図において、１４はシリコン基板、１５は素子分離領域
、１６はゲート酸化膜、１７ａはゲート電極、１９ａ、
１９ｂは不純物領域、２１は下部電極、２２は突出部、
２３は誘電膜、２４は上部電極、Ｃはキャパシタ、２５
は層間絶縁膜、２６は開口、２７は導電膜である。 なお、各図中同一符号は同一または相当部分を示す。

Claims (1)

【特許請求の範囲】
1. （１）第１導電型の半導体基板に所定領域を囲むように
   形成された素子分離領域と、前記所定領域の前記基板上
   にゲート絶縁膜を介して形成されたゲート電極と、前記
   所定領域の前記ゲート電極の両側の前記基板表面に形成
   された２個の第２導電型の不純物領域と、前記基板上に
   形成され一の前記不純物領域に接触した下部電極と、前
   記下部電極の露出表面を被覆して形成された誘電膜と、
   前記誘電膜を被覆して形成された前記下部電極及び前記
   誘電膜とともに電荷蓄積用キャパシタを構成する上部電
   極と、前記上部電極上に形成された層間絶縁膜と、前記
   層間絶縁膜に形成され他の前記不純物領域が露出した開
   口と、前記層間絶縁膜上及び前記開口内に形成された導
   電膜とを備えた半導体装置において、 前記下部電極に一体に前記基板に対してほぼ垂直に突出
   部を形成し、前記突出部が前記開口から所定距離離れて
   いることを特徴とする半導体装置。