KR930006142B1 - 반전방지층을 갖춘 mos형 반도체장치 - Google Patents

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가부시키가이샤 도시바
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Abstract

내용 없음.

Description

반전방지층을 갖춘 MOS형 반도체장치
제1도는 본 발명의 바람직한 1실시예에 따른 NAND셀 구조를 구성하기 위해서 직렬 접속된 메모리셀 트랜지스터(momory cell transistor)와 선택트랜지스터(selection transistor)를 포함한 2개의 인접한 셀 블럭을 갖춘 EEPROM의 평면도를 개략적으로 도시한 도면.
제2도는 제1도의 Ⅱ-Ⅱ선에 따른 셀 블럭의 단면도.
제3도는 제1도의 Ⅲ-Ⅲ선에 따른 셀 블럭의 단면도.
제4도는 EEPROM의 확대평면도.
제5도는 제4도의 V-V선에 따른 셀 블럭의 단면도.
제6a 내지 c도는 제1도의 실시예의 제조공정에 있어서 주요 단계를 개략적으로 나타낸 단면도이다.
* 도면의 주요부분에 대한 부호의 설명
12 : 기판 14 : 절연층
16 : 제1다결정실리콘층(부유게이트)
20 : 제2다결정실리콘층(제어게이트)
22 : 열산화 절연층 24 : 공통게이트전극
28 : 고농도로 도프된 반도체층 30,32 : 반도체층(N+형 확산층)
40 : CVD절연층 50 : 凹부(凹部)
62 : 질화막
[산업상의 이용분야]
본 발명은 반도체 메모리장치에 관한 것으로, 특히 반도체기판의 소자분리영역에 있어서 반전방지용의 고농도로 도프(dope)된 불순물층을 갖춘 MOS형 반도체장치에 관한 것이다.
[종래의 기술 및 그 문제점]
디지탈 시스템의 보다 고속의 논리동작이 필용하게 됨에 따라 대용량의 메모리 공간을 갖도록 고집적화된 반도체 메모리장치들이 주목받고 있다. 고집적화된 반도체 메모리는, 전형적으로 금속산화 반도체 전계효과트랜지스터(MOSFET)를 이용해서 형성되는 메모리셀을 갖추고 있다. 이러한 메모리장치들의 고집적화를 도모하기 위해서는, 이들 소자는 가능한 한 미세하게 형성된다. 그러나, 현재 입수가능한 이런 종류의 MOS형 반도체장치는 메모리소자의 미세화형성(微細化形成(microfabrication)에 기인하여 성능 및 신뢰성이라고 하는 점에서 여러가지의 문제를 안고 있다. 특히 소자간의 유효한 절연분리와 향상된 접합내압의 양립을 도모하는 것은, 반도체 제조업자들에게는 조급히 해결해야 할 중요한 기술적 과제중의 하나이다.
반도체 메모리소자의 미세화형성시에, 유효한 소자간 분리와 향상된 접합내압의 확보는 서로 상반된 항목인 바, 이러한 양립은 다음에 설명되는 바와 같이 결코 간단하지 않다.
예컨대, 전기적으로 소거가능한 독출전용 메모리에 의하면, 기판상에 인접하는 비트선에 각각 접속되는 NAND형 메모리셀은 더블게이트(double gate)형 MOSFET의 직렬접속에 의해 구성되고, 이들 NAND형 메모리셀의 각각은 대응하는 비트선에 선택트랜지스터를 매개로 하여 접속되어 있다. 인접하는 선택트랜지스터 사이에는 보통 고농도로 도프된 불순물층이 소자분리층으로서 설치되고, 이 소자분리층은 비트선과 평행하게 연장된다. 한편, 선택트랜지스터의 공통게이트전극층은 비트선과 직교하여 뻗치도록 기판의 윗쪽에 절연적으로 배치되어 있다.
이러한 구성에 의하면, 선택트랜지스터간의 절연분리를 보다 확실하게 하기 위해서는, 소자분리층은 기판상에 있어서 공통게이트전극층의 측단부(側端部 ; side edge)로부터 비트선의 접속부에 접근하게 돌출되도록 형성할 필요가 있다. 공통게이트전극층의 상기 측단부와 이로 부터 돌출된 소자분리층의 종단부(終端部 ; end edge) 사이의 거리는, 인접하는 선택트랜지스터 사이에서의 전계의 회입(回入)에 의한 필드반전전압의 저하를 방지하도록 주의 깊게 선택된다. 이 거리를 크게 하면, 전계의 회입의 방지를 촉진하기 때문에 소자분리는 보다 효과적으로 이루어지게 된다.
그러나, 소자분리층의 돌출거리의 증대는 접합내압의 저하를 초래하게 되는데, 그 이유는 상기 돌출단이 필요이상으로 비트선의 접속부에 접근하게 되면 선택트랜지스터의 활성층과 소자분리층이 전기적으로 서로 접촉해 버리기 때문이다. 소자분리층의 돌출거리 및 접합내압거리의 양쪽을 충분히 확보하고자 하면, 메모리장치의 집적도 그 자체를 저하시켜 버리게 된다.
[발명의 목적]
본 발명은 상기한 문제점을 해결하기 위해 발명된 것으로, 그 집적도 및 동작 신뢰성에 있어서 우수한 새롭고 개선된 MOS형 반도체장치를 제공하고자 함에 그 목적이 있다.
[발명의 구성]
상기 목적을 달성하기 위해 본 발명의 반전방지층을 갖춘 MOS형 반도체장치는, 반도체기판상에 형성되어 그 표면에 제1소자형성영역 및 제2소자형성영역을 규정하는 절연층부를 갖추고 있고, 제1 및 제2금속 절연 반도체 트랜지스터(Qs1)는 상기 제1소자형성영역 및 제2소자형성영역에 각각 설치되며, 이들 금속절연 반도체 트랜지스터 각각은 그 소오스와 드레인으로서 기능하는 제1반도체층(30)과, 제2반도체층(32) 및 고통게이트전극(24)을 갖추고 있고, 또 이들 트랜지스터 각각은 제1 및 제2반도체층의 한쪽에 있어서 콘택트홀부(42)를 갖추고 있으며, 이 콘택트홀부(42)는 배선층에 의해 접속되어 있다. 고농도로 도프된 반도체층(28)은 기판중에서 상기 절연층부 아래에 설치되고, 공통게이트전극층과 실질적으로 직교하며, 반전방지층으로서 기능한다. 또한, 이 고농도로 도프된 반도체층(28)은 제1 및 제2트랜지스터 사이에 위치되어 공통게이트전극층(24)으로부터 콘택트홀부(42)에 접근하도록 돌출되어 있다. 여기에서, 상기 공통게이트전극층(24)은 고농도로 도프된 반도체층(28)과의 교차영역에 있어서 凹부(凹부 ; 50)를 갖추고 있다. 그에 따라, 상기 고농도로 도프된 반도체층(28)의 콘택트홀부(42)에 대향하는 선단엣지(52)와 공통게이트전극층(24)의 사이드 엣지(54)간의 유효한 돌출거리를, 고농도로 도프된 반도체층(28)의 모퉁이중 하나의 콘택트홀부(42)와 접촉하고 있는 제1반도체층(30)의 대향하는 모퉁이간의 거리를 증대시키지 않고 최대로 할 수 있게된다.
본 발명의 목적과 장점은 이하에 설명하는 바람직한 실시예의 상세한 설명에서 보다 명료하게 이해할 수 있을 것이다.
[실시예]
이하, 예시도면을 참조하여 본 발명의 실시예를 상세히 설명한다.
제1도에 본 발명의 바람직한 1실시예에 따른 전기적으로 소거가능한 프로그램머블 독출전용 메모리(electrically erasable programmable read only memory ; 이하, 당해 기술분야의 관습에 따라 "EEPROM"이라 약칭함)가 참조부호 10으로 도시되어 있다.
EEPROM(10)은, 예컨대 저농도로 도프된 P도전형(이하, P형이라 약칭함) 실리콘기판(12)을 갖추고 있고, 또 제1의 선택된 수의 병렬비트선(BL1,BL2, …)을 갖추고 있어며, 이들 병령비트선(BL1,BS2, …) 각각에는 제2의 선택된 수의 메모리 서브어레이[memory subarray ; 이하, NAND셀 블럭(NAND cell block) 또는 간단히 셀 블럭(cell block)이라 칭함](B)가 설치되어 있다. 이들 셀 블럭 각각은 제3의 선택된 수의 메모리셀 트랜지스터(M)를 갖추고 있는데, 이들 메모리셀 트랜지스터(M)는 제어게이트와 캐리어저장층에서 기능하는 부유게이트를 갖추고 있는 더블게이트형 금속산화 반도체 전계효과 트랜지스터(MOSFET)를 직력접속시켜서 구성하는 것이 바람직하다.
제1도에 있어서는, 도시를 간략화하기 위해 2개의 인접하는 병렬비트선(BL1,BL2)만 도시되어 있고, 각NAND셀 블럭(Bi)에 설치되는 셀트랜지스터의 수는 예컨대 4개로 설정되어 있지만, 실제의 응용에 있어서는 "8","16" 또는 그 이상으로 설정되고 있다. 또, 당해 반도체장치(10)중 부분적 또는 전체적으로 서로 중합(重合)되어 있는 내부층의 평면적 위치관계의 시각적인 이해를 돕기 위해 비트선(BL2)은 도중에서 편의상 파단되어 있는 것처럼 도시되어 있는바, 이에 따라 비트선(BL ; 단수여도 무방하다) 아래에 위치하는 층의 평면적 위치 관계를 한번에 알아 볼 수 있게 된다.
각 NAND셀 블럭(Bi)은, 그 일단(一端)이 제1의 선택트랜지스터(Qs1)를 매개해서 대응하는 비트선(BLi)에 접속되어 있고, 타단(他端)이 제2의 선택트랜지스터(Qs2)를 매개해서 P형 기판(12)에 접속되어 있다. 상기 선택트랜지스터(Qs1,Qs2) 각각은 싱글게이트(single gate)형 MOSFET에 의해 구성되어 있고, 이들 선택트랜지스터(Qs1,Qs2)가 도통될 때 NAND셀 블럭(Bi)은 대응하는 비트선(BLi) 및 소오스전압에 전기적으로 접속되는바, 이로 인해 그 NAND셀 블럭(Bi)의 메모리셀(M1~M4)에 데이터를 순차적으로 기록할 수 있게 된다.
제2도 및 제3도의 단면구성도를 참조하여 설명하면, 각 NAND셀 블럭(Bi)의 NAND셀 트랜지스터 어레이는 P형 실리콘 기판(12)상에 형성되는 부분의 소자분리를 위한 절연층(14)에 의해 둘러싸인 기판 표면영역에 형성되어 있다. 이 기판표면영역은 통상적으로 소자영역이라 일컬어진다. 하나의 메모리셀을 구성하는 MOSFET(M1 ; 다른 메모리셀에 대하여도 마찬가지로 구성되어 있음)는, 제2도에 가장 명료하게 도시되어 있는 바와 같이 기판(12)의 윗쪽에 열산화막(18)에 의해 절연적으로 배치된 제1다결정실리콘층(16)과, 이 제1다결정실리콘층(16)의 윗쪽에 열산화절연층(22)에 의해 절연적으로 배치된 제2다결정실리콘층(20)을 갖추고 있다. 여기에서, 상기 제1다결정실리콘층(16)은 MOSFET(Mi)의 부유게이트로서 기능하는 반면, 제2다결정실리콘층(20)은 MOSFET(Mi)의 제어게이트로서 기능한다.
제어게이트(20)는, 제1도에 도시되어 있는 바와 같이 비트선(BL)과 직교하는 방향으로 연속적으로 연재(延在)되어 워드선[word line ; 메모리셀(M1)의 경우에는 워드선(WL1)]을 구성한다. 선택트랜지스터(Qs1)는 기판(12)의 윗쪽에 절연적으로 배치되는 다결정실리콘층(24)을 갖추고 있는데, 이 다결정실리콘층(24)은 상기 선택트랜지스터(Qs1)의 제어게이트(SD)로서 기능한다. 선택트랜지스터(Qs2)도 마찬가지로 구성하는 것이 바람직하다. 단, 제2선택트랜지스터(Qs2)의 제어게이트전극은 참조부호 SS로 나타내어져 있다.
부유게이트(16)는 제2도에 도시되어 있는 바와 같이 소자분리절연막(14)의 위까지 연장되어 있고, 이에 따라 각 메모리셀(Mi)에 있어서 부유게이트(16)와 기판(12)사이의 종합용량 Cfs는 부유게이트(16)와 제어게이트(20)사이의 종합용량 Ccs보다도 작게 설정된다. 따라서, 부유게이트(16)과 기판(12)사이의 터널링효과에 의한 전하(전자)의 이동만으로 데이터의 기록/독출이 가능하게 된다.
기판(12)중에 있어서 소자분리절연층(14)의 아래에는 P형 반도체층(26)이 형성되어 있고, 이 P형 반도체층(26)은 소자분리절연층(14)의 아래부분과 접속되어 있다. 고농도로 도프된 P형(P1형) 반도체층(28)은 P형 반도체층(26)내에 부분적으로 P1형 불순물을 도핑함으로써 형성되는데, 이 P+형 반도체(28)도 또한 소자분리절연층(14)의 아래부분과 직접 접속되어 있다. 여기에서, 이 P형 반도체층(26)과 P+형 반도체(28)은 반전방지층으로서 기능한다.
제3도에 도시된 바와 같이, 기판(12)의 표면부에 고농도로 도프된 N형(N+형) 확산층(30,32,34,36,38,…)이 트랜지스터(Qs,M)의 게이트와 약간만 중첩되도록 형성되어 있는데, 이들 N+형 확산층은 대응하는 트랜지스터의 소오스 및 드레인으로서 기능한다. 예컨대, N+형 확산층(30,32)은 선택트랜지스터(Qs1)의 드레인 및 소오스로서 각각 기능한다. 마찬가지로, N+형 확산층(32,34)은 셀트랜지스터(M1)의 드레인 및 소오스로서 각각 기능한다.
상기 구조의 반도체장치는 CVD절연막(40)에 의해 덮여지고, 비트선 콘택트 홀(42)은 CVD절연층(40)중에 형성되어 있다. 알루미늄 접속배선(44)은 절연층(40)상에 형성되어 트랜지스터(Qs,M)의 직렬접속에 따라 연장됨으로써 셀 블럭(B1)에 포함된 트랜지스터(Qs,M)의 게이트들과 실질적으로 중첩하고 있다. 콘택트홀(42)은 선택트랜지스터(Qs1)의 드레인확산층(30)위에 위치한다. 접속배선(44)은 콘택트홀(42)을 매개해서 선택트랜지스터(Qs1)의 드레인과 전기적으로 접촉되어, 그 NAND셀 어레이의 비트선(BL1)으로서 기능한다. 다른 비트선(BL2)에 설치된 NAND셀 블럭(B2)의 구성도 상술한 바와 마찬가지이므로, 지면의 절약을 위해 중복된 설명은 생략한다.
제1도에 도시되어 있는 바와 같이, 선택게이트전극층(24)은 凹부(凹部) 또는 절결부(切缺部)를 갖추고 있다 그중 凹부(50)는 예컨대 장방형의 형태를 하고 있고, 2개의 이접하는 NAND셀 블럭(B1,B2) 사이의 소자분리영역의 P형 반전방지층(28) 윗쪽에 위치한다. 또, 이 凹부(50)는 제4도의 부분확대평면도에 상세히 도시되어 있는 바와 같이, 선택게이트층(24)의 폭(즉, 선택트랜지스터의 채널길이)이 d1일때, 선택게이트층(24)의 凹부(50)에 의해 좁혀진 폭은 d2로 표시되어 있다. 이 제4도에 있어서는, 이해를 돕기 위해 비트선(BL1,BL2)은 편의상 도시하지 않았다.
제4도 및 제5도에 도시되어 있는 바와 같이, 밑에 있는 P+형 반전방지층(28)은 선택게이트층(24)으로 부터 비트선 콘택트홀(42)에 접근하도록 돌출되어 있다. 반전방지층(28)의 정수리부(頂部 ; 또는 선단부)(52)와 선택게이트층(24)의 凹부(50)에 의해 규정된 측면엣지(54 ; side edge) 사이의 거리는 "A"로 표시되어 있고, 이때의 반전방지층(28)의 모퉁이(角)중 하나와 콘택트홀(42)와 접촉하고 있는 N+층(30)의 대향하는 모퉁이간의 거리는 "B"로 표시되어 있다. 반전방지층(28)의 돌출에 의해 인접하는 NAND셀 블럭(B1,B2)의 선택트랜지스터(Qs) 사이에서의 전계의 간섭 또는 회입감소(回入減少)를 최소화하여 당해 장치의 소자분리능력을 향상시킨다.
여기에서 주의해야 할 것은, 선택게이트층(24)의 凹부(50)의 형성에 의해, 콘택트홀(42)로부터의 이간거리[離間距離 ; 이하, "대향거리(代向距離)" 또는 "접합내압거리(接合耐壓距離)"라 칭함]B를 증대시키지 않고 반전방지층(28)의 유효한 돌출거리 A를 최대로 할 수 있다는 사실이다. 이것은 일거에 N+층(30)과 반전방지층(28) 사이의 접합내압을 양호하게 유지하면서 인접하는 MOSFET 사이의 필드반전전압을 향상시킬 수 있는 고집적화된 EEPROM을 실현할 수 있다고 하는 효과적인 결과를 초래한다.
실제의 응용에 있어서는, 선택게이트층(24)의 凹부(50)에서의 좁혀진 폭(d2)을 현상황에 있어서 일반적으로 패터닝 룰(patterning rule)에 의해 1마이크로미터(㎛) 이하로 되도록 설정하면, 凹부(50)는 특별한 미세화제조공정(micro-fabrication manufacturing process)을 이용하지 않고서도 용이하게 형성할 수가 있다. 일반적으로는 선택게이트층(24)의 폭(d1)은 1마이크로미터 보다 크게 설정되는 것이 보통이다. 그이유는 이러한 종류의 EEPROM에서는, 데이타기록 및/또는 소거시 비트선(BL)에 고전압이 인가되는 상황하에서는 비트선(BL)에 근접한 선택트랜지스터(Qs1)에 메모리셀 트랜지스터(M)와 비교하여 높은 펀치스루우(punch through) 내압을 확보하는 것이 강력히 요구되고 있기 때문이다. 따라서, 선택게이트층(24)에 凹부(50)를 형성하는 것은 현재의 가공기술수준에서도 아무런 문제가 발생하기 않는다.
다음에는 상술한 凹부(50)를 갖춘 선택게이트층(24)의 제조방법에 대해 제6a 내지 c도를 참조하여 설명한다.
제6a도에 도시되어 있는 바와 같이, P-형 실리콘기판(12)에 50㎚ 정도의 열산화막(60)을 형성하고, 그 위에 LOCOS법의 내산화성 마스크인 질화막(62)을 200㎚ 정도 퇴적시킨 다음 이것을 패터닝한다. 그리고 질화막(62)을 마스크로 하여 기판(12)의 소자분리영역에 B+을 이온주입한다. 예컨대, 가속전압 100KeV, 도우즈량 7×1012/㎠으로 하여 비교적 저농도의 B이온주입층(26')을 형성한다. 이어서, 소자분리영역의 중앙부에만 개구(66)를 갖는 포토레지스트 마스크층(64)을 형성하고, 다시 B+를 이온주입한다. 이때, 이온주입조건은 예컨대 가속전압 100KeV, 도우즈량 3×10+3/㎠으로 하여 고농도 B이온주입층(28')을 형성한다.[제6a도]
이러서, 제6b도에 도시되어 있는 바와 같이 포토레지스트 마스크층(64)을 제거한 후, 1000℃에서 수소연소산화를 행하여 850㎚정도의 소자분리절연막(14)을 형성하고, 내산화성 마스크로서 이용된 질화막(62)을 제거한다. 상기 공정으로 인하여 이온주입된 불순물이 활성화되어 P형 층(26) 및 P+형 층(28)이 형성된다.
이어서, 제6c도에 도시되어 있는 바와 같이, 예컨대 900℃의 HCI산화에 의해 약 430Å의 열산화막으로 이루어진 게이트절연막(18)을 형성하고, 이 게이트절연막(18) 위에 CVD법에 의해 다결정실리콘막을 퇴적시킨 다음 POCl3를 함유한 가스속에서 900℃, 30분간의 열처리를 행하여 다결정실리콘막내로 인을 확산시킨다. 그리고, 다결정실리콘막을 패터닝하여 게이트전극(24)을 형성한다.
다음에는 이 실시예의 EEPROM의 동작예를 제1의 메모리셀(M1~M4)로 이루어진 NAND셀부(B1)에 주목해서 설명한다. 데이터기록 및 소거는 각 메모리셀의 부유게이트와 기판 사이에서 F-N터널을 이용한 전자의 주고 받음(授受)에 의해 이루어진다. 예컨대 데이터소거는, 모든 워드선(WL1~WL4) 및 선택게이트 제어선(SD,SS)에 20V정도의 고전압을 인가하고, 비트선을 OV로 하여, NAND셀을 구성하는 모든 메모리셀에서 기판으로부터 부유게이트로 전자를 주입한다. 그에 따라, 메모리셀은 임계치가 부(負)방향으로 이동한 소거상태가 얻어진다. 데이터기록은, 비트선으로 부터 먼 쪽의 메모리셀(M4)로부터 차례로 수행한다. 우선 메모리셀(M4)에서의 기록은, 선택워드선(WL4)을 OV로 하고, 선택워드선(WL1~WL3) 및 선택게이트선(SD)에 20V정도의 고전압을 인가하며, 비트선에 20V정도의 고전압을 인가한다. 그에 따라, 메모리셀(M4)에 있어서 부유게이트의 전자가 기판으로 방출되어 임계치전압이 정(正)방향으로 이동한 상태가 얻어진다. 이하 순서대로 워드선(WL3,WL2,…)을 OV로 함으로써 마찬가지로 기록을 수행한다. 데이터독출은, 선택워드선에 5V정도의 독출전압을 인가하고, 이 선택워드선 보다 비트선에 가까운 쪽의 워드선 및 선택게이트(SD,SS)에 중간전위를 인가하며, 비트선에 1V정도의 전압을 인가하여 전류가 흐르는가의 여부를 검출함으로써 이루어진다.
본 발명은 상기 실시예에 한정되지 않는다. 예컨대 상기 실시예에서는 게이트 전극배선에 설치된 凹부(50)를 장방형 패턴으로 했지만, 반원형이나 V자형 등, 요컨대 게이트전극의 한쪽 변이 소자분리영역상에서 후퇴한 패턴이어도 무방하다. 또, 상기 실시예에서는 NAND셀형의 EEPROM에 적용한 경우를 설명했지만, 다른 형식의 EEPROM이나 EPROM 또는 MOS트랜지스터가 마찬가지로 게이트전극을 공통으로 하여 인접배치되는 구조를 갖춘 모든 MOS형 집적회로에 본 발명은 적용할 수 가 있다.
한편, 본 발명의 특허청구의 범위의 각 구성요소에 병기한 참조부호는 본 발명의 이해를 용이하게 하기 위한 것으로서, 본 발명의 기술적 범위를 도면에 도시한 실시예에 한정할 의도로 병기한 것은 아니다.

Claims (7)

  1. 반도체기판(12)과 ; 이 반도체기판(12)상에 형성되어 그 표면에 제1,제2소자형성영역을 규정하는 절연층수단(14); 그 소오스 및 드레인으로서 기능하는 제1, 제2반도체층(30,32)과 공통게이트전극층(24), 상기 제1, 제2반도체층(30,32)의 한쪽에서 배선층에 접속되는 콘택트홀부(42)를 갖추고서, 상기 제1, 제2소자형성영역에 각각 설치되는 제1, 제2금속산화물 반도체 트랜지스터(Qs1) 및 ; 상기 기판(12)중의 상기 절연층수단(14)의 밑에 설치되어 상기 공통게이트전극층(24)과 실질적으로 직교하고, 상기 제1, 제2트랜지스터(Qs1)의 사이에 위치하여 상기 공통게이트전극(24)으로부터 상기 콘택트홀부(42)에 접근하도록 돌출되어 반전방지층으로서 기능하는 고농도로 도프된 반도체층(28)을 구비하여 구성되고 ; 상기 공통게이트전극층(24)이 상기 고농도로 도프된 반도체층(28)과의 교차영역에 있어서 凹부(50)를 갖춤으로써, 상기 고농도로 도프된 반도체층(28)의 상기 콘택트홀부(42)에 대향하는 선단엣지(52)와 상기 공통게이트전극층(24)의 사이드 엣지(54)간의 유효한 돌출거리(A)를, 상기 고농도로 도프된 반도체층(28)의 모퉁이중 하나와 상기 콘택트홀부(42)와 접촉하고 있는 상기 제1반도체층(30)의 대항하는 모퉁이간의 거리(B)를 증대시키지 않고 최대로 할 수 있도록 된 것을 특징으로 하는 반도체장치.
  2. 제1항에 있어서, 상기 공통게이트전극층(24)은, 상기 제1, 제2트랜지스터(Qs1)의 채널폭을 결정하는 미리 선택된 제1폭(d1)을 갖는 것을 특징으로 하는 반도체장치.
  3. 제2항에 있어서, 상기 공통게이트전극층(24)은, 상기 凹부(50)에서 제1폭(d1)보다 좁은 제2폭(d2)을 갖고, 상기 고농도로 도프된 반도체층(28)의 돌출거리가 상기 제1, 제2폭의 차만큼 증가되는 것을 특징으로 하는 반도체장치.
  4. 제3항에 있어서, 상기 제2폭(d2)은 1마이크로미터보다 크기 않은 것을 특징으로 하는 반도체장치.
  5. 반도체성 기판(12)과 ; 이 기판(12)상에 설치된 병렬비트선(BL1,BL2,…); 상기 기판(12)상에 상기 비트선과 교차하도록 설치된 병렬워드선(WL1,WL2,…) ; NAND셀 구조를 구성하기 위해 부유게이트와 대응하는 워드선에 접속되는 제어게이트를 갖춘 셀트랜지스터의 직렬회로를 구비한 2개의 인접한 셀어레이를 포함하고서, 상기 비트선 및 워드선의 교점에 설치되어 반도체장치의 메모리셀로서 기능하는 더블게이트 전계효과 트랜지스터(M1,M2,…) ; 상기 워드선과 평행하게 연장되어 공통게이트전극으로서 기능하는 도전층(24 : 게이트층)을 갖추고서 상기 셀어레이에 각각 설치되어, 상기 셀어레이를 그 타단에서 기판전위에 선택적으로 접속시키는 스위칭 트랜지스터로서 기능하는 전계효과 트랜지스터(Qs1,Qs2) 및 ; 공통전극의 사이드단으로부터 돌출된 선단엣지(52)를 갖추도록 상기 공통게이트전극과 절연적으로 교차하면서 상기 스위칭 트랜지스터간에 설치되어 이들간에서의 전계의 간섭을 억제하는 고농도로 도프된 반도체성 반전방지층(28)을 구비하여 구성되고 ; 상기 공통게이트전극(24)이 상기 반전방지층(28)과의 교차영역에 있어서 감소된 폭(d2)을 가짐으로써, 상기 반전방지층(28)의 실질적인 돌출거리를 증대시키도록 된 것을 특징으로 하는 EPROM장치.
  6. 제5항에 있어서, 상기 공통게이트전극(24)은 상기 반전방지층(28)과의 교차영역의 측단 주위부에 凹부(50)를 갖춘 것을 특징으로 하는 EPROM장치.
  7. 제6항에 있어서, 상기 공통게이트전극(24)은, 상기 凹부(50)가 상기 반전방지층(28)의 폭보다 좁고 긴 장방형으로 되도록 패터닝되어 있는 것을 특징으로 하는 EPROM장치.
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