DE4005645A1 - Mos-halbleiteranordnung - Google Patents

Description

Die Erfindung bezieht sich auf Halbleiterspeicheran­ ordnungen und betrifft insbesondere MOS-Halbleiter­ anordnungen mit einer in einem Elementtrennbereich eines Halbleiter-Substrats ausgebildeten, stark dotierten Fremdatomschicht zur Inversionsverhinderung.

Mit dem zunehmenden Bedarf nach Hochgeschwindigkeit- Logikleistung von digitalen Systemen haben Halbleiter­ speicheranordnungen, die zur Gewährleistung einer großen Kapazität des Speicherraums oder -platzes mit hoher Integrationsdichte ausgebildet sind, große Aufmerksam­ keit auf sich gezogen. Typischerweise weist ein mit hoher Integrationsdichte ausgebildeter Halbleiter­ speicher aus Metalloxidhalbleiter-Feldeffekttransistoren (MOSFETs) gebildete Speicherzellen auf. Zur Erhöhung der Integrationsdichte der Speicheranordnungen sind die Elemente mit dem feinsten zulässigen Muster ausge­ bildet. Diese derzeit verfügbaren MOS-Halbleiteran­ ordnungen sind jedoch mit verschiedenen, auf der Mikro­ fertigung der Speicherelemente beruhenden Problemen bezüglich Leistung und Zuverlässigkeit behaftet. Ins­ besondere kann die Gewährleistung von Kompatibilität der wirksamen Trennung zwischen den Elementen und erhöhter Übergangs-Aushalte(durchbruch)spannung bzw. die Erzielung von Trennung gleichzeitig mit hoher Durch­ bruchspannung als eine der wichtigsten technischen Auf­ gaben angesehen werden, die durch Halbleiterhersteller möglichst schnell gelöst werden solllte(n).

Bei der Mikrofertigung von Speicherelementen werden wirksame bzw. effektive Trennung zwischen Elementen und Übergangs-Aushalte- oder -Stehspannung als einander widersprechende Faktoren angesehen. Wie noch näher beschrieben werden wird, ist es nicht einfach, Kompatibilität von wirksamer Trennung zwischen den Elementen und verbesserter Übergangs-Aushalte(durchbruch)spannung zu erreichen.

Beispielsweise sind bei elektrisch löschbaren programmier­ baren Festwertspeichern NAND-Typ-Speicherzellen, die jeweils mit benachbarten Bitleitungen auf einem Sub­ strat verbunden sind, durch eine Reihenverbindung oder -schaltung von Doppelgate-MOSFETs aufgebaut. Jede dieser NAND-Speicherzellen ist über einen Anwähl- oder Wähltransistor mit einer entsprechenden Bitleitung ver­ bunden. Zwischen benachbarten Wähltransistoren ist im allgemeinen eine stark dotierte Fremdatomschicht als Elementtrennschicht angeordnet, welche parallel zu den Bitleitungen verläuft. Eine Gateschaltungs-Elektroden­ schicht bzw. gemeinsame Gateelektrodenschicht der Wähl­ transistoren ist unter Isolierung über dem Substrat, die Bitleitungen schneidend, angeordnet.

Um bei einer solchen Anordnung die Trennung durch Isolierung zwischen den Elementen wirksamer zu gestalten, muß die Elementtrennschicht auf dem Substrat so geformt sein, daß sie vom Seitenendabschnitt der gemeinsamen Gateelektrodenschicht zu den Kontaktabschnitten der Bitleitungen vorsteht bzw. verlängert ist. Ein Abstand zwischen dem Seitenendabschnitt der gemeinsamen Gate­ elektrodenschicht und der End- oder Randkante der davon vorstehend ausgebildeten Elementtrennschicht wird sehr sorgfältig gewählt, um eine Abnahme der Feldinversions­ spannung aufgrund des Umfelds eines elektrischen Felds zwischen benachbarten Wähltransistoren zu verhindern. Wenn der Abstand größer eingestellt wird, kann das Umfeld eines elektrischen Felds wirksamer verhindert und damit eine wirksamere Elementtrennung erreicht werden.

Eine Vergrößerung der Vorstandsstrecke der Elementtrenn­ schicht hat jedoch in unerwünschter Weise eine Herab­ setzung der Übergangs-Aushaltespannung zur Folge. Dies ist deshalb der Fall, weil die aktiven Schichten der Wähltransistoren und die Elementtrennschicht in elek­ trischen Kontakt miteinander gelangen können, wenn das Vorstandsende zu nahe an den Kontaktabschnitten der Bitleitungen angeordnet wird. Wenn die Vorstandsstrecke der Elementtrennschicht und der Abstand für Übergangs- Aushaltespannung gleichzeitig auf die jeweils gewünschten Größen gesetzt werden, wird die eigentliche Integrationsdichte der Speicherzellenanordnung ver­ ringert.

Aufgabe der Erfindung ist damit die Schaffung einer verbesserten MOS-Halbleiteranordnung mit ausgezeichneter Integrationsdichte und (Betriebs-)Zuverlässigkeit.

Gegenstand der Erfindung ist eine spezielle Halbleiter­ anordnung mit einem Isolierschichtteil, der über (auf) einem Halbleiter-Substrat geformt ist und erste und zweite Elementausbildungsflächen auf seiner Oberfläche definiert. Auf den ersten und zweiten Elementausbildungs­ flächen sind erste bzw. zweite Metallisolator- Halbleitertransistoren ausgebildet, von denen jeder erste und zweite, als seine Source- und Drainelektroden wirkende Halbleiterschichten aufweist. Jeder dieser Transistoren weist einen in einer der ersten und zweiten Halbleiterschichten geformten Kontaktlochteil auf, mit dem eine Verdrahtungsschicht verbindbar ist. Unter dem Isolierschichtteil ist eine stark dotierte Halb­ leiterschicht im Substrat so erzeugt, daß sie im wesentlichen die gemeinsame Gateelektrodenschicht schneidet und als Inversionsverhinderungs- oder -schutzschicht wirkt. Die stark dotierte Schicht befindet sich zwischen den ersten und zweiten Transistoren und ist so ausge­ bildet, daß sie von der gemeinsamen Gateelektroden­ schicht zum Kontaktlochteil vorsteht oder verlängert ist. Sehr wesentlich ist dabei, daß die gemeinsame Gateelektrodenschicht einen konkaven bzw. ausgesparten Abschnitt in einem Bereich aufweist, in welchem sie die stark dotierte Schicht schneidet, so daß eine effektive Vorstandsstrecke zwischen der dem Kontakt­ lochteil zugewandten Vorderkante der stark dotierten Schicht und der Seitenkante der gemeinsamen Gate­ elektrodenschicht größer eingestellt werden kann, während dabei verhindert wird, daß der (die) lineare Abstand oder Strecke zwischen der Vorderkante der stark dotierten Schicht und dem dieser zugewandten Kontakt­ lochteil kleiner wird als eine vorbestimmte Größe.

Im folgenden ist eine bevorzugte Ausführungsform der Erfindung anhand der Zeichnung näher erläutert. Es zeigt

Fig. 1 eine schematische Aufsicht auf zwei benachbarte Zellenblöcke eines elektrisch löschbaren programmierbaren Festwertspeichers (EEPROMs) gemäß einer bevorzugten Ausführungsform der Erfindung, wobei die Zellenblöcke jeweils einen Anwähl- bzw. Wähltransistor und Speicher­ zellentransistoren, die zur Bildung einer "NAND"-Zellen-Struktur in Reihe geschaltet sind, aufweisen,

Fig. 2 einen in vergrößertem Maßstab gehaltenen Schnitt längs der Linie II-II in Fig. 1 durch den Zellenblock,

Fig. 3 einen in vergrößertem Maßstab gehaltenen Schnitt längs der Linie III-III in Fig. 1 durch den Zellenblock,

Fig. 4 eine in vergrößertem Maßstab gehaltene schematische Aufsicht auf den EEPROM,

Fig. 5 einen schematischen Schnitt längs der Linie V-V in Fig. 4 durch den Zellenblock und

Fig. 6A bis 6C schematische Schnittansichten zur Dar­ stellung verschiedener Hauptschritte bei der Herstellung der Ausführungsform nach Fig. 1.

Ein elektrisch löschbarer programmierbarer Festwert­ speicher (im folgenden gemäß üblicher Praxis als "EEPROM" bezeichnet) gemäß einer bevorzugten Ausfüh­ rungsform der Erfindung ist mit 10 bezeichnet.

Der EEPROM 10 weist z. B. ein schwach dotiertes (P-Typ-) Siliziumsubstrat 10 des P-Leitfähigkeitstyps auf. Der EEPROM 10 umfaßt eine erste gewählte Zahl von parallelen Bitleitungen BL 1, BL 2. . . . Jede Bitleitung BL ist mit einer zweiten gewählten Zahl von Speicher­ zellenarrays (im folgenden als "NAND-Zellenblöcke" oder einfach als "Zellenblöcke" bezeichnet) B ver­ sehen. Jedes der Zellenarrays weist eine dritte gewählte Zahl von Speicherzellentransistoren M auf, die eine Reihenschaltung von Doppelgate-Metalloxidhalbleiter- Feldeffekttransistoren (MOSFETs) sein können, von denen jeder ein Steuergate und ein als Ladungsträger­ speicherschicht dienendes elektrisch freischwebendes (floating) Gate aufweist.

Es ist darauf hinzuweisen, daß in Fig. 1 zur Verein­ fachung der Darstellung nur zwei benachbarte bzw. aneinander angrenzende Bitleitungen BL 1 und BL 2 darge­ stellt sind. Die Zahl der in jedem NAND-Zellenblock Bi (i=1, 2, . . .) vorgesehenen Zellentransistoren ist mit z. B. 4 gewählt, obgleich ihre Zahl im tatsächlichen Anwendungsfall auch acht oder sechzehn betragen kann. Zur Verbesserung der Übersichtlichkeit und des Ver­ ständnisses der Plan-Lagenbeziehung zwischen den internen bzw. inneren Schichten der Anordnung 10, die einander teilweise oder vollständig überlappen, ist außerdem die der Bitleitung BL 1 benachbarte Bitleitung BL 2 zweck­ mäßig auf halber Strecke ausgeschnitten dargestellt, so daß die Plan-Lagenbeziehung zwischen den unter der Bitleitung BL liegenden Schichten auf einen Blick ersichtlich ist.

Jeder NAND-Zellenblock Bi ist am einen Ende über einen ersten Wähltransistor Qs 1 mit einer entsprechenden oder betreffenden Bitleitung BLi und am anderen Ende über einen zweiten Wähltransistor Qs 2 mit einer stark dotierten N-(Typ-)Schicht 11 verbunden, die als Source­ schicht in einem P-(Typ-)Substrat 12 a geformt ist. Jeder Wähltransistor Qs 1, Qs 2 besteht aus einem Einzel­ gate-MOSFET. Wenn die Wähltransistoren Qs 1 und Qs 2 durch­ schalten, ist der NAND-Zellenblock Bi elektrisch mit der betreffenden Bitleitung Bi und einer Quellen­ spannung verbunden, so daß Daten sequentiell in Speicher­ zellen M 1 bis M 4 des NAND-Zellenblocks Bi eingeschrieben werden können.

Wie aus den Querschnittdarstellungen von Fig. 2 und 3 hervorgeht, ist das NAND-Zellentransistorarray jedes NAND-Zellenblocks Bi in einem Substratoberflächenbe­ reich geformt, der von einer Isolierschicht 14 umgeben ist, welche zur Elementtrennung auf dem P-Silizium­ substrat 12 ausgebildet ist. Dieser Oberflächenbereich wird allgemein als Elementausbildungsbereich bezeichnet. Wie am besten aus Fig. 2 hervorgeht, umfaßt der eine Speicherzelle bildende MOSFET M 1 (wie die anderen, andere Speicherzellen bildenden MOSFETs) eine erste Polysiliziumschicht 16, die unter Isolierung mit Zwischenfügung eines thermischen Oxidfilms 18 über dem Substrat 12 angeordnet ist, und eine zweite Polysilizium­ schicht 20, die unter Isolierung mit Zwischenfügung einer thermischen Oxidisolierschicht 22 über der Schicht 16 angeordnet ist. Die erste Polysilizium­ schicht 16 dient als das erwähnte freischwebende Gate eines MOSFETs Mi, während die zweiten Polysilizium­ schicht 20 als Steuergate des MOSFETs Mi (i=1, 2, . . .) dient.

Gemäß Fig. 1 ist das Steuergate 20 durchgehend ausge­ bildet, sich in einer Richtung erstreckend, in welcher es die Bitleitungen BL unter Bildung einer Wortleitung (z. B. der Wortleitung WL 1 für die Speicherzelle M 1) schneidet. Der Wähltransistor Qs 1 weist eine mit Isolierung über dem Substrat 12 angeordnete Polysilizium­ schicht 24 auf, die als sein Steuergate SD dient. Der Wähltransistor Qs 2 kann den gleichen Aufbau wie der Transistor Qs 1 aufweisen. Eine Steuergateelektrode des zweiten Transistors Qs 2 ist jedoch mit "SS" bezeichnet.

Gemäß Fig. 2 ist das freischwebende Gate 16 sich zur Elementtrennisolierschicht 14 erstreckend ausgebildet, so daß die Koppelkapazität Cfs zwischen dem frei­ schwebenden Gate 16 und dem Substrat 12 kleiner (eingestellt) ist als die Koppelkapazität Ccs zwischen dem freischwebenden Gate 16 und dem Steuergate 20 in jeder Speicherzelle Mi; infolgedessen kann eine Daten­ einschreib/-leseoperation lediglich durch Bewegung oder Verschiebung von Ladungen (Elektronen) aufgrund des Tunneleffekts (Durchtunneln) zwischen frei­ schwebendem Gate 16 und Substrat 12 durchgeführt werden.

Eine P-(Type-)Halbleiterschicht 26 ist im Substrat 12 unter der Elementtrennisolierschicht 14 ausgebildet; sie steht in Kontakt mit dem Bodenbereich der Element­ trennisolierschicht 14. Durch teilweise Dotieren der Schicht 26 mit einem P-Fremdatom ist eine stark dotierte P-Typ-(P⁺-Typ-)Halbleiterschicht 28 erzeugt, die eben­ falls in unmittelbarem Kontakt mit dem Bodenbereich der Elementtrennisolierschicht 14 steht. Die Schichten 26 und 28 dienen als Inversionsverhinderungs-Schichtteil.

Gemäß Fig. 3 sind im Oberflächenbereich des Substrats 12 stark dotierte N-Typ-(N⁺-Typ-)Diffusionsschichten 30, 32, 34, 36, 38, . . . so erzeugt, daß sie die Tran­ sistoren Qs und M nur geringfügig überlappen. Die N⁺- Diffusionsschichten dienen als Source- und Drainelek­ troden der betreffenden Transistoren. Beispielsweise dienen die N⁺-Diffusionsschichten 30 und 32 als Source- bzw. Drainelektroden des Wähltransistors Qs 1. Ebenso dienen die N⁺-Diffusionsschichten 32 und 34 als Source- bzw. Drainelektrode des Zellentransistors M 1.

Das beschriebene Halbleitergebilde ist vollständig mit einer CVD-Isolierschicht 40 bedeckt, in welcher ein Bitleitungs-Kontaktloch 42 ausgebildet ist. Auf der Isolierschicht 40 ist eine Aluminium-Anschlußverdrahtung 44 so ausgebildet, daß sie längs der Reihenschaltung der Transistoren Qs und M verläuft und die Gate der im Zellenblock B 1 angeordneten Transistoren Qs und M praktisch überlappt. Das Kontaktloch 42 befindet sich an der Draindiffusionsschicht 30 des Wähltransistors Qs 1. Die (Anschluß-)Verdrahtung 44 ist über das Kontakt­ loch 42 elektrisch mit der Drainelektrode des Wähl­ transistors Qs 1 verbunden und wird als Bitleitung BL 1 das NAND-Zellenarrays benutzt. Da der Aufbau des NAND- Zellenblocks B 2 für die andere Bitleitung BL 2 dem be­ schriebenen Aufbau entspricht, kann auf eine nähere Erläuterung verzichtet werden.

Es ist sehr wesentlich, daß die Wählgateelektroden­ schicht 24 einen konkaven bzw. ausgesparten Abschnitt 50 (Fig. 1) aufweist, der beispielsweise eine Recht­ eckform aufweisen kann und der über der P⁺-Inversions­ verhinderungsschicht 28 auf dem Elementtrennbereich zwischen den beiden benachbarten NAND-Zellenblöcken B 1 und B 2 angeordnet ist. Wie aus der vergrößerten Aufsicht von Fig. 4 deutlich hervorgeht, ist die Breite des durch den ausgesparten Abschnitt 50 ver­ schmälerten Teils der Wählgateschicht 24 mit d 2 bezeichnet, wenn die Breite der Wählgateschicht 24 (d. h. Kanallänge des Wähltransistors) mit d 1 bezeichnet ist. In Fig. 4 sind die Bitleitungen BL 1 und BL 2 aus Gründen der Übersichtlichkeit weggelassen.

Gemäß den Fig. 4 und 5 ist die unterseitige P⁺-Inver­ sionsverhinderungs- oder -schutzschicht 28 so ausge­ bildet, daß sie von der Wählgateschicht 24 in Richtung auf das Bitleitungs-Kontaktloch 42 vorsteht (verlängert ist). Der Abstand zwischen dem oberen (bzw. vorderen) Ende 52 dieser Schicht 28 und einer durch den ausge­ sparten Abschnitt 50 der Wählgateschicht 24 festgelegten Seitenkante 54 ist mit "A" bezeichnet. Weiterhin ist ein Abstand zwischen einer der Ecken der Inversions­ verhinderungsschicht 28 und der gegenüberliegenden Ecke der in Kontakt mit dem Kontaktloch 42 ausgebildeten N⁺-Schicht 30 mit "B" bezeichnet. Mit einem solchen Vorstand oder Vorsprung der Inversionsverhinderungs­ schicht 28 können die Interferenz oder Herabsetzung im Umfeld (in the roundabout) bzw. Störungen im Bereich des elektrischen Felds zwischen den Wähltransistoren Qs der benachbarten NAND-Zellenblöcke B 1 und B 2 minimiert und die Elementtrennfähigkeit der Anordnung ver­ bessert werden.

Es ist sorgfältig darauf zu achten, daß die Ausbildung des ausgesparten Abschnitts 50 in der Wählgateschicht 24 eine effektive Maximierung der (des) Vorstandsstrecke oder -abstands A der Inversionsverhinderungsschicht 28 zuläßt, ohne einen Trennabstand B (auch als "Gegenüber­ stellungsabstand" oder "Übergangs-Aushaltespannungsab­ stand" zu bezeichnen) vom Kontaktloch zu vergrößern. Hierdurch können die widersprüchlichen Probleme beim Stand der Technik gelöst werden: Damit wird in vorteil­ hafter Weise die Erzeugung eines EEPROMs mit hoher Integrationsdichte ermöglicht, wodurch die Inversions­ spannung des Felds zwischen benachbarten MOSFETs ver­ bessert oder erhöht werden kann, während eine Über­ gangs-Aushalte- oder -Stehspannung zwischen der N⁺-Schicht 30 und der Inversionsverhinderungsschicht 28 auf einer zweckmäßigen Größe gehalten wird.

Wenn im tatsächlichen Anwendungsfall die Breite d 2 des durch den ausgesparten Abschnitt 50 verschmälerten Teils der Wählgateschicht 24 nicht kleiner ist als ein üblicher Wert (2 µm oder auch 1 µm in der nahen Zukunft) gemäß allgemeinen derzeitigen Musterbildungs-Entwurfs­ regeln, kann der ausgesparte Abschnitt 50 einfach und ohne Anwendung eines speziellen Mikrofertigungsprozesses erzeugt werden. Die Breite d 1 der Wählgateschicht 24 wird im allgemeinen größer als 2 µm gewählt, und zwar aus folgendem Grund: Bei einem EEPROM dieser Art ist es unbedingt notwendig, eine hohe Durchschlag-Aus­ haltespannung in den Wähltransistoren Qs 1 nahe der Bit­ leitungen BL im Vergleich zu Speicherzellentransistoren M in dem Fall zu gewährleisten, daß im Dateneinschreib- und/oder -löschmodus den Bitleitungen BL eine hohe Spannung aufgeprägt wird. Die Ausbildung des ausge­ sparten Abschnitts 50 in der Wählgateschicht 24 wirft mithin beim derzeitigen technischen Fertigungsstand keinerlei Problem auf.

Im folgenden ist anhand der Fig. 6A bis 6C ein Ver­ fahren zur Herstellung der beschriebenen Wählgate­ schicht 24 mit dem ausgesparten Abschnitt 50 erläutert. Gemäß Fig. 6A wird ein thermischer Oxidfilm 60 einer Dicke von etwa 50 nm auf dem P-Siliziumsubstrat 12 erzeugt, und auf dem Film 60 wird (dann) ein als Anti­ oxidationsmaske dienender Nitridfilm 62 nach dem LOCOS-Verfahren vorgesehen bzw. erzeugt und anschließend gemustert. Danach erfolgt eine Ionen­ implantation von B⁺ in den Elementtrennbereich des Substrats 12 unter Heranziehung des Nitridfilms 62 als Maske. Die Ionenimplantation erfolgt z. B. bei einer Beschleunigungsspannung von 100 KeV in einer Dosis von 7¹²/cm² (7 exp 12/cm²) zwecks Ausbildung eines B-Ionen- Implantationsbereichs 26′ einer vergleichsweise niedrigen Fremdatomkonzentration. Anschließend wird eine Photoresist-Maskenschicht 64 mit einer Öffnung 66 nur in einem dem zentralen Bereich des Elementtrennbe­ reichs entsprechenden Abschnitt ausgebildet, und es erfolgt eine erneute Ionenimplantation von B⁺. Der Ionenimplantationsprozeß erfolgt dabei unter einer Beschleunigungsspannung von 100 KeV und in einer Dosis von 3¹³/cm², so daß eine B-Ionen-Implantationsschicht 28′ einer hohen Fremdatomkonzentration entsteht (Fig. 6A).

Nach dem Entfernen der Photoresistschicht 64 erfolgt ein Wasserstoff-Einbrennoxidationsprozeß bei 1000°C zur Erzeugung einer etwa 850 nm dicken Elementtrenn- Isolierschicht 14, worauf der als Antioxidationsmaske dienende Nitridfilm entfernt wird (vgl. Fig. 6B). In diesem Schritt wird das ionenimplantierte Fremdatom aktiviert zwecks Ausbildung einer P-(Typ-)Schicht 26 und einer P⁺-Schicht 28.

Anschließend wird eine Gateisolierschicht 18 in Form eines etwa 430 nm dicken thermischen Oxidfilms durch HCl-Oxidation bei 900°C erzeugt, und auf der Isolier­ schicht 18 wird nach dem CVD-Verfahren ein Polysilizium­ film ausgebildet. Hierauf erfolgt eine 30 min lange Wärmebehandlung bei 900°C in einer POCl₃ enthaltenden Atmosphäre, um Phosphor in den Polysiliziumfilm einzu­ diffundieren. Danach wird der Polysiliziumfilm gemäß Fig. 6C gemustert zwecks Ausbildung einer Gate­ elektrode 24.

Die Arbeitsweise des EEPROMs gemäß der beschriebenen Ausführungsform ist nachstehend unter Bezugnahme auf den aus den Elementen M 1-M 4 geformten NAND-Zellenteil BL 1 gemäß Fig. 1 erläutert. Dateneinschreib- (data programming) und -löschoperationen erfolgen durch Über­ tragen von Elektroden zwischen dem freischwebenden (oder floating) Gate und dem Substrat jeder Speicher­ zelle unter Nutzung des F-N-Tunneleffekts. Beispiels­ weise erfolgt die Datenlöschoperation durch Anlegung einer hohen Spannung von etwa 20 V an alle Wort­ leitungen WL 1-W 4 und (an) die Wählgateleitungen SD und SS sowie Einstellen der Bitleitungen auf 0 V, um Elek­ tronen aus den Substrat in die freischwebenden Gates in allen die NAND-Zelle bildenden Speicherzellen zu injizieren. Auf diese Weise kann die Speicherzelle in den Löschzustand versetzt werden, in welchem sich ihre Schwellenwertspannung in einer positiven Richtung ver­ schiebt. Die Dateneinschreiboperation erfolgt sequentiell, ausgehend von der Speicherzelle M 4, die am weitesten von der Bitleitung entfernt ist. Das Ein­ schreiben (programming) von Daten in die Speicherzelle M 4 geschieht durch Einstellen der Wählwortleitung WL 4 auf 0 V, Anlegen einer hohen Spannung von etwa 20 V an alle Wortleitungen WL 1-WL 3, die näher als die Wähl­ wortleitung WL 4 an den Bitleitungen liegen, sowie an die Wählgateleitung SD und Anlegen einer hohen Spannung von etwa 20 V an die Bitleitung. Im Datenein­ schreibvorgang werden Elektronen vom freischwebenden Gate der Speicherzelle M 4 in das Substrat emittiert, so daß ein Zustand hergestellt wird, welchem ihre Schwellenwertspannung in einer negativen Richtung ver­ schoben ist. Ebenso erfolgt der Dateneinschreibvorgang sequentiell in der gleichen Weise durch sequentielles Einstellen der Wortleitungen WL 3, WL 2, . . . auf 0 V. Der Datenauslesevorgang erfolgt durch Anlegen einer Auslesespannung von etwa 5 V an die Wählwortleitung, Anlegen eines mittleren Potentials an die Wortleitungen, die näher als die genannte Wählwortleitung an der Bit­ leitung liegen, sowie an die Wählgateleitungen SD und SS, Anlegen einer Spannung von etwa 1 V an die Bit­ leitung und Detektieren, ob ein Strom fließt oder nicht.

Die Erfindung ist keineswegs auf die beschriebene Aus­ führungsform beschränkt. Während beispielsweise bei der beschriebenen Ausführungsform der ausgesparte Ab­ schnitt in der (im) Gateelektrodenverdrahtung oder -leiterzug mit einer Rechteckform ausgebildet ist, kann er auch mit einer beliebigen anderen Form, z. B. halb­ kreisförmig oder V-förmig, ausgebildet sein, welche es erlaubt, eine Seite der Gateelektrode auf dem Elementtrennbereich zu verzögern (to be retarded) bzw. einzuschnüren. Während die Erfindung bei der beschriebenen Ausführungsform weiterhin auf den NAND-Zellen­ typ-E²-PROM angewandt ist, kann sie auch auf andere Arten von E²PROMs oder EPROMs angewandt werden, oder alle integrierten MOS-Schaltkreise können eine Struktur aufweisen, bei welcher MOS-Transistoren nebeneinander angeordnet und mit einer gemeinsamen Gateelektrode ausgebildet sind.

Claims (4)

1. Halbleiteranordnung, umfassend
eine Isolierschichteinheit (14), die über (auf) einem Halbleiter-Substrat (12) ausgebildet ist und auf ihrer Oberfläche erste und zweite Elementaus­ bildungsbereiche festlegt,
erste und zweite Metallisolatorhalbleiter-Transistoren (Qs 1), die jeweils auf erstem bzw. zweitem Element­ ausbildungsbereich erzeugt sind
wobei jeder der Transistoren erste und zweite, als seine Source- bzw. Drainelektrode dienende Halb­ leiterschichten (30, 32) aufweist, und ein Kontaktloch (42), mit dem eine Verdrahtungsschicht verbindbar ist, in einer der ersten und zweiten Halbleiter­ schichten ausgebildet ist, und
wobei die Transistoren eine gemeinsame Gateelektrode (24) aufweisen, sowie
eine unter der Isolierschichteinheit im Substrat erzeugte, stark dotierte Halbleiterschicht (28), die so ausgebildet ist, daß sie die gemeinsame Gateelektrodenschicht im wesentlichen schneidet und als Inversionsverhinderungsschicht dient, dadurch gekennzeichnet, daß

• 1) die stark dotierte Schicht zwischen den ersten und zweiten Transistoren angeordnet und so aus­ gebildet ist, daß sie von der gemeinsamen Gate­ elektrodenschicht in Richtung auf den Kontakt­ lochteil vorsteht bzw. verlängert ist, und
• 2) die gemeinsame Gateelektrodenschicht (24) in einem Überschneidungsbereich mit der stark dotierten Schicht (28) einen konkaven bzw. aus­ gesparten Abschnitt (50) aufweist, so daß eine effektive Vorstandsstrecke (A) zwischen einer dem Kontaktloch zugewandten Vorderkante der stark dotierten Schicht und einer Seitenkante der gemeinsamen Gateelektrodenschicht vergrößert ist, während ein Gegenüberstellungsabstand (B) zwischen der Vorderkante der stark dotierten Schicht und dem Kontaktlochteil an einer Verkleinerung auf weniger als eine vorher erforderliche (vor­ gegebene) Größe gehindert ist.

2. Anordnung nach Anspruch 1, dadurch gekennzeichnet, daß die gemeinsame Gateelektrodenschicht (24) eine erste, im voraus gewählte Breite (d 1) zur Festlegung von Kanalbreiten der ersten und zweiten Transistoren aufweist.

3. Anordnung nach Anspruch 2, dadurch gekennzeichnet, daß die gemeinsame Gateelektrodenschicht (24) im ausgesparten Abschnitt (50) eine zweite Breite (d 2) aufweist, die kleiner ist als die erste Breite (d 1), und daß die Vorstandsstrecke (A) der stark dotierten Schicht um die Differenz zwischen erster und zweiter Breite vergrößert ist.

4. Anordnung nach Anspruch 3, dadurch gekennzeichnet, daß die zweite Breite (d 2) eine bestimmte Größe besitzt, die in Übereinstimmung mit derzeit gültigen Musterbildungs-Entwurfsregeln gewählt ist.