DE3741937A1 - Elektrisch loeschbarer festwertspeicher (eeprom) mit einfach-polysiliziumschicht - Google Patents

Description

Die Erfindung betrifft das Gebiet integrierter Halbleiterschaltungen und bezieht sich insbesondere auf einen EEPROM-Baustein mit Einfach-Polysiliziumschicht.

In US-PS 44 77 825 ist ein EEPROM-Baustein mit Doppel- Polysiliziumschicht beschrieben, der zum Steuern des Stromflusses durch einen Kanalbereich zwischen Source- und Drainbereichen mit Dualfeldeffekttransistoren versehen ist. Über dem Kanalbereich ist ein aus einer ersten Schicht polykristallinen Siliziums gebildetes, schwebendes Gate vorgesehen. Dem schwebenden Gate ist ein Kontrollgate überlagert, welches aus einer zweiten Schicht eines polykristallinen Siliziums aufgebaut ist. Um den Baustein zu lesen, ist es üblich, das steuernde Gate so zu laden, daß es Elektronen in den Kanal zieht und einen Stromfluß erlaubt. Durch die Lage des schwebenden Gates zwischen dem Kanal und dem Kontrollgate kann jedoch diese Wirkung blockiert sein. Das schwebende Gate beeinflußt den Stromfluß im Kanal als Funktion der am schwebenden Gate eingefangenen Ladung. Dieser "Doppel-Poly"- EEPROM-Baustein wird programmiert durch Ladungsträger, die bei entsprechend angelegten elektrischen Feldern, welche über dünne Oxidschichten hinweg wirken, per Tunneleffekt an das schwebende Gate oder von diesem gelangen, wobei die Größe und Dicke der dünnen Oxidschichten für das ordnungsgemäße Funktionieren des Bausteins von entscheidender Bedeutung sind.

In der genannten Patentschrift wird ein einstufiges Ätzverfahren zur Lokalisierung und Begrenzung eines dünnen Oxidtunnelbereichs gelehrt. Die Grenzen dieses Tunnelbereichs liegen innerhalb der Grenzen der Oxidschicht des umfassenden Feldes und der Ränder der überlagerten Gates und versetzt zu deren Grenzen. Das schwebende Gate aus Polysilizium weist zwei Zonen auf, die durch Dualpfade miteinander verbunden sind, welche zu beiden Seiten des Stromwegs Source-Drain angeordnet sind. Die eine Zone des Gates wirkt über den Kanalbereich als Speichertransistor, während die andere den Tunnelbereich enthält. Der Aufbau dieses elektronischen Bausteins erlaubt eine hohe Packungsdichte und trennt gleichzeitig den dünnen Oxidbereich von Flächen störender mechanischer und elektrischer Beanspruchung ab. Außerdem ist die dünne Oxidschicht gegenüber späteren, die Qualität der Ränder beeinträchtigenden Ätzschritten geschützt.

Zwar sind EEPROM-Bausteine mit Doppelpolysiliziumschicht Speicher von hoher Dichte und annehmbarer Dauerhaftigkeit, aber ihr Einsatz ist begrenzt auf handelbare Speicher, und das Herstellungsverfahren ist kompliziert.

Für EEPROM-Bausteine mit einer Einfach-Polysiliziumschicht, die zwar eine geringere Dichte als die "Doppel- Poly-Zellen" haben, ist das Herstellungsverfahren viel einfacher, und sie eignen sich nicht nur für Speicher sondern auch für Logik- und bei Logik- und kundenspezifischen Konstruktionen.

Ferner ist bei EEPROM-Bausteinen mit Einfach-Polysiliziumschicht das bei den EEPROM-Bausteinen mit Doppel- Polysiliziumschicht auftretende Problem der "Inter-Poly- Kapazität" vermieden. Um nämlich die Doppel-Polysiliziumstruktur zu erleichtern, muß in einer "Doppel-Poly-Zelle" auf der unteren Schicht aus Polysilizium eine Oxidschicht wachsen. Da auf Polysilizium nur eine schwache Oxidstruktur wachsen kann, kommt es bei Vorrichtungen mit Doppel-Polysiliziumschicht zu Leckverlusten durch die Inter-Poly-Oxidschicht. Unter diesen Leckverlusten leidet die Zuverlässigkeit. In einem Baustein mit Einfach- Polysiliziumschicht wächst die dielektrische Oxidschicht auf dem Halbleitersubstrat, und das führt zu einer starken Einzelkristalloxidschicht, wodurch auch das genannte Problem der Leckverluste vermieden wird.

In einem Baustein mit Einfach-Polysiliziumschicht wird die Aufgabe des schwebenden Gates ebenso wie des Kontrollgates von einer einzigen polykristallinen Siliziumschicht übernommen. Im allgemeinen werden die Funktionen des schwebenden Gates und des Kontrollgates von unterschiedlichen Flächenbereichen der Einfach-Polysiliziumschicht erfüllt. Zur kapazitiven Kopplung zwischen dem schwebenden Gate und dem steuernden Gate, mittels der eine Schaltspannung vom steuernden Gate an das schwebende Gate übertragen wird, damit dieses einen Schreib/ Lösch-Vorgang durchführen kann, wird im allgemeinen ein MOS-Kondensator mit dünnem Tunneleffekt-Oxid benutzt.

Beispiele für EEPROM-Bausteine mit Einfach-Polysiliziumschicht finden sich in folgenden Veröffentlichungen: R. Cuppens et al., "An EEPROM for Microprocessors and Custom Logic", SC-20 IEEE J. of Solid State Cir. 603 (1985); N. Matsukawa et al., "A High Density Single-Poly Si Structure EEPROM with LB (Lower Barrier Height) Oxide for VLSI′s", 1985 Symposium on VLSI Technology; und J. Miyamoto et al., "High Perfomance Single Polysilicon EEPROM Cells". Keiner der in den genannten Veröffentlichungen offenbarten Bausteine mit Einfach-Polysiliziumschicht hat jedoch einen Zellaufbau, bei dem die dünnen Tunneloxidzonen auf einen Bereich innerhalb der Grenzen des darunterliegenden Drainbereichs begrenzt sind. Vielmehr fallen in allen diesen Fällen die Ränder des dünnen Oxidbereichs mit Tunneleffekt entweder mit einem PN-Übergang des darunter liegenden Drainbereichs oder mit der Grenze eines benachbarten Feldoxidbereichs zusammen, was zu dem im Zusammenhang mit der vorstehend genannten US Patentschrift erläuterten Problem der Zuverlässigkeit führt und größere Abmessungen des Bausteins wegen der größeren wirksamen Tunneloxidfläche erforderlich macht.

Ideal wäre deshalb ein EEPROM-Baustein mit Einfach- Polysiliziumschicht, dessen Bausteinfläche klein ist. Darüber hinaus sollte dieser Baustein zuverlässig und sein Herstellungsverfahren einfach sein.

Deshalb ist es Aufgabe der Erfindung, einen EEPROM-Baustein mit Einfach-Polysiliziumschicht zu schaffen, der eine kleine Zellenfläche hat; ferner soll ein zuverlässiger und auch leicht herzustellender Baustein dieser Art verfügbar gemacht werden.

Dazu wird ein elektrisch löschbarer Festwertspeicher bzw. EEPROM-Baustein mit Einfach-Polysiliziumschicht geschaffen, der in einem Halbleitersubstrat eines ersten Leitfähigkeitstyps ausgebildet ist. Dieser Speicher weist eine Paßzelle mit einem ersten und zweiten Bereich einer dem ersten Leitfähigkeitstyp entgegengesetzten, zweiten Leitfähigkeit auf, die in dem Substrat gebildet ist. Ein vom Substrat gebildeter erster Kanalbereich trennt den ersten und zweiten Bereich voneinander. Über dem ersten Kanalbereich ist eine erste leitfähige Zone gebildet, die vom ersten Kanalbereich durch dielektrisches Material getrennt ist. Im Substrat ist außerdem eine Kontrollzelle ausgebildet, die einen dritten und vierten Bereich des zweiten Leitfähigkeitstyps aufweist. Ein vom Substrat gebildeter zweiter Kanalbereich trennt den dritten vom vierten Bereich. Die erste leitfähige Zone erstreckt sich über dem zweiten Kanalbereich und ist von diesem durch dielektrisches Material getrennt. Zu dem Baustein gehört ferner eine Speicherzelle mit einem zweiten Bereich und einem fünften Bereich des zweiten Leitfähigkeitstyps, die im Substrat ausgebildet ist. Ein von dem Substrat gebildeter dritter Kanalbereich trennt den zweiten vom fünften Bereich. Die zweite leitfähige Zone ist über dem dritten Kanalbereich gebildet und überlappt den zweiten Bereich. Die zweite leitfähige Zone ist vom zweiten Bereich und vom dritten Kanalbereich durch dielektrisches Material getrennt. Die zweite leitfähige Zone hat einen ersten, sich nach unten erstreckenden Teil, der eine erste Schicht aus dünnem dielektrischen Material mit Tunneleffekt zwischen der zweiten leitfähigen Zone und dem zweiten Bereich bildet. Die erste Schicht aus dünnem Tunnelmaterial ist auf den Raum innerhalb der Grenzen des zweiten Bereichs beschränkt. Ferner hat die zweite leitfähige Zone einen zweiten sich nach unten erstreckenden Teil, der eine zweite Schicht aus dünnem dielektrischem Material mit Tunneleffekt zwischen der zweiten leitfähigen Zone und dem vierten Bereich definiert. Die zweite Schicht aus dünnem Tunnelmaterial ist auf den Raum innerhalb der Grenzen des vierten Bereichs beschränkt.

Im folgenden ist die Erfindung mit weiteren vorteilhaften Einzelheiten anhand schematisch dargestellter Ausführungsbeispiele näher erläutert. In den Zeichnungen zeigt

Fig. 1 ein vereinfachtes Schaltschema eines EEPROM-Bausteins mit Einfach-Polysiliziumschicht gemäß der Erfindung;

Fig. 2A eine Draufsicht auf einen EEPROM-Baustein mit Einfach-Polysiliziumschicht gemäß der Erfindung;

Fig. 2B und 2C Querschnitte durch die Vorrichtung gemäß Fig. 2A längs der Linie 2B-2B bzw. 2C-2C;

Fig. 2D ein vereinfachtes Schaltschema der Vorrichtung gemäß Fig. 2A;

Fig. 3A eine Draufsicht auf eine Alternative zu dem Ausführungsbeispiel gemäß Fig. 2A-2D;

Fig. 3B und 3C Querschnitte längs der Linie 3B-3B bzw. 3C-3C in Fig. 3A;

Fig. 4A eine Draufsicht auf ein weiteres alternatives Ausführungsbeispiel der Vorrichtung gemäß Fig. 2A-2D;

Fig. 4B einen Querschnitt durch das Ausführungsbeispiel gemäß Fig. 4A längs der Linie 4B-4B;

Fig. 5 eine graphische Darstellung der Programmier/Lösch- Spannungskurven gegenüber der Programmier/Lösch- Zeit für einen EEPROM-Baustein mit Einfach-Polysiliziumschicht gemäß der Erfindung;

Fig. 6 eine graphische Darstellung der Kurven des EEPROM- Bausteins mit Einfach-Polysiliziumschicht gemäß der Erfindung bei Lesebedingungen;

Fig. 7 eine Draufsicht auf ein weiteres alternatives Ausführungsbeispiel eines EEPROM-Bausteins mit Einfach-Polysiliziumschicht gemäß der Erfindung;

Fig. 8 eine graphische Darstellung der Betriebseigenschaften der in Fig. 7 gezeigten Vorrichtung.

In Fig. 1 ist vereinfacht ein Schaltschema eines EEPROM- Bausteins mit Einfach-Polysiliziumschicht, kurz gesagt eines Speichers 12 gemäß der Erfindung dargestellt. Dieser Speicher 12 weist eine Speicherzelle 14 sowie Kontrollzellen 16 und 18 auf. Die Speicherzelle 14 wird oft auch als Schreib/Löschelement bezeichnet, während die Kontrollzellen 16 und 18 häufig Durchgangs- oder Auswahltransistorelemente, kurz Paßtransistoren genannt werden. Im wesentlichen handelt es sich bei jeder dieser Zellen 14 sowie 16 und 18 um einen Feldeffekttransistor, der den Stromfluß zwischen den verschiedenen Bereichen eines Halbleitersubstrats 20 steuert, wie nachstehend beschrieben. Die Kontrollzelle 18 des bevorzugten Ausführungsbeispiels wird häufig als neunter Spalten-Transistor bezeichnet. Die Gates dieses Transistors, d. h. der Kontrollzelle 18 sowie des Paßtransistors, d. h. der Kontrollzelle 16 sind an eine WORTleitung und der Drain der Kontrollzelle 16 ist an eine BITleitung angeschlossen.

Im einzelnen weist der Speicher 12, wie aus Fig. 2A bis 2C hervorgeht, ein Halbleitersubstrat 20 aus Silizium auf, auf dem fünf dotierte Bereiche vorgesehen sind, die mit 22, 23, 24, 25 bzw. 26 bezeichnet sind. Beim bevorzugten Ausführungsbeispiel besteht das Halbleitersubstrat 20 aus einem Siliziummaterial eines ersten Leitfähigkeitstyps, z. B. P^-. Jeder der Bereiche 22 bis 26 enthält ein Dotiermaterial, welches ihm einen zweiten Leitfähigkeitstyp entgegengesetzt zu dem des Halbleitersubstrats 20 verleiht, z. B. N⁺.

Wie am besten in Fig. 2A und 2B erkennbar, ist über den Bereichen 22, 23 und 24 eine Oxidschicht 30 gebildet, die aus Gründen der Klarheit jedoch nicht ausdrücklich dargestellt ist. Oberhalb der Oxidschicht 30 ist eine Schicht aus polykristallinem Silizium oder Polysilizium vorgesehen, die so geätzt ist, daß sie zwei getrennte Zonen bildet, nämlich eine erste Polysiliziumzone 32 und eine zweite Polysiliziumzone 34. Die erste Polysiliziumzone 32 hat eine so große Breite, daß sie einen Kanal 43 überbrückt, den das Halbleitersubstrat 20 zwischen den Bereichen 22 und 23 bildet. Wie aus Fig. 2C hervorgeht, überbrückt die erste Polysiliziumzone 32 auch einen Kanal 44, den das Halbleitersubstrat 20 zwischen den Bereichen 25 und 26 bildet.

Die zweite Polysiliziumzone 34 hat einen ersten, sich nach unten erstreckenden Vorsprung 36, welcher zwischen der Polysiliziumzone 34 und dem Bereich 23 eine dünne Oxidschicht 38 bildet. Die Dicke der Oxidschicht 38 zwischen dem Vorsprung 36 und dem Bereich 23 beträgt ca. 85-100 Å. Die typische Dicke der Oxidschicht 38 beträgt ca. 600-2000 Å.

Die Oxidschicht 30 zwischen dem Vorsprung 36 und dem Bereich 23 wird allgemein als eine dünne Tunneloxidschicht bezeichnet. Diese dünne Oxidschicht 38 ist in Fig. 2A enger schraffiert dargestellt.

Auch die zweite Polysiliziumzone 34 hat einen zweiten, sich nach unten erstreckenden Vorsprung 40, der eine dünne Oxidschicht 42 zwischen der Zone 34 und dem Bereich 26 bildet. Diese dünne Tunneloxidschicht ist auch in Fig. 2A als enger schraffierte Fläche dargestellt. Die Bereiche 25 und 26 wirken mit der ersten und zweiten Polysiliziumzone 32 und 34 sowie der dünnen Oxidschicht 42 mit Tunneleffekt zusammen und bilden gemeinsam die Speicherzelle 14.

Der Speicher 12 weist ferner eine metallische BITLEITUNG, die an den Bereich 22 angeschlossen ist sowie eine WORTLEITUNG aus Polysilizium auf, die an den Bereich 25 angeschlossen ist.

Eines der Ziele der Erfindung, nämlich die Miniaturisierung der Fläche der Speicherzelle wird teilweise dadurch erreicht, daß die dünne Oxidschicht 38 mit Tunneleffekt so hergestellt wird, daß ihre Fläche wesentlich kleiner ist als die Fläche der dünnen Oxidschicht 42 mit Tunneleffekt. Außerdem ist die dünne Oxidschicht 38 auf einen Raum innerhalb der Grenzen des implantierten Drainbereichs 23 beschränkt, und in ähnlicher Weise hat die dünne Oxidschicht 42 der Speicherzelle 14 eine Fläche, die auf einen Raum innerhalb der Grenzen des implantierten Source-Bereichs 26 eingeschränkt ist.

Sowohl die Speicherzelle 14 als auch die Kontrollzellen 16 und 18 steuern den Stromfluß zwischen je einem Source- und Drain-Bereich, d. h. 23/24, 22/23 bzw. 25/26. Die Bereiche 22 und 23 bilden gemeinsam mit der ersten Polysiliziumzone 32, wie am besten in Fig. 2D zu erkennen ist, den Paßtransistor 16. Ähnlich bilden die Bereiche 25 und 26 im Zusammenwirken mit der ersten Polysiliziumzone 32 den Steuertransistor oder neunten Spalten-Transistor 18. Darüber hinaus bilden die durch den Kanal 45 des Substrats getrennten Bereiche 23 und 24 gemeinsam mit der zweiten Polysiliziumzone 34 einen dritten Speichertransistor, der mit Q bezeichnet ist. Ferner bildet der Vorsprung 36 und der Bereich 23 gemeinsam mit der dünnen Oxidschicht 38 einen mit C 1 bezeichneten Kondensator und der Vorsprung 40 mit dem Bereich 26 im Zusammenwirken mit der dünnen Oxidschicht 42 einen zweiten Kondensator C 2. Zum Programmieren der Speicherzelle 14 wird an den Bereich 26 eine Programmierspannung V _HI angelegt, um eine Spannung V _FG am schwebenden Gate zu erhalten, nämlich

V _FG (C₁ + C₂) = V _HI · C₂ + Δ Q (1)

worin Δ Q = die in der Polysiliziumzone 34 gespeicherte Ladung.

Damit ergibt sich

Um den gewünschten Wert V _FG zu erhalten, sollte deshalb der Ausdruck C₂/C₂+C₁ in Gleichung (2) so nahe wie möglich bei 1 liegen. In der Praxis wird die Größe der beiden Kondensatoren C₁ und C₂, d. h. die Größe der dünnen Oxidschichten 38 und 42 so gewählt, daß

um eine ausgeglichene Programmier/Lösch-Spannung, d. h. P/E-Spannung zu erhalten, und weil ein Kompromiß nötig ist zwischen der Größe des Kondensators C₂ hinsichtlich einer akzeptablen Zellengröße und Verfahrenseinschränkungen bei der Verringerung der Größe des Kondensators C₂ hinsichtlich der akzeptablen Zellengröße sowie Verfahrenseinschränkungen bei der Reduzierung der Abmessungen des Kondensators C₁. Das führt zu einer verkleinerten Kondensatoroberfläche, geringerer Zellengröße und damit einer Reduktion der benötigten Programmierspannung.

Ferner kann die Zelle, wie aus Fig. 2A hervorgeht, nicht irgendeinem Störungszustand ausgesetzt sein, weil beide P/E-Kontrollen durch die Paßtransistoren 16 und 18 getrennt sind. Deshalb ist die Zelle gegenüber P/E-Störungen geschützt.

Die P/E-Kurven der Speicherzelle 14 sind über der P/E-Zeit in Fig. 5 eingetragen, wobei die Speicherzelle 14 einer P/E-Spannung von 13-14 V ausgesetzt wurde. Das Flächenverhältnis der Öffnungen der dünnen Oxidschichten ist 6,4, und die Dicke der dünnen Oxidschicht beträgt ca. 85 Å.

Fig. 6 zeigt die Kurven des Speichers 12 beim Lesen für einen Drain-Spannungsbereich von 1-5 V und einen Gate- Spannungsbereich von 0-2 V. Je niedriger die Drain- und Gate-Spannung beim Lesen ist, um so besser wird der langfristige Lese-Stör-Zustand des Speichers 12. Allerdings führen niedrigere Gate- und Drain-Spannungen zu einer Verringerung des Wirkungsgrades des Bausteins beim Adressieren bzw. Abfühlen. Für einen realistischen Zustand beim Lesen weist der Speicher 12 auch einen Source-Widerstand von 3 kOhm auf.

Fig. 7 zeigt eine alternative Bausteinausführung. Bei diesem Ausführungsbeispiel ist das Problem der langen Diffusionsleitung und des zugehörigen Source- Widerstands des Speichertransistors des bisher beschriebenen Ausführungsbeispiels beseitigt. Durch den verbesserten Zellenstrom beim Lesevorgang ist das Abfühlen des Zellenstroms verbessert und dadurch die Geschwindigkeit des Bausteins erhöht. Die zu dem Ausführungsbeispiel gemäß Fig. 7 gehörenden Kurven sind in Fig. 8 eingetragen, wo das schwebende Gate der Vorrichtung im voraus durch Anlegen einer Spannung V _pp = 13 V an das Gate während 10 Millisekunden positiv aufgeladen wurde. Im Betrieb dieses Ausführungsbeispiels steht ohne weiteres ein Lesestrom von 100-120 Mikroampere bei V _g = 2 und V _d = 2 V zur Verfügung. Damit ist der ordnungsgemäße Betrieb des Bausteins bei P/E-Spannungen von nur 13 V sichergestellt.

Bei der Herstellung der dünnen Oxidschichten 38 und 42 mit Tunneleffekt muß das beim bevorzugten Ausführungsbeispiel angewandte Verfahren drei Erfordernisse erfüllen, nämlich 1.) Oberflächenvorbereitung, 2.) Wachstum eines Oxids von guter Qualität und 3.) geringstmögliches Auftreten von Unregelmäßigkeiten.

Um eine ordnungsgemäße Vorbereitung der Oberfläche zu erzielen, wird zunächst ein Siliziumplättchen als Halbleitersubstrat 20 in ein herkömmliches Oxidationsrohr gegeben, in welches dann eine Konzentration aus Salzsäure (HCl), Sauerstoff (O₂) und Stickstoff (N₂) eingepumpt wird. HCl kann die Oberfläche des Halbleitersubstrats 20 atomisch so reinigen, daß alle unerwünschten Elemente entfernt werden. Durch diesen Schritt der Oberflächenvorbereitung wird auch die Qualität der Substratoberfläche insofern verbessert, als der allgemein als "baumelnde Bindungen" bezeichnete Zustand verbessert wird. Stickstoff dient lediglich als Träger für den Sauerstoff, der dann eine dünne Schicht des Halbleitersubstrats 20 oxidiert. Diese dünne Schicht, die allgemein als Deckoxid bezeichnet wird, hat eine Dicke von ca. 20-30 Å. Dieser erste Schritt dauert ca. 10-20 Minuten bei einem Durchfluß von ca. 240 cm³/Min.

Als nächstes wird ca. 5-10 Minuten lang ein Gemisch aus Sauerstoff, Wasserstoff (H₂) und Salzsäure in das Oxidationsrohr gepumpt. Der Durchfluß bei diesem zweiten Schritt beträgt ca. 4,75 l/Min. Bei diesem zweiten Schritt wird eine zusätzliche Oxidschicht geschaffen, deren Dicke ca. 60-70 Å beträgt. Bei diesem Schritt wird HCl benutzt, um die Qualität der Grenzfläche von Silizium zu Sauerstoff zu verbessern, denn die an dieser angelagerten Chlormoleküle eliminieren Bindungseffekte. Obwohl die molekulare Wirkung der Salzsäure gegenwärtig noch nicht geklärt ist, ist es recht üblich, HCl zu benutzen. Als Ergebnis des zweiten Schritts ergibt sich, daß die Oxidschicht, die nunmehr etwa 85-100 Å dick ist, eine Oxidschicht von guter Qualität ist, die das anschließende Wachstum der Oxidschicht fördern kann und schließlich bis zu einer Dicke anwächst, welche als Oxidschicht 30 bezeichnet ist. Da die Eigenschaft eines späteren Oxidwachstums die Qualität jeglicher vorhergehenden Oxidschicht reflektiert, ist die Ausbildung dieser anfänglichen Oxidschicht so wichtig. Während der ersten 40 Minuten des Wachstums der Oxidschicht 30 wird eine Temperatur von ca. 800-900°C gewählt. Diese wird anschließend während der nächsten 10 Minuten auf ca. 950°C erhöht und dann während weiterer 20 Minuten stabil gehalten. Durch das Temperaturplateau von 950°C wird auch das Oxid stabilisiert. Das ganze Substrat und die Oxidschicht wird dann etwa 2 Stunden abgekühlt.

Das Halbleitersubstrat 20 mit der Oxidschicht 30 darauf wird aus dem Oxidationsrohr entnommen und in ein Polysilizium- Niederschlagsrohr gegeben. Dort werden als nächstes die Polysiliziumzonen 32 und 34 auf der Oxidschicht 30 niedergeschlagen. Abgesehen von der Temperatur werden übliche Verfahrensparameter angewandt. Beispielsweise wird der Druck auf ca. 180 mm Quecksilbersäule eingestellt. Silan (SiH₄) wird in das Polysilizium-Niederschlagsrohr mit einer Durchflußmenge von ca. 50 cm³/Min. eingeleitet. Der Niederschlag von Polysilizium erfolgt mit einer Geschwindigkeit von ca. 25 Å/Min.

Die während des Niederschlagens von Polysilizium angewandte Temperatur beträgt ca. 560°C. Bei dieser Temperatur treten zwei Dinge auf. Zunächst entwickelt die untere Oberfläche der Polysiliziumschicht eine amorphe Struktur. Bei herkömmlichen Schichten aus Polysilizium wird die Struktur als "texturiert" bezeichnet. Die Unterseite der Polysiliziumschicht, die im wesentlichen auch die Unterseite des Vorsprungs 36 bzw. 40 ist, bildet die Grenzfläche zwischen Vorsprung 36/40 und dünner Oxidschicht 38/42 mit Tunneleffekt. Aus Gründen der einfacheren Beschreibung sind bei der vorliegenden Erfindung die untere Oberfläche und die Grenzfläche nicht gesondert bezeichnet. Zweitens werden die scharfen Kanten bzw. Oberflächenunregelmäßigkeiten an der Grenz- oder Zwischenfläche auf ein Minimum reduziert.

Wenn die Dicke der dünnen Oxidschichten 38 und 42 mit Tunneleffekt im Bereich von 85-100 Å liegt, gelingt es, eine große Kapazität zu erzielen, während die physikalischen Abmessungen der Kondensatoren auf kleinstmöglichem Wert gehalten werden.

In den Fig. 3A-3C ist ein Speicher 112 als alternatives Ausführungsbeispiel zu dem EEPROM-Baustein mit Einfach- Polysiliziumschicht in Form des Speichers 12 dargestellt. Da sich die beiden Speicher 112 und 12 ähneln, ist bei dem Bezugszeichen für den Speicher 112 eine "1" vor den entsprechenden Bezugszeichen für den Speicher 12 gesetzt.

In den Fig. 4A und 4B ist ein weiteres alternatives Ausführungsbeispiel zum Speicher 12 gezeigt, nämlich ein Speicher 212. Da auch dieses Ausführungsbeispiel eines EEPROM-Bausteins mit Einfach-Polysiliziumschicht sowohl dem Speicher 12 als auch dem Speicher 112 ähnelt, ist den entsprechenden Bezugszeichen des Speichers 12 jeweils eine "2" vorangestellt. Speicher 212 und Speicher 12 unterscheiden sich darin, daß nur eine BITleitung gezeigt ist. Darüber hinaus unterscheidet sich die zweite Polysiliziumzone 234 von der entsprechenden Polysiliziumzone 34 des Speichers 12 insofern, als diese Zone 237 zwei nach unten weisende Vorsprünge, nämlich 238 und 239 hat. Diese Zelle enthält keinen neunten Spalte-Transistor.

Claims (6)

1. Elektrisch löschbarer Festwertspeicher (EEPROM) mit Einfach-Polysiliziumschicht, gekennzeichnet durch

• - ein Halbleitersubstrat (20) eines ersten Leitfähigkeitstyps,
• - eine Paßzelle mit einem ersten und zweiten Bereich (22, 23) eines dem ersten Leitfähigkeitstyp entgegengesetzten, zweiten Leitfähigkeitstyps, die in dem Substrat gebildet ist, wobei ein vom Substrat gebildeter erster Kanalbereich (43) den ersten vom zweiten Bereich (22, 23) trennt, und mit einer ersten leitfähigen Zone (32), die über dem ersten Kanalbereich gebildet und vom ersten Kanalbereich durch eine dielektrische Schicht (30) getrennt ist,
• - eine Kontrollzelle mit einem dritten und vierten Bereich (25, 26) des zweiten Leitfähigkeitstyps, die im Substrat gebildet ist, wobei ein von dem Substrat gebildeter zweiter Kanalbereich (44) den dritten vom vierten Bereich (25, 26) trennt und sich die erste leitfähige Zone (32) über den zweiten Kanalbereich (44) erstreckt und von diesem durch die dielektrische Schicht (30) getrennt ist, und
• - eine Speicherzelle mit dem zweiten Bereich (23) und einem fünften Bereich (24) des zweiten Leitfähigkeitstyps, die in dem Substrat gebildet sind, wobei ein von dem Substrat gebildeter dritter Kanalbereich (45) den zweiten vom fünften Bereich (23, 24) trennt, und mit einer zweiten leitfähigen Zone (34), die über dem dritten Kanalbereich (45) gebildet ist und den zweiten Bereich (23) überlappt, wobei die zweite leitfähige Zone (34) vom zweiten Bereich (23) und vom dritten Kanalbereich (45) durch die dielektrische Schicht (30) getrennt ist, die zweite leitfähige Zone (34) einen ersten sich nach unten erstreckenden Teil (36) hat, der eine erste Schicht (38) eines dünnen dielektrischen Materials mit Tunneleffekt zwischen der zweiten leitfähigen Zone (34) und dem zweiten Bereich (23) bildet und diese erste Schicht (38) aus dünnem Tunnelmaterial innerhalb der Grenzen des zweiten Bereichs (23) begrenzt ist, und die zweite leitfähige Zone (34) ferner einen zweiten sich nach unten erstreckenden Teil (40) hat, der eine zweite Schicht (42) aus dünnem dielektrischem Material mit Tunneleffekt zwischen der zweiten leitfähigen Zone (34) und dem vierten Bereich (26) bildet und diese zweite Schicht (42) aus dünnem Tunnelmaterial innerhalb der Grenzen des vierten Bereichs (26) eingeschränkt liegt.

2. Speicher nach Anspruch 1, dadurch gekennzeichnet, daß die Fläche der ersten Schicht (38) wesentlich kleiner ist als die Fläche der zweiten Schicht (42).

3. Speicher nach Anspruch 1, dadurch gekennzeichnet, daß das Substrat (20) P^--Leitfähigkeit und der erste, zweite, dritte, vierte und fünfte Bereich N⁺-Leitfähigkeit hat.

4. Speicher nach Anspruch 1, dadurch gekennzeichnet, daß sowohl die erste leitfähige Zone (32) als auch die zweite leitfähige Zone (34) aus polykristallinem Silizium besteht.

5. Speicher nach Anspruch 1, dadurch gekennzeichnet, daß die erste Schicht und die zweite Schicht aus Siliziumoxid besteht.

6. Speicher nach Anspruch 5, dadurch gekennzeichnet, daß sowohl die erste Schicht als auch die zweite Schicht eine Dicke von ca. 85-100 Å hat.