JPH03206661A - 半導体装置 - Google Patents
半導体装置Info
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- JPH03206661A JPH03206661A JP2001919A JP191990A JPH03206661A JP H03206661 A JPH03206661 A JP H03206661A JP 2001919 A JP2001919 A JP 2001919A JP 191990 A JP191990 A JP 191990A JP H03206661 A JPH03206661 A JP H03206661A
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- 239000004065 semiconductor Substances 0.000 title claims description 7
- 239000000758 substrate Substances 0.000 claims abstract description 28
- 239000012535 impurity Substances 0.000 abstract description 17
- 238000004519 manufacturing process Methods 0.000 abstract description 7
- 238000002955 isolation Methods 0.000 abstract description 5
- 229910021420 polycrystalline silicon Inorganic materials 0.000 abstract description 5
- 238000000034 method Methods 0.000 abstract 1
- 239000010408 film Substances 0.000 description 43
- 239000010410 layer Substances 0.000 description 12
- 239000002356 single layer Substances 0.000 description 10
- 230000005684 electric field Effects 0.000 description 5
- 239000003990 capacitor Substances 0.000 description 4
- 230000000694 effects Effects 0.000 description 4
- 101100452784 Caenorhabditis elegans ire-1 gene Proteins 0.000 description 1
- 208000029152 Small face Diseases 0.000 description 1
- 238000013459 approach Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 230000014759 maintenance of location Effects 0.000 description 1
- 239000010409 thin film Substances 0.000 description 1
Landscapes
- Non-Volatile Memory (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
電気的に書込及び消去可能な読出専用メモリ（ＥＥＦＲ
ＯＭ） −１！ ）”Ｖ ニ関し，信頼性が高く，製造
工程が簡単な１層ゲート構造ＥＥＦＲＯＭを提供するこ
とを目的とし，電気的に書込及び消去可能な読出専用メ
モリセルであって，一導電型半導体基板にチャネノレ領
域を隔てて形成された反対導電型ソースと反対導電型ド
レインと，該チャネル領域より離れて該基板に形成され
た反対導電型制御ゲートと，絶縁膜を介して該基板の該
ドレイン上，該チャネノレ領域上及び該制御ゲート上に
一体化して形或された浮遊ゲートとを有し，該ドレイン
は第１選択トランジスタを経由してビット線に接続され
，該制御ゲートは該第１選択トランジスタとゲートを共
有する第２選択トランジスタを経由してワード線に接続
され，該絶縁膜は該ドレイン上においてトンネル領域を
有し，該トンネル領域はその他の領域より薄い絶縁膜で
形成されているように構戒する。
ＯＭ） −１！ ）”Ｖ ニ関し，信頼性が高く，製造
工程が簡単な１層ゲート構造ＥＥＦＲＯＭを提供するこ
とを目的とし，電気的に書込及び消去可能な読出専用メ
モリセルであって，一導電型半導体基板にチャネノレ領
域を隔てて形成された反対導電型ソースと反対導電型ド
レインと，該チャネル領域より離れて該基板に形成され
た反対導電型制御ゲートと，絶縁膜を介して該基板の該
ドレイン上，該チャネノレ領域上及び該制御ゲート上に
一体化して形或された浮遊ゲートとを有し，該ドレイン
は第１選択トランジスタを経由してビット線に接続され
，該制御ゲートは該第１選択トランジスタとゲートを共
有する第２選択トランジスタを経由してワード線に接続
され，該絶縁膜は該ドレイン上においてトンネル領域を
有し，該トンネル領域はその他の領域より薄い絶縁膜で
形成されているように構戒する。
本発明は半導体装置．特に電気的に書込及び消去可能な
読出専用メモリ（ＥＥＦＲＯＭ）セルに関する。
読出専用メモリ（ＥＥＦＲＯＭ）セルに関する。
従来のＥＥＦＲＯＭセルは，第２図に示される２層ゲー
ト構造が多く用いられている。
ト構造が多く用いられている。
第２図（１）， （２）は従来例による２層ゲー｝ Ｅ
ＥＦＲＯＭセルの平面図と断面図である。
ＥＦＲＯＭセルの平面図と断面図である。
図において．トンネル領域１０５上には薄い酸化膜１０
６を介して，チャネル領域１１４上には酸化収１１５を
介してポリＳｉ膜からなる浮遊ゲート１０２が形成され
，更に浮遊ゲート１０２の上に酸化膜１１６を介してポ
リＳｉ膜からなる制御ゲート１０３が形成されて３ ２
層ゲート構造となっている。
６を介して，チャネル領域１１４上には酸化収１１５を
介してポリＳｉ膜からなる浮遊ゲート１０２が形成され
，更に浮遊ゲート１０２の上に酸化膜１１６を介してポ
リＳｉ膜からなる制御ゲート１０３が形成されて３ ２
層ゲート構造となっている。
読出トランジスタ１０４はｐ型基板１２０にチャネル領
域１１４を挟んで形成されたｎ型領域１２２及び１２３
と基板上に酸化膜を介して形成された浮遊ゲ−｝１０２
及び制御ゲート（ワード線）１０３で構威される。
域１１４を挟んで形成されたｎ型領域１２２及び１２３
と基板上に酸化膜を介して形成された浮遊ゲ−｝１０２
及び制御ゲート（ワード線）１０３で構威される。
選択トランジスタ１０１はｐ型基板１２０にチャネル領
域を挟んで形成されたｎ型領域１２１及び１２２とチャ
ネル領域上に酸化膜１２４を介して形成されたゲー１−
１０７で構威される。
域を挟んで形成されたｎ型領域１２１及び１２２とチャ
ネル領域上に酸化膜１２４を介して形成されたゲー１−
１０７で構威される。
ビット線はコンタクトホール１２５を介して選択トラン
ジスタ１０１のｎ型領域１２１に接続されている。
ジスタ１０１のｎ型領域１２１に接続されている。
ワード線は制御ゲート１０３を用いる。
従来例の２層ゲー｝１２ＥＰＲＯＭ （所謂ダブルボリ
ＥＥＰＲＯＭ ）は高密度の集積が可能で信頼性も十分
であり汎用メモリとして用いられているが，製造工程が
複雑であるためマイクロプロセッサやカスタムロジック
集積回路のリソースに簡単に取り込むことが出来ないと
いった問題があった。
ＥＥＰＲＯＭ ）は高密度の集積が可能で信頼性も十分
であり汎用メモリとして用いられているが，製造工程が
複雑であるためマイクロプロセッサやカスタムロジック
集積回路のリソースに簡単に取り込むことが出来ないと
いった問題があった。
そこで製造工程が簡単なｌ層ゲー１−ＥＥＦＲＯＭ （
所謂シングルポリＥＥＦＲＯＭ） ” が提案されてい
る。
所謂シングルポリＥＥＦＲＯＭ） ” が提案されてい
る。
１）例えば
特開昭６３−１６６２７４， 特開昭６３−１３６５
７３．特開昭６３−１５６３６１． ｌ層ゲー１− ＥＥＦＲＯＭは，浮遊ゲートを読出トラ
ンジスタのチャネル領域より延長して形成し，制御ゲー
トが浮遊ゲートの延長部と酸化膜を介してｐ型基板内に
形成されたｎ型領域で構戒さている。
７３．特開昭６３−１５６３６１． ｌ層ゲー１− ＥＥＦＲＯＭは，浮遊ゲートを読出トラ
ンジスタのチャネル領域より延長して形成し，制御ゲー
トが浮遊ゲートの延長部と酸化膜を介してｐ型基板内に
形成されたｎ型領域で構戒さている。
従って，製造工程は１層のポリＳｔ膜で形成されて簡単
となるが浮遊ゲートの延長分だけ集積度が低下する。
となるが浮遊ゲートの延長分だけ集積度が低下する。
このために，特開昭６３−１５６３６１には，トンネル
領域を読出トランジスタのドレイン上及び制御ゲート上
に形成して．セル面積が小さい１層ゲートＥＥＦＲＯＭ
を提案している。次の第３図でその概略を説明する。
領域を読出トランジスタのドレイン上及び制御ゲート上
に形成して．セル面積が小さい１層ゲートＥＥＦＲＯＭ
を提案している。次の第３図でその概略を説明する。
第３図は従来例による１層ゲー｝ ＥＥＦＲＯＭセルの
平面図である。
平面図である。
図において，トンネル領域５上には薄い酸化膜を介して
，又チャネル領域ｌ４とトンネル領域５とを含んだ領域
上には酸化膜を介してポリＳｉ膜からなる浮遊ゲート２
が形成され，浮遊ゲート２は分離酸化膜を越えて隣の素
子領域まで延長され．延長部の浮遊ゲート２の下にトン
ネル領域５Ａ上の薄い酸化膜を含む酸化膜を介して，基
板内に不純物導入層からなる制Ｊ１１１ゲート１３が形
成されて，１層ゲート構造となっている。
，又チャネル領域ｌ４とトンネル領域５とを含んだ領域
上には酸化膜を介してポリＳｉ膜からなる浮遊ゲート２
が形成され，浮遊ゲート２は分離酸化膜を越えて隣の素
子領域まで延長され．延長部の浮遊ゲート２の下にトン
ネル領域５Ａ上の薄い酸化膜を含む酸化膜を介して，基
板内に不純物導入層からなる制Ｊ１１１ゲート１３が形
成されて，１層ゲート構造となっている。
読出トランジスタ４は基板にチャネル領域１４を挟んで
不純物を導入して形成されたドレイン領域１１及びソー
ス領域１２と，基板上に酸化膜を介して形成された浮遊
ゲート２で構威される。
不純物を導入して形成されたドレイン領域１１及びソー
ス領域１２と，基板上に酸化膜を介して形成された浮遊
ゲート２で構威される。
選択トランジスタ１は基板にチャネル領域を挟んで形成
された不純物導入領域ｌ９及び２０とチャネル領域上に
酸化膜を介して形成されたゲート７で構成される。
された不純物導入領域ｌ９及び２０とチャネル領域上に
酸化膜を介して形成されたゲート７で構成される。
選択トランジスタＩＡは基板にチャネル領域を挟んで形
成された不純物導入領域２２及び２３とチャネル領域上
に酸化膜を介して形成されたゲート７で構威される。
成された不純物導入領域２２及び２３とチャネル領域上
に酸化膜を介して形成されたゲート７で構威される。
ビット線はコンタクトホール９を介して選択トランジス
タ１の不純物導入領域１９に接続されている。
タ１の不純物導入領域１９に接続されている。
ワード線はコンタクトホール１０を介して選択トランジ
スタ１八の不純物導入領域２２に接続されている。
スタ１八の不純物導入領域２２に接続されている。
［発明が解決しようとする課題〕
しかしながら．上記従来例の１層ゲートＥＥＦＲＯＭは
制御ゲート上に面積の大きいトンネルキャパシタを有す
るため，電界によるストレスでＨＥＰＲＯ旧よデータ保
持特性が劣化する確率が大きいという問題があった。
制御ゲート上に面積の大きいトンネルキャパシタを有す
るため，電界によるストレスでＨＥＰＲＯ旧よデータ保
持特性が劣化する確率が大きいという問題があった。
本発明は信頼性が高く．製造工程が簡単な１層ゲート構
造ＥＥＦＲＯＭを提供することを目的とする。
造ＥＥＦＲＯＭを提供することを目的とする。
上記課題の解決は．一導電型半導体基板にチャネル領域
を隔てて形成された反対導電型ソースと反対導電型ドレ
インと，該チャネル領域より離れて該基板に形成された
反対導電型制御ゲートと，絶縁膜を介して該基板の該ド
レイン上，該チャネル領域上及び該制御ゲート上に一体
化して形成された浮遊ゲートとを有し，該ドレインは第
１選択トランジスタを経由してビット線に接続され．該
制御ゲートは該第１選択トランジスタとゲートを共有す
る第２選択トランジスタを経由してワード線に接続され
，該絶縁膜は該ドレイン上においてトンネル領域を有し
，該トンネル領域はその他の領域より薄い絶縁膜で形成
されている半導体装置により達或される。
を隔てて形成された反対導電型ソースと反対導電型ドレ
インと，該チャネル領域より離れて該基板に形成された
反対導電型制御ゲートと，絶縁膜を介して該基板の該ド
レイン上，該チャネル領域上及び該制御ゲート上に一体
化して形成された浮遊ゲートとを有し，該ドレインは第
１選択トランジスタを経由してビット線に接続され．該
制御ゲートは該第１選択トランジスタとゲートを共有す
る第２選択トランジスタを経由してワード線に接続され
，該絶縁膜は該ドレイン上においてトンネル領域を有し
，該トンネル領域はその他の領域より薄い絶縁膜で形成
されている半導体装置により達或される。
制御ゲートに印加する書込電圧を■，浮遊ゲート電圧を
■Ｆ Ｇ ＋ 読出トランジスタのドレイン／浮遊ゲー
ト間容量（トンネル領域の容量）をＣＩ＋浮遊ゲート／
制御ゲート間容量を０２，浮遊ゲートに蓄積される電荷
をＱとすると次の式が戒り立つ。
■Ｆ Ｇ ＋ 読出トランジスタのドレイン／浮遊ゲー
ト間容量（トンネル領域の容量）をＣＩ＋浮遊ゲート／
制御ゲート間容量を０２，浮遊ゲートに蓄積される電荷
をＱとすると次の式が戒り立つ。
Ｖ，．＝ Ｃ，Ｖ／（Ｃ，＋Ｃｚ）＋Ｑ／ＣＣｌ十Ｃ！
）．従って，所定のＶ，Ｇを与えるためには，書込電圧
Ｖの係数Ｃ２／ （ｃ＋ 十Ｃ２）が１に近づくほど望
ましいが，実際の設計上消去電圧との関連でＣ２はＣ１
の２〜２．５倍程度に設定される。
）．従って，所定のＶ，Ｇを与えるためには，書込電圧
Ｖの係数Ｃ２／ （ｃ＋ 十Ｃ２）が１に近づくほど望
ましいが，実際の設計上消去電圧との関連でＣ２はＣ１
の２〜２．５倍程度に設定される。
ここで＋ ＣＩのトンネルキャパシタを必要最低限の面
積で形或すると＋ ＣＺはＣ，の２〜２．５倍程度の大
きさであるので，トンネルキャパシタを形成しなくとも
十分にこの関係が戒立するように形或できることが確認
できた。
積で形或すると＋ ＣＺはＣ，の２〜２．５倍程度の大
きさであるので，トンネルキャパシタを形成しなくとも
十分にこの関係が戒立するように形或できることが確認
できた。
即ち．例えば（＋のトンネルキャパシタの膜厚を１００
人＋ＣＺの膜厚を２００入とすれば，上記のようにＣ．
の面積はＣ，の（２〜２．５）Ｘ２倍，即ち， ４〜５
倍であればよく，この程度の倍率であれば，Ｃ，は＋
ＣＩを包含するドレイン領域よりさらに広い面積を持つ
読出トランジスタと同程度の幅でレイアウトができ，セ
ル全体で均衡のとれたパターンレイアウトが可能である
。
人＋ＣＺの膜厚を２００入とすれば，上記のようにＣ．
の面積はＣ，の（２〜２．５）Ｘ２倍，即ち， ４〜５
倍であればよく，この程度の倍率であれば，Ｃ，は＋
ＣＩを包含するドレイン領域よりさらに広い面積を持つ
読出トランジスタと同程度の幅でレイアウトができ，セ
ル全体で均衡のとれたパターンレイアウトが可能である
。
第１図（１）〜（４）は本発明の一実施例を説明する１
層ゲートＥＥＦＲＯＭセルの平面図と断面図である。
層ゲートＥＥＦＲＯＭセルの平面図と断面図である。
図において，第１図（１）は平面図，（２）はＡ−Ａ断
面，（３）はＢ−Ｂ断面，（４）とＣ−Ｃ断面である。
面，（３）はＢ−Ｂ断面，（４）とＣ−Ｃ断面である。
１層ゲー｝ ＥＥＦＲＯＭセルはビット線のコンタクト
ホール９を含む素子領域は第２図の２層ゲートＥＥＰＲ
ＯＭセルと同じ構或であるが，ワード線のコンタクトホ
ール１０を含む素子領域は，素子分＃領域ｌ７でビット
線のコンタクトホール９を含む素子領域と隔てられて基
板上の別の場所に形成されている。
ホール９を含む素子領域は第２図の２層ゲートＥＥＰＲ
ＯＭセルと同じ構或であるが，ワード線のコンタクトホ
ール１０を含む素子領域は，素子分＃領域ｌ７でビット
線のコンタクトホール９を含む素子領域と隔てられて基
板上の別の場所に形成されている。
トンネル領域５上には薄い酸化膜６を介して，又チャネ
ル領域１４とトンネル領域５とを含んだ領域上には酸化
Ｉｆ！１５を介してポリＳｔ膜からなる浮遊ゲート２が
形成され，浮遊ゲート２は分離酸化膜１７を越えて隣の
素子領域まで延長され，延長部の浮遊ゲート２の下に酸
化膜１６を介して，Ｐ型基板１００内にｎ型不純物導入
層からなる制御ゲート１３が形成されて，１層ゲート構
造となっている。
ル領域１４とトンネル領域５とを含んだ領域上には酸化
Ｉｆ！１５を介してポリＳｔ膜からなる浮遊ゲート２が
形成され，浮遊ゲート２は分離酸化膜１７を越えて隣の
素子領域まで延長され，延長部の浮遊ゲート２の下に酸
化膜１６を介して，Ｐ型基板１００内にｎ型不純物導入
層からなる制御ゲート１３が形成されて，１層ゲート構
造となっている。
読出トランジスタ４はｐ型基板１００にチャネル領域１
４を挟んでｎ型不純物を導入して形或されたドレイン領
域ｌ１及びソース領域１２と，基板上に酸化膜１５を介
して形成された浮遊ゲート２で構威される。
４を挟んでｎ型不純物を導入して形或されたドレイン領
域ｌ１及びソース領域１２と，基板上に酸化膜１５を介
して形成された浮遊ゲート２で構威される。
選択トランジスタ１はｐ型基板１００にチャネル領域を
挟んで形成されたｎ型不純物導入領域１９及び２０とチ
ャネル領域上に酸化膜１８を介して形成されたゲート７
で構威される。
挟んで形成されたｎ型不純物導入領域１９及び２０とチ
ャネル領域上に酸化膜１８を介して形成されたゲート７
で構威される。
選択トランジスタＩＡはｐ型基板１００にチャネル領域
を挟んで形成されたｎ型不純物導入領域２２及び２３と
チャネル領域上に酸化膜２４を介して形成されたゲート
７で構威される。
を挟んで形成されたｎ型不純物導入領域２２及び２３と
チャネル領域上に酸化膜２４を介して形成されたゲート
７で構威される。
ビット線はコンタクトホール９を介して選択トランジス
タ１のｎ型不純物導入領域１９に接続されている。
タ１のｎ型不純物導入領域１９に接続されている。
ワード線はコンタクトホール１０を介して選択トランジ
スタ１＾のｎ型不純物導入領域２２に接続されている。
スタ１＾のｎ型不純物導入領域２２に接続されている。
製造工程順序の概略は次の通りである。
ｎ型不純物導入領域である制御ゲート１３と読出トラン
ジスタ４のドレイン領域１１及びソース領域１２は同時
に形成され，且つ読出トランジスタ４のチャネル領域１
４がドレイン領域１１及びソース領域１２の形或により
決定される。
ジスタ４のドレイン領域１１及びソース領域１２は同時
に形成され，且つ読出トランジスタ４のチャネル領域１
４がドレイン領域１１及びソース領域１２の形或により
決定される。
基板にｎ型不純物を導入して，読出トランジスタのドレ
イン領域１１，ソース領域１２及び制御ゲート１３が形
成された後に，ボリＳｉ膜からなる浮遊ゲート２及び選
択トランジスタ１のゲートが形成され，これらのゲート
に自己整合して不純物導入領域１９， ２０， ２Ｌ
２２， ２３ （ドレイン領域ＩＬ ソース領域１２
及び制御ゲート１３以外の不純物導入領域）が形成され
る。
イン領域１１，ソース領域１２及び制御ゲート１３が形
成された後に，ボリＳｉ膜からなる浮遊ゲート２及び選
択トランジスタ１のゲートが形成され，これらのゲート
に自己整合して不純物導入領域１９， ２０， ２Ｌ
２２， ２３ （ドレイン領域ＩＬ ソース領域１２
及び制御ゲート１３以外の不純物導入領域）が形成され
る。
次に，実施例の効果を示す数値例を従来例（１層ゲート
の）と対比して例示する。
の）と対比して例示する。
書込動作時にＣ２に印加される電圧■２は，書込電圧を
■とすると， Ｖ２＝ Ｃ，Ｖ／（ＣＩ＋ＣＺ） で表される。ここで，浮遊ゲート／制御ゲート間の容Ｍ
ｃｚは，作用の欄で述べたように膜厚にかかわらずある
一定の容量が必要である。従って８Ｖ２も膜厚にかかわ
らずある一定の値をとる。
■とすると， Ｖ２＝ Ｃ，Ｖ／（ＣＩ＋ＣＺ） で表される。ここで，浮遊ゲート／制御ゲート間の容Ｍ
ｃｚは，作用の欄で述べたように膜厚にかかわらずある
一定の容量が必要である。従って８Ｖ２も膜厚にかかわ
らずある一定の値をとる。
そこで，Ｃ２に印加される電界Ｅ２は，膜厚をｄ２とす
れば， Ｅｚ＝ｖｚ／ｄｚ となり，膜厚が厚い程電界は弱くなり，信頼性の向上が
望める。
れば， Ｅｚ＝ｖｚ／ｄｚ となり，膜厚が厚い程電界は弱くなり，信頼性の向上が
望める。
例えば， Ｃ＋ ： Ｃｔ＝ １ ： ２．５とし，書
込電圧（パルス）■を１８ Ｖとすると， ｖ２＝ １８／（１＋２．５）＝５．Ｉ Ｖとなる。
込電圧（パルス）■を１８ Ｖとすると， ｖ２＝ １８／（１＋２．５）＝５．Ｉ Ｖとなる。
ここで＋ ＣＺにトンネル膜を用いると，ｄｚ＝１００
人として電界Ｅ２は， Ｅ．＝ ５．１ν／ １００ Ｘ １０− ” ｃｍ＝
５．１ ＭＶ／ｃｍ となり，薄い膜に大きな電界が印加されることになる。
人として電界Ｅ２は， Ｅ．＝ ５．１ν／ １００ Ｘ １０− ” ｃｍ＝
５．１ ＭＶ／ｃｍ となり，薄い膜に大きな電界が印加されることになる。
以上説明したように本発明によれば，信頼性が高く，製
造工程が簡単な１層ゲート構造ＥＥＰＲＯＭが得られた
。
造工程が簡単な１層ゲート構造ＥＥＰＲＯＭが得られた
。
第１図（１）〜（４）は本発明の一実施例を説明するｌ
層ゲートＥＥＰＲＯＭセルの平面図と断面図，第２図（
１）， （２）は従来例による２層ゲートＥＥＰＲＯｌ
’１セルの平面図と断面図， 第３図は従来例による１層ゲートＥＥＦＲＯＭセルの平
面図である。 図において， １，ＩＡは選択トランジスタ， ２は浮遊ゲート ４は読出トランジスタ ５はトンネル領域． ６は薄い酸化膜， ７は選択トランジスタのゲート ９はビント線のコンタクトホール， １０はワード線のコンタクトホール， １１は読出トランジスタのドレイン領域，１２は読出ト
ランジスタのソース領域，１３は制御ゲート． １４は読出トランジスタのチャネル領域．１５， １６
， １８． ２４はゲート酸化膜，１７は分離酸化膜， １９， ２０， ２１， ２２． ２３はｎ型不純物導
入領域１００はｐ型基板 ）４ 一９二一ｆづ冫：Ｉレ１？１ミゴヘ （１）平面図 実拒倒の 図 等１邊（ダ／）１） （２） Ａ−Ａ前面 （３） Ｂ−Ｂ婢顔 １ＩＪ （４） Ｃ−Ｃ Ｍ面 実姶イク１１／）図 冨１口（イの２） （１）．［Ｐ面旧 （２）Ａ−，Ａ膚曲 イゴ未／Ｉク１ｊの口（２層ヶ“二旨冫第 ２ 優
層ゲートＥＥＰＲＯＭセルの平面図と断面図，第２図（
１）， （２）は従来例による２層ゲートＥＥＰＲＯｌ
’１セルの平面図と断面図， 第３図は従来例による１層ゲートＥＥＦＲＯＭセルの平
面図である。 図において， １，ＩＡは選択トランジスタ， ２は浮遊ゲート ４は読出トランジスタ ５はトンネル領域． ６は薄い酸化膜， ７は選択トランジスタのゲート ９はビント線のコンタクトホール， １０はワード線のコンタクトホール， １１は読出トランジスタのドレイン領域，１２は読出ト
ランジスタのソース領域，１３は制御ゲート． １４は読出トランジスタのチャネル領域．１５， １６
， １８． ２４はゲート酸化膜，１７は分離酸化膜， １９， ２０， ２１， ２２． ２３はｎ型不純物導
入領域１００はｐ型基板 ）４ 一９二一ｆづ冫：Ｉレ１？１ミゴヘ （１）平面図 実拒倒の 図 等１邊（ダ／）１） （２） Ａ−Ａ前面 （３） Ｂ−Ｂ婢顔 １ＩＪ （４） Ｃ−Ｃ Ｍ面 実姶イク１１／）図 冨１口（イの２） （１）．［Ｐ面旧 （２）Ａ−，Ａ膚曲 イゴ未／Ｉク１ｊの口（２層ヶ“二旨冫第 ２ 優
Claims (1)
- 【特許請求の範囲】 電気的に書込及び消去可能な読出専用メモリ（ＥＥＰＲ
ＯＭ）セルであって、 一導電型半導体基板にチャネル領域を隔てて形成された
反対導電型ソースと反対導電型ドレインと、該チャネル
領域より離れて該基板に形成された反対導電型制御ゲー
トと、絶縁膜を介して該基板の該ドレイン上、該チャネ
ル領域上及び該制御ゲート上に一体化して形成された浮
遊ゲートとを有し、 該ドレインは第１選択トランジスタを経由してビット線
に接続され、 該制御ゲートは該第１選択トランジスタとゲートを共有
する第２選択トランジスタを経由してワード線に接続さ
れ、 該絶縁膜は該ドレイン上においてトンネル領域を有し、
該トンネル領域はその他の領域より薄い絶縁膜で形成さ
れていることを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001919A JPH03206661A (ja) | 1990-01-09 | 1990-01-09 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001919A JPH03206661A (ja) | 1990-01-09 | 1990-01-09 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03206661A true JPH03206661A (ja) | 1991-09-10 |
Family
ID=11514999
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001919A Pending JPH03206661A (ja) | 1990-01-09 | 1990-01-09 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03206661A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN100459133C (zh) * | 2001-07-05 | 2009-02-04 | 富士通微电子株式会社 | 半导体集成电路器件及其制造方法 |
| JP2011060808A (ja) * | 2009-09-07 | 2011-03-24 | Seiko Npc Corp | 不揮発性半導体メモリ |
| JP2020167356A (ja) * | 2019-03-29 | 2020-10-08 | ラピスセミコンダクタ株式会社 | 半導体装置及び半導体装置の製造方法 |
Citations (2)
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| JPS63156361A (ja) * | 1986-12-19 | 1988-06-29 | ナショナル・セミコンダクター・コーポレーション | 電気的に消去／プログラム可能な読出し専用メモリセル |
| JPS63166274A (ja) * | 1986-12-22 | 1988-07-09 | エッセジーエッセ ミクロエレットロニカ ソチエタ ペル アノニマ | ビット毎に書込みおよび消去可能な単層ポリシリコン層を有するｅｅｐｒｏｍメモリセル |
-
1990
- 1990-01-09 JP JP2001919A patent/JPH03206661A/ja active Pending
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