JPS6271264A - 半導体集積回路装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［技術分野］ 本発明は、半導体集積回路装置に関するものであり、特
に、不揮発性記憶機能を有する半導体集積回路装置に適
用して有効な技術に間するものである。

［背景技術］ 横型のマスクＲＯＭ　（リードオンリーメモリ）は、大
容量化を図るために、データ線とセレクト線とが接続さ
れるＭＩＳＦＥＴで構成されるメモリセルの面積を縮小
し、高集積化の傾向にある。

そこで、隣接する４つのメモリセルのソース領域又はド
レイン領域を共有させ、一つのメモリセルの実質的な面
積を縮小し、高集積、化を図る技術がある。この技術は
、例えば、特開昭５６−１３０９６３号に記載されてい
る。

メモリセル面積をさらに縮小するには、接続孔サイズ、
ワード線幅、データ線幅、セレクト線幅、データ線とセ
レクト線との配線間スペース等の縮小が必要となる。特
に、集積度は、データ線及びセレクト線の配線幅、それ
らの配線間スペースに大きく依存する。

しかしながら、本発明者は、前記データ線とセレクト線
とが同一導電層で設けられているために、配ｇ幅、配線
間スペース等の加工寸法に限界を生じ、マスクＲＯＭの
高集積化を図ることができないという問題点を見い出し
た。

［発明の目的］ 本発明の目的は、不揮発性記憶機能を有する半導体集積
回路装置の集積度を向上することが可能な技術を提供す
ることにある。

本発明の前記ならびにその他の目的と新規な特徴は、本
明細書の記述及び添付図面によって明らかになるであろ
う。

［発明の概要コ 本願において開示される発明のうち１代表的なものの概
要を簡単に説明すれば、下記のとおりである。

データ線とセレクト線とが接続されるメモリセルにより
構成される不揮発性記憶機能を有する半導体集積回路装
置において、前記データ線とセレクト線とを異なる導Ｍ
ｓ層で構成する。

これによって、データ線間又はセレクト線間にセレク４
・線又はデータ線を介在させる必要がなく。

かつ、データ線とセレクト線との配線間スペースを設け
る必要がなくなるので、集積度を向上することができる
。

以下、本発明の構成について、本発明を、隣接する４つ
のメモリセルのソース領域又はドレイン領域を共有させ
た不揮発性記憶機能（マスクＲＯＭ）を有する半導体集
積回路装置に適用した一実施例とともに説明する。

［実施例］ 第１図は１本発明の一実施例を説明するための半導体集
積回路装置のメモリセルアレイ部を示す要部平面図、第
２図は、第１図の■−■切断線における断面図である。

第１図は、その構成をわかり易すくするために、各導電
層間に設けられるフィールド絶縁膜以外の絶縁膜は図示
しない、また。

各導電層の一部を省略いている。

なお、実施例の全図において、同一機能を有するものは
同一符号を付け、そのくり返しの説明は省略する。

第１図及び第２図において、１はシリコン単結晶からな
るｐ−型の半導体基板、２はフィールド絶縁膜である。

フィールド絶縁膜２は、列方向に比べて行方向の対角線
が長いひし型状に構成してあり、半導体素子成領域を規
定している１例えば、角２Ａは６０［度］程度、角２Ｂ
は１２０［度コ程度に構成する。

３は絶縁膜であり、半導体素子形成領域の半導体基板主
面部に設けられている。この絶縁膜３は。

ＭＩＳＦＥＴのゲート絶縁膜を構成するためのものであ
る。

４は導電層であり、絶縁膜３の所定上部、フィールド絶
縁膜２の所定上部に設けられている。導電層４は、ＭＩ
ＳＦＥＴのゲート電極を構成するためのものである。導
電層４は１列方向に設けられた他のＭＩＳＦＥＴのゲー
ト電極と一体化されており、ワード線ＷＬを構成するた
めのものである。

導ｆ！！層４は、ＩＩｌ造工程における第１層目の導電
層形成工程により形成されるもので１例えば、多結晶シ
リコン膜、シリサイド展等を用いる。

５はｎ′″型の半導体領域であり、導電層４の両側部の
半導体基板ｌ主面部に設けられている。この半導体領域
５は、ＭＩＳＦＥＴのソース領域又はドレイン領域を構
成するためのものである。

メモリセルＭとなるＭＩＳＦＥＴは、半導体基板１、絶
縁１１１３．導電Ｍ１４及び一対の半導体領域５によっ
て構成されている。

隣接する４つのメモリセルＭは、ソース領域又はドレイ
ン領域が共有して構成されている。これは、一つのメモ
リセルＭの実質的な面積を縮小するためのものである。

６は絶縁膜、７は接続孔であり、ドレイン領域となる半
導体領域５の上部の絶縁膜６を除去して設けられている
。

８は導ｆｆ１ｆｆであり、接続孔７を通して半導体領域
５と電気的に接続し、＃！、ＩＩＩＩＩ６上部を行方向
に複数本延在して設けられている。この導電層８は。

データ線ＤＬを構成するためのものである。

この導電層８は、製造工程における第２層目の導電層形
成工程により形成されるもので、例えば。

抵抗値の低い第１層目のアルミニウム膜を用いる。

９は絶１ａ膜、１０は接続孔であり、ソース領域となる
半導体領域５の上部の絶縁膜６．９を除去して設けられ
ている。

１１は導電層であり、接続孔１０を通して半導体領域５
と電気的に接続し、絶縁膜９上部を導電層８と略同方向
の行方向に複数本延在して設けられている。この導電層
１１は、セレクト線ＳＬを構成するためのものである。

導電、ｌ’り１１は、製造工程における第３Ｊ’５目の
導電層形成工程により形成されるもので、例えば。

抵抗値の低い第２層目のアルミニウム膜を用いる。

前記データ線ＤＬ（導電層８）とセレノ１〜線ＳＬ（導
電層１１）とをそれぞれ異なる導電層に設けたことによ
り、データ線ＤＬとなる導電層にセＬクト線を設ける必
要がなく、セレクト線ＳＬとなる導電層にデータｉを設
ける８贋がなくなる。

さらに、データ線とセレクト線との配線間スペースを設
ける必要がなくなる。これによって、各導電層にセレク
ト・線幅分又はデータ線幅分、データ線とセレクト線と
の配線間スペース分の列方向（ワード線ＷＬの延在する
方向）の面積を縮小することができる。また、ワード線
の角度をデータ線に対して３０［度コ程度で交わるよう
にしているので、データ線方向の隣接するフィールド絶
縁膜２相互の間隔を小さくできる。これにより、接続孔
７．１０とフィールド絶縁膜２との間隔をマスク合せ余
裕程度の最小寸法にすることができる。

メモリセルへの情報の書込みは、第１回に斜線を施した
領域に、ゲート電極４を通してｐ型の不純物例えばボロ
ンをイオン打込みする。これによって、メモリセルであ
るＭＩＳＦＥＴのしきい値電圧を他より高くすることが
できる。このイオン打込みは斜線部を開口したホトレジ
スト膜等をマスクとして行うことができる。イオン打込
みは、導電Ｎ８，１１の形成前又は形成後のいずれの時
点で行ってもよい。

なお、前記実施例は１本発明を、データ線の上部導電層
でセレクト線を構成した例について説明したが、セレク
ト線の上部導電層でデータ線を構成してもよい。

［効果］ 以上説明したように１本願において開示された新規な技
術によれば、以下に述べるような効果を得ることができ
る。

（１）データ線とセレクト線とが接続さ九るメモリセル
により構成される不揮発性記憶機能を有する半導体集積
回路装置において、前記データ線とセレクト線とを異な
る導電層で構成することによって、データ線間又はセレ
クト線間にセレクト線間 ータ線とセレクト線との配線間スペースを設ける必要が
なくなるので、集積度を向上することができる。

（２）前記（１）により、特に、ワード線の延在する方
向の集積度を向上することができるので、ワード、ｖＡ
の延在する長さを短縮し、ワード線抵抗を低減すること
ができる。

（３）前記（１）及び（２）により、ワード線の屈曲の
程度（角度）を低減することができるので、ワード線抵
抗を低減することができる。

（４）前記（２）及び（３）により、ワード線抵抗を低
減することができるので、読み出し動作時間の高速化を
図ることができる。

（５）前記（１）により、メモリセルの半導体領域（ソ
ース領域及びドレイン領域）の面積を縮小することがで
きるので、接合容量によるデータ線容量を低減し、読み
出し動作時間の高速化を図ることができる。

（６）前記（１）により、チップサイズを縮小すること
ができるので、半導体集積回路装このチップ単価を低減
することができる。

以上、本発明者によってなされた発明を、前記実施例に
もとずき具体的に説明したが１本発明は。

助記実施例に限定されるものではなく、その要旨を逸脱
しない範囲において、種々変形し得ることは勿論である
。

例えば、前記実施例は、本発明を、不揮発性記憶機能（
マスクＲＯＭ）を有する半導体集積回路装置に適用した
例について説明したが、紫外線消去型（ＥＰＲＯＭ）、
電気的消去型（ＥＥＰＲ○Ｍ）の不揮発性記憶機能を有
する半導体集積回路装置に適用してもよい。

【図面の簡単な説明】

第１図は１本発明の一実施例を説明するための半導体集
積回路装置のメモリセルアレイ部を示す要部平面図。 第２図は、第１図の■−■切断線における断面図である
。 図中、１・・・半導体基板、２・・・フィールド絶縁膜
、３・・・絶縁膜、４．８．１１・・・導電層、５・・
・半導体領域、６，９・・・絶縁膜、７．１０・・接続
孔、ＤＬ第　　１　　図

Claims (1)

1. 【特許請求の範囲】 １、データ線とセレクト線とがそれぞれ接続されてなる
   一対の半導体領域を有する電界効果トランジスタをメモ
   リセルとして設け、該隣接する４つのメモリセルの一方
   の半導体領域を共有して設けてなる不揮発性記憶機能を
   有する半導体集積回路装置であって、前記データ線とセ
   レクト線とを異なる導電層で構成したことを特徴とする
   半導体集積回路装置。 ２、前記データ線とセレクト線は、前記電界効果トラン
   ジスタのゲート電極に接続されるワード線と交差し、略
   同一方向に延在して構成されていることを特徴とする特
   許請求の範囲第１項に記載の半導体集積回路装置。 ３、前記データ線とセレクト線は、アルミニウム膜で構
   成されていることを特徴する特許請求の範囲第１項又は
   第２項に記載の半導体集積回路装置。 ４、前記メモリセルは、横型リードオンリーメモリを構
   成してなること特徴とする特許請求の範囲第１項乃至第
   ３項に記載の半導体集積回路装置。