KR100357020B1 - 스태틱형 반도체 기억 장치 - Google Patents

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Abstract

2개의 로드 트랜지스터(3a, 3b)의 각각의 드레인 활성 영역(12g, 12h) 측에 공유 콘택트(14j, 14k)가 설치되어 있다. 이것에 의해 공유 콘택트를 구비한 풀 CMOS형 SRAM 메모리 셀에서 안정된 저전압 동작을 얻을 수 있다.

Description

스태틱형 반도체 기억 장치{STATIC SEMICONDUCTOR MEMORY DEVICE}
본 발명은 스태틱형 반도체 기억 장치(이하 SRAM으로 칭함)에 관한 것이다.
근래, 휴대 기기의 밧데리 사용 시간의 연장을 목적으로 하여, 휴대 기기에 내장되는 반도체 장치의 에너지 절약화 및 저전력 동작화가 중요하게 되고 있다. 이에 따라, 저소비이고 저전력 동작이 가능한 SRAM의 수요가 계속해서 증가하고 있다. 일반적으로 저전력 동작용 SRAM 메모리 셀은 6개의 트랜지스터로 구성되고, 통상 풀(full) CMOS형 메모리 셀이라고 불려지는 것이 이용되고 있다.
도 12에는 SRAM 메모리 셀의 등가 회로도를 도시하고 있다. 도 12를 참조하면, SRAM 셀의 등가 회로는 n형 트랜지스터로 형성되는 액세스 트랜지스터(1a, 1b), n형 트랜지스터로 형성되는 드라이버 트랜지스터(2a, 2b), p형 트랜지스터로 형성되는 로드 트랜지스터(3a, 3b), 비트선(4a, 4b), 워드선(5), 및 기억 노드(6a, 6b)를 구비하고 있다. 메모리 셀내에서 드라이버 트랜지스터(2a, 2b)와 로드 트랜지스터(3a, 3b)로 플립 플롭 회로가 구성된다.
계속해서 이하에 2 종류의 종래예를 도시한다.
우선, 제1 종래예에 이용되는 SRAM 메모리 셀의 레이 아웃 패턴도를 도 13에 도시한다. 도 13에서, 파선으로 둘러싸인 부분이 메모리 셀의 1개 영역을 나타내고 있다. 이 1개의 메모리 셀 영역내에는, 분리 절연막(11a 내지 11c), n형 활성 영역(12a 내지 12f), p형 활성 영역(12g 내지 12j), 및 게이트 전극용 배선이 되는 폴리실리콘 배선 또는 폴리실리콘과 실리사이드의 적층 구조의 배선(이하 폴리실리콘 배선으로서 대표적으로 표기함; 13a 내지 13c)이 형성되어 있다. 또한 활성 영역 및 폴리실리콘 배선과 제1층 금속 배선을 접속하는 제1 콘택트(14a 내지 14h), 및 제1층 금속 배선(15a 내지 15c)도 형성되어 있다. 활성층과 제2 금속 배선을 접속하는 제2 콘택트(16a 내지 16d) 및 제2층 금속 배선(17a 내지 17d)도 형성되어 있다.
계속해서, 도 12의 SRAM 메모리 셀의 등가 회로도의 각 부분을 도 13에 대응시켜 설명한다. 또한, 액세스 트랜지스터에 관해서는 편의상 비트선에 접속되는 활성 영역을 드레인 활성 영역, 드라이버 트랜지스터에 연결되는 활성 영역을 소스 활성 영역이라고 칭한다.
액세스 트랜지스터(1a)는 드레인 활성 영역(12a), 게이트 전극용 배선(13a), 소스 활성 영역(12b)을 구비하고, 액세스 트랜지스터(1b)는 드레인 활성 영역(12d), 게이트 전극용 배선(13a), 소스 활성 영역(12e)을 구비하고 있다. 드라이버 트랜지스터(2a)는 드레인 활성 영역(12b), 게이트 전극용 배선(13b), 소스 활성 영역(12c)을 구비하고 있고, 드라이버 트랜지스터(2b)는 드레인 활성 영역(12e), 게이트 전극용 배선(13c), 소스 활성 영역(12f)을 구비하고 있다. 로드 트랜지스터(3a)는 드레인 활성 영역(12g), 게이트 전극용 배선(13b), 소스 활성 영역(12h)을 구비하고, 로드 트랜지스터(3b)는 드레인 활성 영역(12i), 게이트 전극용 배선(13c), 소스 활성 영역(12j)을 구비하고 있다.
또한, 도 12의 비트선(4a, 4b) 및 워드선(5)의 각각은, 도 13의 배선(17a, 17b 및 13a)에 대응한다. 또한, 도 13의 배선(15c)은 Vcc 배선에, 그리고 배선(17c, 17d)은 GND 배선에 대응한다.
또한, 도 13의 콘택트(14a, 14c, 14e)는 제1층 금속 배선(15a)에서 상호 접속되는 기억 노드(6a)의 콘택트 군, 콘택트(14b, 14d, 14f)가 제1 금속 배선(15b)에서 상호 접속되는 기억 노드(6b)의 콘택트군에 대응한다.
다음으로, 도 14에 도 13의 I-I 선에 따른 단면도를 도시한다. 도 14에는 실리콘 기판(21)과, p형 웰(22p)과, n-활성 영역(23a 내지 23d)과, 트랜지스터의 측벽 절연층인 실리콘 산화막(24a 내지 24d)과, 층간 절연막(25a, 25b)이 주로 도시되어 있다. 또한, 이것 이외의 도 14에서 부호로 표시된 요소는 도 13의 동일 부호의 요소와 대응하므로, 그 설명은 생략한다.
계속해서, 제2 종래예에 이용되는 SRAM 메모리 셀의 레이 아웃 패턴도를 도 15에 도시한다. 제1 종래예와의 차이는, 제1 콘택트(14i, 14j)가 통상 공유(shared) 콘택트라 불리는 구조로 되어 있다는 점이다. 이 공유 콘택트라는 것은, 1개의 콘택트로 폴리실리콘 배선과 활성 영역과 제1층 금속 배선을 접속하는 것이다. 즉, n형 활성 영역(12b)과 배선(13c)은, 도 13에서는 2개의 콘택트(14a, 14c)를 통해 배선(15a)에 접속되어 있지만, 도 15에서는 1개의 콘택트(14i)에 의해 배선(15a)에 접속되어 있다. 도 15의 콘택트(14j)에 관해서도 마찬가지이다.
이 공유 콘택트를 이용함으로써, 콘택트 수를 줄일 수 있으므로 일반적으로 셀 사이즈를 축소할 수 있다.
여기에서 도시한 제2 종래예의 메모리 셀에서는, 공유 콘택트를 이용함으로써 1개의 콘택트로 폴리실리콘 배선과 활성 영역의 2 요소에 제1 금속 배선을 동시에 접속하므로, 사진 제판의 중첩 정밀도에 고도의 기술이 필요하다. 이 때문에 각 제조 공장에서 장치 성능에 맞추어 제1 또는 제2 종래예의 메모리 셀을 선택하고 있다.
상기와 같은 풀 CMOS형의 SRAM 메모리 셀에서는 이하 4개의 문제점이 있다.
제1 문제점은 제2 종래예에 대한 것으로서, 공유 콘택트를 이용함으로써 제1 종래예의 메모리 셀에 비해 셀 사이즈는 작게 할 수 있지만, 제1 종래예에 비해 저전압 동작이 어렵게 된다는 점이다.
이 이유에 관해서는 이번에 처음으로 알게 되었으므로 이하에 기술한다.
도 15에 제2 종래예의 메모리 셀 패턴과 판독시의 셀 전류와의 관계를 도시한다. 셀 전류는 비트선 부하로부터 비트선, 및 Low측의 기억 노드를 통해 GND로 흘러간다. 도 12에서의 기억 노드(6a)가 Low 레벨인 경우에는 도 15에 도시한 전류 I1이, 도 12에서의 기억 노드(6b)가 Low 레벨인 경우에는 도 15에 도시한 전류 I2가 흐른다. 여기에서 전류 I1측만이 전류 경로의 도중에서, 폴리실리콘 배선(13c)과 분리 절연막(11a)으로 개재된 비교적 좁은 폭 W1을 통과한다. 그러나, 통상의 경우에는 W1의 영향이 거의 없어 I1과 I2의 전류치는 거의 동일하다.
이것에 대해, 도 16에 도시한 바와 같이 폴리실리콘 배선의 마스크가 분리 절연막에 대해 도면 상방향으로 변위된 경우, 상기 경로 W1에 대응하는 W2의 폭이 특히 좁게된다. 그러므로, 셀 전류치에 관해서는 I2에 비해 I1이 감소한다. 이것은 메모리 셀 특성의 불균형으로 이어져 메모리 셀 동작 하한을 악화시킨다. 구체적으로는, I1측의 전류가 적기 때문에 기억 노드(6a)를 Low 레벨로 낮추기 어렵게 된다.
이것에 대해, 도 13의 제1 종래예의 메모리 셀에서는 마스크 변위에 의해 셀전류가 감소되지 않으므로, 동작 최저 전압은 제2 종래예에 비해 우수하다.
제2 문제점은, 제1과 제2의 종래예에 공통하는 것으로서, 메모리 셀 사이즈가 크다는 점이다. 이전에는 저전압 동작에는 적합하지 않지만 메모리 셀 사이즈가 작으므로 기판상에 트랜지스터를 4 소자 형성하는 TFT(Thin Film Transistor) 부하형이나 고저항 부하형의 메모리 셀이 이용되어 왔다. 이것에 대해 풀 CMOS형은 저전압 동작에 우수하지만, 기판에 트랜지스터를 6소자 형성하므로 메모리 셀 사이즈가 크게 된다.
제3 문제점은, 제1과 제2 종래예에 공통하는 것으로서, 콘택트 저항의 증가이다. 메모리 셀 사이즈의 축소에 따라 콘택트 면적도 감소하므로, 콘택트 저항이 증가하고 있다. 콘택트 저항의 증가에 따라 메모리 셀에 기생 저항이 부가됨으로써 메모리 셀 동작에 악영향을 미친다.
예를 들면, 도 13의 제2 콘택트(16c 또는 16d)의 GND 배선에 연결되는 콘택트 저항이 상승하면, 판독 동작시 셀 전류가 흐르면 메모리 셀내의 GND 전위가 상승하므로, 메모리 셀 데이타가 파괴되는 일이 발생한다.
제4 문제점은 제1과 제2의 종래예에 공통하는 것으로서, 소프트웨어 에러 내성의 저하이다. 저전원 전압에서는 종래와 동일한 메모리 셀 용량을 형성하더라도 전원 전압이 하강하므로 기억 노드의 축적 전하량이 감소하여 소프트웨어 에러 내성에 약하게 될 것으로 예상된다.
본 발명의 일 목적은 공유 콘택트를 이용한 메모리 셀에서의 저전압 동작을가능하게 하는 것이다.
본 발명의 다른 목적은 메모리 셀 사이즈를 작게 하는 것이다.
본 발명의 다른 목적은 콘택트 저항를 줄이는 것이다.
본 발명의 다른 목적은 저전원 전압에서도 소프트웨어 에러 내성을 높이는 것이다.
본 발명의 일 국면에 따른 스태틱형 반도체 기억 장치는, 제1 도전형의 제1 트랜지스터의 제1 드레인 활성 영역, 제1 도전형의 제2 트랜지스터의 제2 드레인 활성 영역, 제2 도전형의 제3 트랜지스터의 제3 드레인 활성 영역, 제2 도전형의 제4 트랜지스터의 제4 드레인 활성 영역, 제1 도전형의 제5 트랜지스터의 제1 활성 영역 및 제2 활성 영역, 제1 도전형의 제6 트랜지스터의 제3 활성 영역 및 제4 활성 영역, 제1 트랜지스터와 제3 트랜지스터에 연결하여 배선되는 공통인 제1 게이트 전극용 배선, 제2 트랜지스터와 제4 트랜지스터에 연결하여 배선되는 공통인 제2 게이트 전극용 배선, 제1 드레인 활성 영역과 제3 드레인 활성 영역과 제2 게이트 전극용 배선을 전기적으로 접속하는 제1 배선, 및 제2 드레인 활성 영역과 제4 드레인 활성 영역과 제1 게이트 전극용 배선을 전기적으로 접속하는 제2 배선을 구비함과 함께, 제1 드레인 활성 영역과 제2 활성 영역이 전기적으로 접속되고, 제2 드레인 활성 영역과 제4 활성 영역이 전기적으로 접속되는 스태틱형 반도체 기억 장치에 있어서, 제1 배선이 제1 콘택트에서 제3 드레인 활성 영역과 제2 게이트 전극용 배선에 전기적으로 접속됨과 함께, 제2 배선이 제2 콘택트에서 제4 드레인 활성 영역과 제1 게이트 전극용 배선에 전기적으로 접속되어 있는 것이다.
본 발명의 일 국면에서는, 공유 콘택트를 셀 전류의 경로가 되지 않는 활성 영역에 설치했으므로, 메모리 셀의 저전압 동작을 실현할 수 있다.
상기 일 국면에 있어서, 바람직하게는, 제1 콘택트에서 제1 배선과 제3 드레인 활성 영역이 접하는 면적이 제1 배선과 제2 게이트 전극용 배선이 접하는 면적보다 넓음과 함께, 제2 콘택트에서 제2 배선과 제4 드레인 활성 영역이 접하는 면적이 제2 배선과 제1 게이트 전극용 배선이 접하는 면적보다 넓은 것이다.
이것에 의해, 공유 콘택트의 활성 영역측의 면적을 넓게 했으므로, 콘택트 저항이 낮게 되어 부하 트랜지스터로부터의 전류가 n형 활성 영역에 흐르기 쉽게 되므로, n형 활성 영역의 전위를 빠르게 High 레벨로 할 수 있다.
상기 일 국면에서, 바람직하게는 제1 또는 제2 배선 바로 밑에 절연층을 개재하여 형성되고, 또한 제1 내지 제4 드레인 활성 영역 중 어느 것과도 이격된 활성 영역이 더 구비되어 있다.
이것에 의해, 트랜지스터 영역과는 별도로 다르게 활성 영역과 폴리실리콘 배선이 중첩하는 영역을 설치함으로써, 메모리 셀 용량을 증가시켜 소프트웨어 에러 내성을 향상시킬 수 있다.
상기 일 국면에서, 바람직하게는 제1 또는 제2 배선 바로 밑에 절연층을 개재하여 형성되고, 또한 제1 내지 제4 드레인 활성 영역 중 어느 것과도 연속한 활성 영역이 더 구비되어 있다.
이것에 의해, 어느 것이든지의 활성 영역과 연속한 활성 영역과 폴리실리콘 배선이 중첩하는 영역을 설치함으로써, 메모리 셀 용량을 증가시켜 소프트웨어 에러 내성을 향상시킬 수 있다.
본 발명의 다른 국면에 따른 스태틱형 반도체 기억 장치는, 제1 도전형의 제1 트랜지스터의 제1 드레인 활성 영역 및 제1 소스 활성 영역; 제1 도전형의 제2 트랜지스터의 제2 드레인 활성 영역 및 제2 소스 활성 영역; 제2 도전형의 제3 트랜지스터의 제3 드레인 활성 영역 및 제3 소스 활성 영역; 제2 도전형의 제4 트랜지스터의 제4 드레인 활성 영역 및 제4 소스 활성 영역; 제1 도전형의 제5 트랜지스터의 제1 활성 영역, 및 제2 활성 영역; 제1 도전형의 제6 트랜지스터의 제3 활성 영역, 및 제4 활성 영역; 제1 및 제2 비트선; 제1 및 제2 전원 배선; 제1 트랜지스터와 제3 트랜지스터에 연속하여 배선되는 공통 제1 게이트 전극용 배선; 제2 트랜지스터와 제4 트랜지스터에 연속하여 배선되는 공통 제2 게이트 전극용 배선; 제5 트랜지스터와 제6 트랜지스터에 연속하여 배선되는 공통 제3 게이트 전극용 배선을 구비함과 함께, 제1 드레인 활성 영역과 제2 활성 영역이 전기적으로 접속되고, 제2 드레인 활성 영역과 제4 활성 영역이 전기적으로 접속되며, 제1 드레인 활성 영역과 제3 드레인 활성 영역과 제2 게이트 전극용 배선이 제1 콘택트 군에서 제1 배선과 전기적으로 접속되고, 제2 드레인 활성 영역과 제4 드레인 활성 영역과 제1 게이트 전극용 배선이 제2 콘택트군에서 제2 배선과 전기적으로 접속되며, 제1 소스 활성 영역이 제1 콘택트에서 제1 전원 배선과 전기적으로 접속되고, 제2 소스 활성 영역이 제2 콘택트에서 제1 전원 배선과 전기적으로 접속되며, 제3 소스 활성 영역이 제3 콘택트에서 제2 전원 배선과 전기적으로 접속되고, 제4 소스 형성 영역이 제4 콘택트에서 제2 전원 배선과 전기적으로 접속되며, 제1 활성 영역이 제5 콘택트에서 제1 비트선과 전기적으로 접속되고, 제3 활성 영역이 제6 콘택트에서 제2 비트선과 전기적으로 접속되는 스태틱형 반도체 기억 장치에 있어서, 제1과 제3 콘택트가 제1 게이트 전극용 배선에 대해 자기 정합형의 콘택트 구조임과 함께, 제2와 제4 콘택트가 제2 게이트 전극용 배선에 대해 자기 정합형의 콘택트 구조임과 함께, 제5와 제6의 콘택트가 제3 게이트 전극용 배선에 대해 자기 정합형의 콘택트 구조인 것이다.
본 발명의 다른 국면에서는 전원 배선 및 비트선에 접속되는 콘택트를 폴리실리콘 배선에 대해 자기 정합형 콘택트로 했으므로, 메모리 셀 사이즈를 작게 할 수 있다.
상기 다른 국면에서 바람직하게는, 제1 게이트 전극용 배선상에 형성된 제1 보호 절연막과, 제2 게이트 전극용 배선상에 형성된 제2 보호 절연막과, 제3 게이트 전극용 배선상에 형성된 제3 보호 절연막과, 제1 게이트 전극용 배선과 제1 보호 절연막과의 측벽에 접하여 형성된 제1 측벽 절연막과, 제2 게이트 전극용 배선과 제2 보호 절연막과의 측벽에 접하여 형성된 제2 측벽 절연막과, 제3 게이트 전극용 배선과 제3 보호 절연막과의 측벽에 접하여 형성된 제3 측벽 절연막과, 제1, 제2, 및 제3 보호 절연막과 제1, 제2, 및 제3 측벽 절연막을 덮고, 또한 제1, 제2, 및 제3 보호 절연막과 제1, 제2, 및 제3 측벽 절연막과는 다른 재질로 이루어지는 층간 절연막이 더 구비되어 있다.
이것에 의해 자기 정합형 콘택트를 실현할 수 있다.
상기 다른 국면에 있어서, 바람직하게는 제1, 제2, 및 제3 보호 절연막과제1, 제2, 및 제3 측벽 절연막의 재질은 실리콘 질화막을 포함하고, 상기 층간 절연막의 재질은 실리콘 산화막을 포함한다.
이것에 의해, 자기 정합형 콘택트를 실현할 수 있다.
상기 다른 국면에 있어서, 바람직하게는 제1 내지 제4 소스 활성 영역의 양측 및 제1과 제3 활성 영역의 양측에 분리 절연막을 구비하고, 제1 내지 제6 콘택트 중 적어도 1개가 양측의 분리 절연막과 평면적으로 중첩을 유지하는 것이다.
이와 같이, 자기 정합형 콘택트와 분리 절연막에의 중첩을 더 설치함으로써, 실질적으로 콘택트 면적이 증가하여 메모리 셀 동작을 안정시킬 수 있다.
상기 다른 국면에 있어서, 바람직하게는 콘택트와 분리 절연막이 평면적으로 중첩되는 부분에서, 콘택트에서 접속에 이용되는 배선이 콘택트 저부에서 분리 절연막과 접함과 함께, 분리 절연막상에 콘택트 에칭 보호막이 구비된다.
이와 같이, 자기 정합형 콘택트를 저부에서 분리 절연막에 접하도록 함으로써, 접합 누설 전류의 억제가 가능하다.
상기 다른 국면에 있어서, 바람직하게는 제1 콘택트군 중 제1 드레인 활성 영역에 형성되는 제7 콘택트와, 제2 콘택트군 중 제2 드레인 활성 영역에 형성되는 제8 콘택트와, 제1 콘택트군 중 제3 드레인 활성 영역에 형성되는 제9 콘택트와, 제2 콘택트군 중 제4 드레인 활성 영역에 형성되는 제10 콘태트를 구비하고, 제7 내지 제10 콘택트와 분리 절연막과의 각각의 중첩 부분에서, 제1 배선이 제7 및 제9 콘택트 저부에서 분리 절연막과 접함과 함께, 제2 배선이 제8 및 제10 콘택트 저부에서 분리 절연막과 접하는 것이다.
이와 같이, 기억 노드의 접속용 콘택트군도 자기 정합형 콘택트로 하고 콘택트 저부에서 분리 절연막에 접하도록 함으로써, 메모리 셀 사이즈를 보다 축소할 수 있다.
상기 다른 국면에 있어서, 바람직하게는 제1 내지 제4 드레인 활성 영역과 제1 내지 제4 소스 활성 영역과 제1 내지 제4 활성 영역의 각 활성 영역은, 제1 및 제2 콘택트군의 콘택트와 제1 내지 제6 콘택트의 각 콘택트의 바로 밑 근방 부분에서만 높은 불순물 농도를 갖고, 그 이외의 부분에서는 낮은 불순물 농도를 갖는다.
이와 같이, 자기 정합형 콘택트의 저부를 고농도의 불순물 활성 영역으로 함으로써, 자기 정합형 콘택트의 콘택트 저항을 삭감할 수 있다.
상기 다른 국면에 있어서, 바람직하게는 제1 또는 제2 게이트 전극용 배선 바로 밑에 절연층을 개재하여 형성되고, 또한 제1 내지 제4 드레인 활성 영역 중 어느 것과도 이격된 활성 영역이 더 구비되어 있다.
이와 같이 트랜지스터 영역과는 별도로 활성 영역과 폴리실리콘 배선과의 중첩 영역을 설치함으로써, 메모리 셀 용량을 증가시켜 소프트웨어 에러 내성을 올릴 수 있다.
상기 다른 국면에 있어서, 바람직하게는 제1 또는 제2 게이트 전극용 배선 바로 밑에 절연층을 개재하여 형성되고, 또 제1 내지 제4 드레인 활성 영역 중 어느 것과도 연속한 활성 영역이 더 구비된다.
이와 같이, 트랜지스터 영역과는 별도로 활성 영역과 폴리실리콘 배선과의 중첩 영역을 설치함으로써, 메모리 셀 용량을 증가시켜 소프트웨어 에러 내성을 향상시킬 수 있다.
본 발명의 또 다른 국면에 따른 스태틱형 반도체 기억 장치는, 제1 도전형의 제1 트랜지스터의 제1 드레인 활성 영역; 제1 도전형의 제2 트랜지스터의 제2 드레인 활성 영역; 제2 도전형의 제3 트랜지스터의 제3 드레인 활성 영역; 제2 도전형의 제4 트랜지스터의 제4 드레인 활성 영역; 제1 도전형의 제5 트랜지스터의 제1 활성 영역, 및 제2 활성 영역; 제1 도전형의 제6 트랜지스터의 제3 활성 영역, 및 제4 활성 영역; 상기 제1 트랜지스터와 상기 제3 트랜지스터에 연속하여 배선되는 공통 제1 게이트 전극용 배선; 상기 제2 트랜지스터와 상기 제4 트랜지스터에 연속하여 배선되는 공통 제2 게이트 전극용 배선; 상기 제1 드레인 활성 영역과 상기 제3 드레인 활성 영역과 상기 제2 게이트 전극용 배선을 전기적으로 접속하는 제 1 배선; 및 상기 제2 드레인 활성 영역과 상기 제4 드레인 활성 영역과 상기 제1 게이트 전극용 배선을 전기적으로 접속하는 제2 배선을 구비함과 함께, 제1 드레인 활성 영역과 제2 활성 영역이 전기적으로 접속되고, 제2 드레인 활성 영역과 제4 활성 영역이 전기적으로 접속되는 스태틱형 반도체 기억 장치에서, 제1 및 제2 배선이 p형 불순물을 포함하는 폴리실리콘이다.
본 발명의 또 다른 국면에서는 n형 활성 영역과 p형 활성 영역을 연결하는 배선을 p형 불순물을 포함하는 폴리실리콘 배선을 이용함으로써 메모리 셀 사이즈를 작게 할 수 있다.
상기 또 다른 국면에 있어서, 바람직하게는 제1 또는 제2 게이트 전극용 배선 바로 밑에 절연층을 개재하여 형성되고, 또한 제1 내지 제4 드레인 활성 영역중 어느것과도 이격된 활성 영역이 더 구비된다.
이와 같이 트랜지스터 영역과는 별도로 활성 영역과 폴리실리콘 배선의 중첩 영역을 설치함으로써, 메모리 셀 용량을 증가시켜 소프트웨어 에러 내성을 향상할 수 있다.
상기 또 다른 국면에 있어서, 바람직하게는 제1 또는 제2 게이트 전극용 배선 바로 밑에 절연층을 개재하여 형성되고, 또한 제1 내지 제4 드레인 활성 영역 중 어느것과도 연속한 활성 영역이 더 구비된다.
이와 같이 트랜지스터 영역과는 별도로 활성 영역과 폴리실리콘 배선과의 중첩 영역을 설치함으로써, 메모리 셀 용량을 증가시켜 소프트웨어 에러 내성을 향상할 수 있다.
도 1은 본 발명의 실시 형태 1의 SRAM 메모리 셀의 패턴도.
도 2는 본 발명의 실시 형태 1의 SRAM 메모리 셀의 단면도.
도 3은 본 발명의 실시 형태 2의 SRAM 메모리 셀의 패턴도.
도 4는 본 발명의 실시 형태 3의 SRAM 메모리 셀의 패턴도.
도 5는 본 발명의 실시 형태 3의 SRAM 메모리 셀의 단면도.
도 6a, 6b, 및 6c는 본 발명의 실시 형태 3의 SRAM 메모리 셀의 제조 방법을 공정순으로 도시한 단면도.
도 7은 본 발명의 실시 형태 4의 SRAM 메모리 셀의 패턴도.
도 8a, 8b는 본 발명의 실시 형태 4 및 5의 콘택트를 도시한 단면도.
도 9는 본 발명의 실시 형태 6의 SRAM 메모리 셀을 도시한 도 4의 I-I선에 따른 단면도.
도 10a, 10b, 10c는 본 발명의 실시 형태 6의 SRAM 메모리 셀의 제조 방법을 공정순으로 도시한 단면도.
도 11은 본 발명의 실시 형태 8의 SRAM 메모리 셀의 패턴도.
도 12는 종래 SRAM에서의 등가 회로도.
도 13은 제1 종래예의 SRAM 메모리 셀의 패턴도.
도 14는 제1 종래예의 SRAM 메모리 셀의 단면도.
도 15는 제2 종래예의 SRAM 메모리 셀의 패턴도.
도 16은 제2 종래예의 SRAM 메모리 셀에 대해 마스크 변위가 발생한 경우의 패턴도.
<도면의 주요 부분에 대한 간단한 설명>
12a, 12d : 액세스 트랜지스터의 활성 영역
12b, 12e : 드라이버 트랜지스터의 드레인 활성 영역
12c, 12f : 드라이버 트랜지스터의 소스 활성 영역
12g, 12i : 로드 트랜지스터의 드레인 활성 영역
12h, 12j : 로드 트랜지스터의 소스 활성 영역
12k, 12n, 12m, 12p : n+활성 영역
12q, 12r : 활성 영역
13a∼13c : 폴리실리콘 배선
14k, 14j : 공유 콘택트
14g, 14h, 16a∼16d : 자기 정합형 콘택트
15a, 15b : 제1층 금속 배선
24e∼24k, 26 : 실리콘 질화막
실시형태 1
도 1에서는, 파선으로 둘러싼 영역이 메모리 셀의 1개 영역을 도시하고 있다. 이 1개의 메모리 셀 영역내에는, 분리 절연막(11a 내지 11c), n형 활성 영역(12a 내지 12f), p형 활성 영역(12g 내지 12j), 및 게이트 전극용 배선이 되는 폴리실리콘 배선(13a 내지 13c)이 형성되어 있다. 또한 활성 영역과 제1층 금속 배선을 접속하는 제1 콘택트(14a, 14b, 14g, 14h), 활성 영역과 폴리실리콘 배선과 제1층 금속 배선을 접속하는 통칭하여 공유 콘택트라 불리는 제1 콘택트(14k, 14j), 및 제1층 금속 배선(15a 내지 15c)도 형성되어 있다. 또한, 활성층과 제2층 금속 배선을 접속하는 제2 콘택트(16a 내지 16d), 및 제2층 금속 배선(17a 내지17d)도 형성되어 있다.
계속해서 도 12의 SRAM 메모리 셀의 등가 회로도의 각 부분을 도 1에 대응시켜 설명한다. 또한, 종래예와 본 실시 형태의 메모리 셀의 등가 회로는 동일하다.
액세스 트랜지스터(1a)는 드레인 활성 영역(12a), 게이트 전극용 배선(13a), 소스 활성 영역(12b)을 구비하고 있고, 액세스 트랜지스터(1b)는 드레인 활성 영역(12d), 게이트 전극용 배선(13a), 소스 활성 영역(12e)을 구비하고 있다. 드라이버 트랜지스터(2a)는 드레인 활성 영역(12b), 게이트 전극용 배선(13b), 소스 활성 영역(12c)을 구비하고 있고, 드라이버 트랜지스터(2b)는 드레인 활성 영역(12e), 게이트 전극용 배선(13c), 소스 활성 영역(12f)을 구비하고 있다. 로드 트랜지스터(3a)는 드레인 활성 영역(12g), 게이트 전극용 배선(13b), 소스 활성 영역(12h)을 구비하고, 로드 트랜지스터(3b)는 드레인 활성 영역(12i), 게이트 전극용 배선(13c), 소스 활성 영역(12j)을 구비하고 있다. 또한, 도 12의 비트선(4a, 4b) 및 워드선(5)의 각각은, 도 1의 배선(17a, 17b 및 13a)에 대응한다. 또한, 도 1의 배선(15c)은 Vcc 배선에, 그리고 배선(17c, 17d)은 GND 배선에 대응한다.
또한, 도 1의 콘택트(14a, 14k)가 제1층 금속 배선(15a)에서 접속되는 기억 노드(6a)의 콘택트 군, 콘택트(14b, 14j)가 제1층 금속 배선(15b)에서 접속되는 기억 노드(6b)의 콘택트군에 대응한다.
다음으로, 도 2에 도 1의 I-I 선에 따른 단면도를 도시한다. 도 2에는 실리콘 기판(21)과, p형 웰(22p)과, n-활성 영역(23a 내지 23d)과, 실리콘 산화막으로형성되는 트랜지스터의 측벽 절연층(24a 내지 24d)과, 층간 절연막(25a, 25b)이 주로 도시되어 있다. 또한, 이것 이외의 도 2에서 부호로 표시된 요소는 도 1의 동일 부호의 요소와 대응하므로, 그 설명은 생략한다.
제2 종래예와 실시형태 1과의 메모리 셀의 차이는, 공유 콘택트의 배치에 있다. 제2 종래예에서는, 도 16에 도시한 바와 같이 공유 콘택트는 n형 활성 영역에 도달하는 콘택트(14i)와 p형 활성 영역에 도달하는 콘택트(14j)이다. 이것에 대해, 본 실시 형태에서는 공유 콘택트는 함께 p형 활성 영역에 도달하는 콘택트(14k, 14j)이다. 그러므로, 도 16에 도시한 판독시의 셀 전류에 대해 살펴보면, 도 1에 도시하는 본 실시 형태는 셀 전류 경로에 공유 콘택트가 없으므로, 폴리실리콘 배선(13a 내지 13c)의 마스크 변위에 의해 전류 경로폭이 좁게 되지 않고, 셀 전류 I1과 I2의 전류치를 거의 동일하게 할 수 있다. 이것에 의해 메모리 셀의 특성이 개선되어 발명의 목적인 공유 콘택트를 이용한 메모리 셀에서의 저전압 동작이 가능하게 된다.
실시 형태 2
다음으로, 본 발명의 실시 형태 2를 도시한 SRAM 메모리 셀의 패턴도를 도 3에 도시한다. 제1 실시 형태와의 차이는 공유 콘택트(14k, 14j)내의 활성 영역(12g, 12i)과 폴리실리콘 배선(13b, 13c)가 점유하는 면적(콘택트의 평면 점유 면적)의 비율이다. 또한, 이 면적은 각 콘택트의 폭(W1, W2)에 각 콘택트의 길이(L1내지 L4)를 곱하여 얻어진다. 실시 형태 1에서는 상기 비율은 거의 동일했지만, 본 실시 형태에서는 활성 영역(12g, 12i)측을 폴리실리콘 배선(13b, 13c)측보다 많게 하고 있다. 즉, L1L3, L2L4이다.
이것은 도 3에 도시한 n형 활성 영역(12b 또는 12e)의 전위를, 기록시 신속하게 High 레벨로 상승시킴으로써, 메모리 셀 동작이 안정되는 것에 관련된다. 즉, 공유 콘택트(14k, 14j)의 활성 영역(12g, 12i)측의 면적을 폴리실리콘 배선(13b, 13c)측보다 넓게 해두면, 활성 영역(12g, 12i)측의 콘택트 저항이 낮아지게 되어 로드 트랜지스터(3a 또는 3b)로부터의 전류가 도 3의 n형 활성 영역(12b 또는 12e)에 흐르기 쉽게 되므로, 상기 n형 활성 영역(12b 또는 12e)의 전위를 신속하게 High 레벨로 할 수 있다.
이와 같이, 본 실시 형태에서는 제1 실시 형태의 효과와 함께 기록시의 안정성도 확보할 수 있다.
실시 형태 3
본 실시 형태는, 제1 종래예에 대해 개선한 것이다. 그러므로, 실시 형태 1과의 차이는 2가지이다. 첫번째는, 실시 형태 1에서는 도 1에 도시한 바와 같이 제1 콘택트로서 공유 콘택트(14k, 14j)를 이용한 것이지만, 본 실시 형태에서는 도 4에 도시한 바와 같이 통상 콘택트(14c, 14e, 14d, 14f)로 되어 있는 것이다. 이것에 의해, 제1 종래예(도 13, 14)와 본 실시 형태(도 4)의 제1 콘택트의 패턴은 일치하게 된다.
두번째는, 본 실시 형태에서는 제1 콘택트(14g, 14h), 및 제2 콘택트(16a 내지 16d)가 폴리실리콘 배선(13a, 13b, 13c)에 대해 자기 정합형의 콘택트로 되어있다는 점이다. 여기에서 말하는 자기 정합형이라는 것은 폴리실리콘 배선에 콘택트가 평면적으로 중첩하더라도 종(縱)구조상으로는 폴리실리콘 배선에 접촉하고 있지 않다는 것을 의미한다. 구체적으로는 도 5를 이용하여 설명한다.
도 5에는 도 4의 I-I 선에 따른 단면도를 도시한다. 실시 형태 1과의 차이는, 도 2의 트랜지스터의 측벽 절연층인 실리콘 산화막(24a 내지 24d)이 도 5의 측벽 절연층에서는 실리콘 질화막 또는 실리콘 질화산화막(이하 실리콘 질화막으로 칭함; 24e 내지 24h)로 변한 점, 및 폴리실리콘 배선(13a 내지 13c)상에 실리콘 질화막(31a 내지 31c)가 형성된 점이다.
통상, 층간 절연막(25a, 25b)은 실리콘 산화막을 주원료로 한 것이다. 그러므로, 제1 콘택트 및 제2 콘택트의 에칭시 실리콘 산화막은 에칭하기 쉬운(실리콘 산화막의 에칭 속도가 빠름) 것으로 하고, 실리콘 질화막을 에칭하기 어려운(실리콘 질화막의 에칭 속도가 느림) 것으로 해 둠으로써, 상기 콘택트 형성의 에칭시 실리콘 질화막(31b, 31c), 및 측벽 절연층(24e 내지 24h)이 에칭 보호막으로 된다. 이것에 의해, 제1 콘택트나 제2 콘택트가 제조 변동 등으로 폴리실리콘 배선(13a 내지 13c)에 근접하더라도, 상기 폴리실리콘 배선(13a 내지 13c)에 접하지 않고서 콘택트를 개구할 수 있다. 그러므로, 제1 콘택트나 제2 콘택트를 폴리실리콘 배선(13a 내지 13c)에 근접시킬 수 있으므로, 발명의 목적인 메모리 셀 사이즈의 축소를 실현할 수 있다.
또한, 도시하지는 않았지만, 폴리실리콘 배선(13a)상에도 실리콘 질화막이 형성되고, 폴리실리콘 배선(13a)과 그 실리콘 질화막의 측벽을 덮도록 실리콘 질화막으로 이루어지는 측벽 절연층이 형성되어 있다.
이상으로부터 본 실시 형태의 구성에서는 제1 콘택트나 제2 콘택트로부터 측벽 절연층(24e 내지 24h) 및 실리콘 질화막(31b, 31c)이 노출되는 경우도 있다.
계속해서, 본 실시 형태의 SRAM 메모리 셀의 제1 콘택트로부터 제1층 금속 배선까지의 제조 방법에 대해 설명한다.
도 4의 J-J 선에 따른 단면에 대응하는 제조 공정도를 도 6a 내지 6c에 도시한다. 도 6a에서, p형 웰(22p)에 인접하고 있는 것은 n형 웰(22n)이다. 도 6a에서는 층간 절연막(25a)의 형성 후, 사진 제판에 의해 레지스트 패턴(31)이 형성된다. 이 레지스트 패턴(31)을 마스크로하여 층간 절연막(25a)을 에칭함으로써 활성 영역과 접속하는 제1 콘택트(14a, 14b, 14e 내지 14h)가 형성된다.
또한, 본 도면에서는 제1 콘택트(14a, 14e, 14g)만이 도시되어 있다.
이 에칭은 실리콘 질화막(31b, 31c) 및 측벽 절연층이 에칭 보호막이 되도록 하는 조건에서 행해진다. 그러므로, 도 6a 중의 제1 콘택트(14g)가 제조 변동 등으로 폴리실리콘 배선(13b)에 평면적으로 중첩되더라도, 폴리실리콘 배선(13b)과 접하지는 않는다. 그 후, 레지스트 패턴(31)은 제거된다.
다음으로 도 6b에 도시한 바와 같이, 사진 제판에 의해 레지스트 패턴(32)이 형성된다. 이 레지스트 패턴(32)을 마스크로 하여 층간 절연막(25a)을 에칭함으로써, 폴리실리콘 배선(13c, 13b)과 접속하는 제1 콘택트(14c, 14d)가 형성된다. 또한, 본 도면에서는 제1 콘택트(14c)만이 도시되어 있다. 이 에칭에서는 폴리실리콘 배선(13c)에 접하는 콘택트를 형성하기 위해, 실리콘 산화막(25a)과 실리콘 질화막(31c)이 에칭되는 조건이 이용된다. 그 후, 레지스트 패턴(32)이 제거된다.
다음으로 도 6c에 도시한 바와 같이, 제1층 금속 배선(15a 내지 15c)이 형성된다.
또한, 본 도면에서는 제1층 금속 배선(15a, 15c)만이 도시되어 있다.
본 실시 형태에서는 활성 영역에 접하고 폴리실리콘 배선에 접하지 않는 자기 정합형 콘택트(14g, 14h)와 폴리실리콘 배선에 접하는 통상 콘택트(14a 내지 14f)가 다른 공정으로 개구되고, 그 후 동일 층에 있는 배선(15a 내지 15c)에서 각 콘택트(14a 내지 14h)를 통해 각 활성 영역이나 폴리실리콘 배선(13b, 13c)이 접속된다. 그러므로, 상기 동일층에 있는 배선(15a 내지 15c)을 자기 정합형 콘택트(14g, 14h)와 통상의 콘택트(14a 내지 14f)와의 각각의 접속에 이용할 수 있고, 유효하게 배선을 이용할 수 있다.
이상의 예에서는 제1 콘택트(14a 내지 14h)에 대해서 도시했지만, 제2 콘택트(16a 내지 16d)에서도 마찬가지이다.
또한, 본 실시 형태에서는 자기 정합형 콘택트에 의해 제1 종래예를 개량한 경우에 관해서 설명했지만, 마찬가지로 공유 콘택트를 이용한 제2 종래예나 실시 형태 1 및 2를 개량하는 것도 가능하다.
이 경우의 공유 콘택트(14i, 14j, 14k; 도 1, 3, 15)의 개구는, 도 6b에 도시한 바와 같이 폴리실리콘 배선(13b, 13c)에 접속하는 콘택트(14c, 14d)의 개구시에 행해지면 좋다.
실시 형태 4
본 실시 형태는 상기 실시 형태 3을 더 개선한 것이다. 상기 실시 형태 3과의 차이는, 도 7을 참조하면 제1 콘택트(14g, 14h)가 분리 절연막(11a)과 평면적으로 중첩을 유지하고, 또 제2 콘택트(16c, 16d)가 각 분리 절연막(11a 내지 11c)과 평면적으로 중첩을 유지하는 것에 있다.
여기에서 평면적으로 중첩을 유지한다는 것은, 분리 절연막(11a 내지 11c)이 당초 형성된 영역상에 콘택트가 형성되는 것이다. 이 콘택트와 분리 절연막이 평면적으로 중첩되는 영역에서는, 분리 절연막이 콘택트 형성의 에칭에 의해 제거되어 잔존하지 않아도 좋고, 또 잔존해도 좋다.
도 8a에는 도 7의 K-K 선에 따른 단면도를 도시한다. 도 8a로부터 분리 절연막(11a, 11b)이 제거되어 분리 절연막(11a, 11b) 하의 실리콘면에 도달하는 것을 알 수 있다. 그러므로, 접합 누설 전류가 증가한다. 그러나, n형 활성 영역(12c)과 p형 웰(22p)은 거의 동일 전위이므로, 예를 들어 접합 누설 전류가 흘러도 문제는 발생하지 않는다. 도 8a의 구성에서는 콘택트(16c)와 분리 절연막(11a, 11b)이 중첩되는 영역의 분리 절연막(11a, 11b)은 제거되고, 콘택트 개구의 측벽에 분리 절연막(11a, 11b)의 절단면이 노출되어 있다.
콘택트와 분리 절연막의 중첩을 설치함으로써, 실질적으로 콘택트 면적이 확대되므로 발명의 목적인 콘택트 저항의 저감을 실현할 수 있고, 메모리 셀 동작이 안정된다.
실시 형태 5
본 실시 형태는 실시 형태 4를 더 개선한 것이다. 본 실시 형태가 실시 형태 4와 다른 점은, 도 7에서 제2 콘택트(16a, 16b)가 각각 도면의 횡방향으로 확대되어 분리 절연막(11a 내지 11c)과 평면적으로 중첩을 유지하는 점이다(도시하지 않음). 그러나, 콘택트(16c, 16d, 14g, 14h)와 다르고, 콘택트(16a, 16b)는 비트선(17a, 17b)에 연결되는 콘택트이다. 그러므로, 도 8a에 도시한 바와 같이 콘택트(16a, 16b)가 분리 절연막(11a 내지 11c)하의 실리콘 면에 도달함으로써 접합 누설 전류가 증가하는 것은, 비트선 전위에 영향을 미치므로 바람직하지 않다.
접합 누설 전류의 증가 원인은, 콘택트가 분리 절연막 하의 실리콘면에 도달함으로써, 접합부에 결정 결함이 포함되게 되어 누설 전류가 발생하기 쉽게 되기 때문인 것으로 생각된다. 그러므로, 본 실시 형태에서는 콘택트(16a, 16b)가 분리 절연막(11a 내지 11c)하의 실리콘 면에 도달하지 않도록 콘택트(16a, 16b)의 형성 에칭시에 분리 절연막(11a 내지 11c)을 제거하지 않도록 한 것이다. 이하에 도면을 이용하여 설명한다.
도 8b는 본 실시 형태를 도 7의 메모리 셀에 적용한 경우의 L-L 선에 따른 단면도를 도시한다. 본 실시 형태에서는 도 8b에 도시한 바와 같이 층간 절연막(25a)하에 실리콘 질화막(26)이 형성되어 있다.
이 실리콘 질화막(26)은 콘택트 형성시의 층간 절연막(25a)의 에칭시에 에칭 정지막으로서 기능한다. 그러므로, 분리 절연막(11a, 11b)을 실리콘 면까지 제거하지 않고 제2 콘택트(16a)를 형성할 수 있다.
그러므로, 접합 누설 전류의 증가의 문제는 발생하지 않고, 또한 활성 영역과의 접촉 면적을 크게 할 수 있으므로, 본 발명의 목적인 콘택트 저항이 낮은 메모리 셀을 형성할 수 있다.
또한, 배선(17a)은 콘택트 개구내 저부에서, 분리 절연막(11a, 11b)과 접하고 있다.
또한, 본 실시 형태에서는 마찬가지로 도 7의 콘택트(14g, 14h, 16c, 16d)에서도 분리 절연막의 제거를 억제하여 저항이 낮은 콘택트를 실현할 수 있다.
또한, 도 8b와 동일한 구성은, 도 1의 제1 콘택트(14a, 14b) 및 도 4의 제1 콘택트(14e, 14f)에도 적용할 수 있다. 이들 기억 노드의 접속용 콘택트군은 GND 선이나 비트선에 접속되는 콘택트에 비해 콘택트 저항에 문제를 발생시키지 않는다. 그러므로, 콘택트 사이즈를 일정하게 하고 콘택트와 분리 절연막의 거리를 줄일 수도 있으며, 이것에 의해 발명의 목적인 메모리 셀 사이즈의 축소는 더 진척된다.
또한, 본 실시 형태를 실시 형태 1, 2의 공유 콘택트에 적용해도 마찬가지의 효과를 얻을 수 있다.
도 8a 및 8b로부터, 콘택트가 분리 절연막과 평면적으로 중첩되는 구성에서는, 그 콘택트 개구부로부터 분리 절연막 또는 분리 절연막 상의 실리콘 질화막이 노출하고 있다.
실시 형태 6
도 9에 도시하는 본 실시 형태의 구성과 도 5의 단면도의 구성과의 차이는, 활성 영역에 있다. 도 5에서 측벽 절연층(24e 내지 24h)의 거의 바로 밑에 n-활성영역(23a 내지 23d)이 위치하고, 그 이외의 부분에는 n+활성 영역(12b, 12c, 12e, 12f)이 위치하고 있다. 이것에 대해 본 실시 형태에서는 도 9에 도시한 바와 같이, 제1 콘택트(14a, 14b) 및 제2 콘택트(16c, 16d)의 거의 바로 밑 부근에만 n+활성 영역(12k, 12m, 12n, 12p)이 위치하고, 그 이외의 부분은 n-활성 영역(12b, 12c, 12e, 12f)으로 되어 있다. 또한, 그 이외의 구성은 도 5에 도시한 구성과 거의 동일하므로, 동일 부재에 대해서는 동일 부호를 붙이고 그 설명은 생략한다.
계속해서, 본 실시 형태의 제조 방법에 대해 설명한다.
도 10a 내지 10c에, 도 4의 I-I 선에 따른 단면에서의 본 실시 형태의 제1 콘택트의 형성으로부터 제2 콘택트의 형성까지를 도시한다.
통상의 경우에는, 도 5를 참조하면, 게이트 측벽의 측벽 절연층(24e 내지 24h)의 형성 전에 n-소스·드레인(23a 내지 23d) 형성을 위한 이온 주입이 행해지고, 측벽 절연층(24e 내지 24h)의 형성 후, 층간 절연막(25a)의 형성 전에 n+소스·드레인(12b, 12c, 12e, 12f)의 형성을 위해 이온 주입이 행해진다.
본 실시 형태에서는 도 10a에서의 n-소스·드레인(12b 내지 12f)의 형성을 위한 이온 주입은 상술한 것과 동일하게 행해지지만, 측벽 절연층(24e 내지 24h)의 형성 후, 층간 절연막(25a)의 형성 전에는 n+소스·드레인(12k, 12m, 12n, 12p)의 형성을 위한 이온 주입은 행해지지 않는다.
도 10a에 도시한 바와 같이, n+소스·드레인(12k, 12m, 12n, 12p)의 형성을 위한 이온 주입은 층간 절연막(25a)의 형성 후에 행해진다. 즉, 층간 절연막(25a)이 형성되고, 제1 콘택트(14a, 14b)가 개구된 후에, 콘택트 개구부에 n+소스·드레인(12k, 12n)의 형성을 위한 이온 주입이 행해진다.
또한, 제1 콘택트(14a, 14b)는 레지스트 패턴(33)을 마스크로하여 층간 절연막(25a)을 에칭함으로써 형성된다. 이 레지스트 패턴(33)은 n+소스·드레인(12k, 12n)의 형성을 위한 이온 주입 후에 제거된다.
다음으로, 도 10b에 도시한 바와 같이 제1층 금속 배선(15a, 15b) 및 층간 절연막(25b)이 형성된다. 그리고, 도 10c에 도시한 바와 같이 제2 콘택트(16c, 16d)가 개구된 후에, 콘택트 개구부에 n+소스·드레인(12m, 12p)의 형성을 위한 이온 주입이 행해진다. 또한, 제2 콘택트(16c, 16d)는, 레지스트 패턴(34)을 마스크로하여 층간 절연막(25a, 25b)을 에칭함으로써 형성된다. 이 레지스트 패턴(34)은 n+소스·드레인(12m, 12p)의 형성을 위한 이온 주입 후에 제거된다.
본 실시 형태에 따르면, n+소스·드레인 형성을 위한 이온 주입의 마스크가 필요하지 않게 되므로 마스크 매수 삭감에 의한 저렴한 디바이스를 형성할 수 있다.
또한 n+소스·드레인 형성을 위한 통상의 이온 주입을 행하는 것보다도 본실시 형태와 같이 콘택트 형성후에 n+소스·드레인 형성을 위한 이온 주입을 행하는 쪽이 콘택트 저항이 낮아지는 경향이 있어, 본 발명의 목적인 콘택트 저항의 저감도 실현할 수 있다.
이상의 예는 n형 활성 영역에 관해서 기술했지만, p형 활성 영역에도 적용 가능하고 마찬가지의 효과를 얻을 수 있다.
실시 형태 7
본 발명의 실시 형태 7은, n형 활성 영역과 p형 활성 영역을 연결하는 배선에 관한 것이다. 지금까지의 실시 형태에서는 예를 들면 도 1의 배선(15a, 15b)은 n형 활성 영역과 p형 활성 영역을 연결하고 있고, 제1층 금속 배선으로 형성되어 있다. 그러나, 미세한 금속 배선의 사진 제판 및 에칭은 폴리실리콘 배선의 경우에 비해 어려우므로, 금속 배선은 메모리 셀 사이즈 축소를 제한하는 요소 중 하나이다.
본 실시 형태에서는 도 1에 도시하는 제1층 금속 배선(15a 내지 15c) 대신에 p형 폴리실리콘 배선이 이용된다. 도 1에서, p형 폴리실리콘 배선(15a, 15b)과 n형 활성 영역(12b, 12e)을 연결하는 접속부에서 PN 접합의 형성이 우려된다.
그러나, p형 실리콘 배선(15a, 15b)을 본 실시 형태와 같이 이용하면, 특히 메모리 셀 동작에 이상(異常)을 부여하는 PN 접합이 형성되지 않는 경향이 있다. 이것에 대해, 제1층 금속 배선(15a 내지 15c) 대신에 n형 폴리실리콘 배선을 이용한 경우, n형 폴리실리콘(15a 내지 15c)과 p형 활성 영역(12g 내지 12j)과의 접속부에서 PN 접합이 형성되어 셀 동작에 지장을 가져온다.
이상으로부터, p형 실리콘 배선을 이용함으로써 동작상의 PN 접합의 문제가 없고 발명의 목적인 메모리 셀 사이즈 축소가 더 진척된다.
또한, p형 폴리실리콘 배선은, 도 1의 Vcc 배선(15c)에도 적용할 수 있다.
또한, 여기에서 말하는 p형 폴리실리콘 배선이란 단층(單層)만을 의미하는 것은 아니고, 예를 들면 p형 폴리실리콘과 실리사이드의 2층 배선이라도 좋다.
또한, 본 실시 형태는 실시 형태 1 뿐만 아니라 다른 실시 형태에도 적용할 수 있다.
실시 형태 8
본 실시 형태의 구성이 도 1에 도시한 구성과 다른 점은, 도 11에서의 활성 영역(12q, 12r)을 더 설치한 점이다. 활성 영역(12q)은, 그 상방을 폴리실리콘 배선(13b)으로 덮히는 위치에 형성되고, 활성 영역(12r)은, 그 상방을 폴리실리콘 배선(13c)으로 덮히는 위치에 형성되어 있다. 이것에 의해, 트랜지스터의 게이트 절연막을 개재하여 폴리실리콘 배선(13b, 13c)과 활성 영역(12q, 12r)간에 용량이 형성된다. 본 실시 형태와 같이 용량을 설치함으로써 축적 전하가 증가하여 발명의 목적인 소프트웨어 에러 내성을 향상시킬 수 있다.
또한, 이 경우의 활성 영역(12q, 12r)은 n형 및 p형 중 어느 도전형이라도 좋다.
그리고, 도 11에서는 활성 영역(12q, 12r)은 다른 활성 영역과 분리 절연막에 의해 이격되어 있지만, 활성 영역(12q, 12r)은 드레인 활성 영역(12g, 12i)과연속하여 있어도 좋다. 드레인 활성 영역(12g, 12i)과 연속하는 용량 형성용 활성 영역은, 예를 들면 도 11의 파선으로 도시한 활성 영역(12s, 12t)이 되더라도 동일한 효과를 얻을 수 있다. 또한, 용량 형성용 활성 영역으로서는, 소스 활성 영역에 연속하여 설치되는 것도 생각할 수 있다. 그러나, 드레인 영역에 연속하는 것은, 도 11의 폴리실리콘 배선(13b, 13c) 도중에 활성 영역을 설치할 수 있지만, 소스 영역에 연속하는 것에서는 폴리실리콘 배선(13b, 13c)의 변경 등이 필요하고 패턴이 복잡하게 되므로, 전자 쪽이 바람직하다.
또한, 드레인 활성 영역(12b, 12e)에 연속한 활성 영역이 폴리실리콘 배선(13b, 13c)과 게이트 절연막을 개재하여 대향하고 있어도 상기와 동일한 효과를 얻을 수 있다.
또한, 본 실시 형태는 실시 형태 1 뿐만 아니라 다른 실시 형태에도 적용 가능하다.
실시 형태 1 내지 8에서는, 액세스 트랜지스터가 n형 트랜지스터인 예를 도시했지만, 상기 액세스 트랜지스터가 p형 트랜지스터라도 동일한 효과를 얻을 수 있다. 이 경우, 예를 들면 도 1에서 n형 트랜지스터인 것이 p형 트랜지스터, p형 트랜지스터인 것이 n형 트랜지스터가 된다.
또한, 실시 형태 1 내지 8에서는 n형 및 p형 활성 영역을 접속하는 배선과 Vcc 배선을 제1층 금속 배선(13a 내지 13c), GND 배선 및 비트선을 제2층 금속 배선(17a 내지 17d)로 한 예를 도시했지만, 상기 어느 배선을 제1층 또는 제2층 금속 배선으로 해도 좋다.
본 발명에 따르면, 메모리 셀의 저전압 동작의 실현, 메모리 셀 사이즈의 축소, 콘택트 저항의 감소, 및 저전원 전압에서의 소프트웨어 에러 내성의 향상을 달성할 수 있다는 효과를 가지고 있다.

Claims (3)

  1. 스태틱형 반도체 기억 장치에 있어서,
    제1 도전형인 n형의 제1 트랜지스터(2b)의 제1 드레인 활성 영역(12e);
    제1 도전형인 n형의 제2 트랜지스터(2a)의 제2 드레인 활성 영역(12b);
    제2 도전형인 p형의 제3 트랜지스터(3b)의 제3 드레인 활성 영역(12i);
    제2 도전형인 p형의 제4 트랜지스터(3a)의 제4 드레인 활성 영역(12g);
    제1 도전형의 제5 트랜지스터(1b)의 제1 활성 영역(12d), 및 상기 제1 드레인 활성 영역(12e)에 전기적으로 접속된 제2 활성 영역(12e);
    제1 도전형의 제6 트랜지스터(1a)의 제3 활성 영역(12a), 및 상기 제2 드레인 활성 영역(12b)에 전기적으로 접속된 제4 활성 영역(12b);
    상기 제1 트랜지스터(2b)와 상기 제3 트랜지스터(3b)에 연속하여 배선되는 공통 제1 게이트 전극용 배선(13c);
    상기 제2 트랜지스터(2a)와 상기 제4 트랜지스터(3a)에 연속하여 배선되는 공통 제2 게이트 전극용 배선(13b);
    상기 제1 드레인 활성 영역(12e)과 상기 제3 드레인 활성 영역(12i)과 상기 제2 게이트 전극용 배선(13b)을 전기적으로 접속함과 함께, 단일의 제1 콘택트(14j)에서 상기 제3 드레인 활성 영역(12i)과 상기 제2 게이트 전극용 배선(13b)에 전기적으로 접속된 제1 배선(15b); 및
    상기 제2 드레인 활성 영역(12b)과 상기 제4 드레인 활성 영역(12g)과 상기 제1 게이트 전극용 배선(13c)을 전기적으로 접속함과 함께, 단일의 제2 콘택트(14k)에서 상기 제4 드레인 활성 영역(12g)과 상기 제1 게이트 전극용 배선(13c)에 전기적으로 접속된 제2 배선(15a)
    을 포함하는 것을 특징으로 하는 스태틱형 반도체 기억 장치.
  2. 스태틱형 반도체 기억 장치에 있어서,
    제1 도전형의 제1 트랜지스터(2b)의 제1 드레인 활성 영역(12e) 및 제1 소스 활성 영역(12f);
    제1 도전형의 제2 트랜지스터(2a)의 제2 드레인 활성 영역(12b) 및 제2 소스 활성 영역(12c);
    제2 도전형의 제3 트랜지스터(3b)의 제3 드레인 활성 영역(12i) 및 제3 소스 활성 영역(12j);
    제2 도전형의 제4 트랜지스터(3a)의 제4 드레인 활성 영역(12g) 및 제4 소스 활성 영역(12h);
    제1 도전형의 제5 트랜지스터(1b)의 제1 활성 영역(12d), 및 상기 제1 드레인 활성 영역(12e)에 전기적으로 접속된 제2 활성 영역(12e);
    제1 도전형의 제6 트랜지스터(1a)의 제3 활성 영역(12a), 및 상기 제2 드레인 활성 영역(12b)에 전기적으로 접속된 제4 활성 영역(12b);
    상기 제1 트랜지스터(2b)와 상기 제3 트랜지스터(3b)에 연속하여 배선되는 공통 제1 게이트 전극용 배선(13c);
    상기 제2 트랜지스터(2a)와 상기 제4 트랜지스터(3a)에 연속하여 배선되는 공통 제2 게이트 전극용 배선(13b);
    상기 제5 트랜지스터(1b)와 상기 제6 트랜지스터(1a)에 연속하여 배선되는 공통 제3 게이트 전극용 배선(13a);
    상기 제1 드레인 활성 영역(12e)과 상기 제3 드레인 활성 영역(12i)과 상기 제2 게이트 전극용 배선(13b)을 제1 콘택트군(14b, 14d, 14f)을 통해 전기적으로 접속하는 제1 배선(15b);
    상기 제2 드레인 활성 영역(12b)과 상기 제4 드레인 활성 영역(12g)과 상기 제1 게이트 전극용 배선(13c)을 제2 콘택트군(14a, 14c, 14e)을 통해 전기적으로 접속하는 제2 배선(15a);
    상기 제1 게이트 전극용 배선(13c)에 대해 자기 정합형 콘택트 구조인 제1 콘택트(16d)에서 상기 제1 소스 활성 영역(12f)에 전기적으로 접속되고, 또한 상기 제2 게이트 전극용 배선(13b)에 대해 자기 정합형 콘택트 구조인 제2 콘택트(16c)에서 상기 제2 소스 활성 영역(12c)에 전기적으로 접속된 제1 전원 배선(17d, 17c);
    상기 제1 게이트 전극용 배선(13c)에 대해 자기 정합형 콘택트 구조인 제3 콘택트(14h)에서 상기 제3 소스 활성 영역(12j)에 전기적으로 접속되고, 또한 상기 제2 게이트 전극용 배선(13b)에 대해 자기 정합형 콘택트 구조인 제4 콘택트(14g)에서 상기 제4 소스 활성 영역(12h)에 전기적으로 접속된 제2 전원 배선(15c);
    상기 제3 게이트 전극용 배선(13a)에 대해 자기 정합형 콘택트 구조인 제5 콘택트(16b)에서 상기 제1 활성 영역(12d)에 전기적으로 접속된 제1 비트선(17b); 및
    상기 제3 게이트 전극용 배선(13a)에 대해 자기 정합형 콘택트 구조인 제6 콘택트(16a)에서 상기 제3 활성 영역(12a)에 전기적으로 접속된 제2 비트선(17a)
    을 포함하고,
    제1 콘택트 군은, 제1 배선을 제1 드레인 활성 영역에 전기적으로 접속하기 위한 제7 콘택트와, 제1 배선을 제3 드레인 활성 영역에 전기적으로 접속하기 위한 제8 콘택트와, 제1 배선을 제2 게이트 전극용 배선에 전기적으로 접속하기 위한 제9 콘택트를 갖고, 제7, 제8 및 제9 콘택트는 서로 분리하여 형성되어 있고,
    제2 콘택트 군은, 제2 배선을 제2 드레인 활성 영역에 전기적으로 접속하기 위한 제10 콘택트와, 제2 배선을 제4 드레인 활성 영역에 전기적으로 접속하기 위한 제11 콘택트와, 제2 배선을 제1 게이트 전극용 배선에 전기적으로 접속하기 위한 제12 콘택트를 갖고, 제10, 제11 및 제12의 콘택트는 서로 분리하여 형성되어 있는 것을 특징으로 하는 스태틱형 반도체 기억 장치.
  3. 스태틱형 반도체 기억 장치에 있어서,
    제1 도전형의 제1 트랜지스터(2b)의 제1 드레인 활성 영역(12e);
    제1 도전형의 제2 트랜지스터(2a)의 제2 드레인 활성 영역(12b);
    제2 도전형의 제3 트랜지스터(3b)의 제3 드레인 활성 영역(12i);
    제2 도전형의 제4 트랜지스터(3a)의 제4 드레인 활성 영역(12g);
    제1 도전형의 제5 트랜지스터(1b)의 제1 활성 영역(12d), 및 상기 제1 드레인 활성 영역(12e)에 전기적으로 접속된 제2 활성 영역(12e);
    제1 도전형의 제6 트랜지스터(1a)의 제3 활성 영역(12a), 및 상기 제2 드레인 활성 영역(12b)에 전기적으로 접속된 제4 활성 영역(12b);
    상기 제1 트랜지스터(2b)와 상기 제3 트랜지스터(3b)에 연속하여 배선되는 공통 제1 게이트 전극용 배선(13c);
    상기 제2 트랜지스터(2a)와 상기 제4 트랜지스터(3a)에 연속하여 배선되는 공통 제2 게이트 전극용 배선(13b);
    상기 제1 드레인 활성 영역(12e)과 상기 제3 드레인 활성 영역(12i)과 상기 제2 게이트 전극용 배선(13b)을 전기적으로 접속하고, 또한 p형 불순물을 포함하는 폴리실리콘으로 이루어지는 제1 배선(15b); 및
    상기 제2 드레인 활성 영역(12b)과 상기 제4 드레인 활성 영역(12g)과 상기 제1 게이트 전극용 배선(13c)을 전기적으로 접속하고, 또한 p형 불순물을 포함하는 폴리실리콘으로 이루어지는 제2 배선(15a)
    을 포함하고,
    상기 제1 및 제2 게이트 전극용 배선은 실리사이드층을 포함하는 것을 특징으로 하는 스태틱형 반도체 기억 장치.
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TW (1) TW442924B (ko)

Families Citing this family (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW421859B (en) * 1998-07-27 2001-02-11 Seiko Epson Corp Semiconductor memory apparatus and its fabricating method
KR100295685B1 (ko) * 1999-05-10 2001-07-12 김영환 반도체 메모리 소자 및 그 제조방법
JP2001093992A (ja) * 1999-09-27 2001-04-06 Mitsubishi Electric Corp 半導体装置およびその製造方法
JP4308990B2 (ja) * 1999-09-27 2009-08-05 株式会社ルネサステクノロジ 半導体装置
US6295224B1 (en) 1999-12-30 2001-09-25 Stmicroelectronics, Inc. Circuit and method of fabricating a memory cell for a static random access memory
JP4009810B2 (ja) * 2000-04-11 2007-11-21 セイコーエプソン株式会社 半導体記憶装置
JP4000436B2 (ja) * 2000-04-27 2007-10-31 セイコーエプソン株式会社 半導体記憶装置
KR100362192B1 (ko) * 2000-10-31 2002-11-23 주식회사 하이닉스반도체 버팅 콘택 구조를 가지는 풀씨모스 에스램 셀
JP4570811B2 (ja) * 2001-04-27 2010-10-27 ルネサスエレクトロニクス株式会社 半導体装置
JP2002373946A (ja) * 2001-06-13 2002-12-26 Mitsubishi Electric Corp スタティック型半導体記憶装置
KR100456688B1 (ko) * 2002-01-07 2004-11-10 삼성전자주식회사 완전 씨모스 에스램 셀
US7012293B2 (en) * 2003-03-04 2006-03-14 Micron Technology, Inc. Fabricating an SRAM cell
US8878307B2 (en) * 2005-02-24 2014-11-04 Sony Corporation Shared contacts for MOSFET devices
KR100735753B1 (ko) * 2005-10-04 2007-07-06 삼성전자주식회사 공유된 비트라인을 갖는 플래쉬 메모리 소자 및 그의제조방법
JP2007103862A (ja) * 2005-10-07 2007-04-19 Renesas Technology Corp 半導体装置およびその製造方法
US20090224328A1 (en) * 2008-03-04 2009-09-10 Shyh-Fann Ting Semiconductor device
TWI562120B (en) 2015-11-11 2016-12-11 Au Optronics Corp Pixel circuit
KR102285271B1 (ko) 2017-04-03 2021-08-03 삼성전자주식회사 반도체 장치
KR20220077736A (ko) * 2020-12-02 2022-06-09 삼성전자주식회사 집적 회로 소자

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH07106438A (ja) * 1993-09-29 1995-04-21 Hitachi Ltd 半導体集積回路装置
JPH10163344A (ja) * 1996-12-05 1998-06-19 Hitachi Ltd 半導体集積回路装置およびその製造方法

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5598852A (en) * 1979-01-23 1980-07-28 Nec Corp Memory device
JPH08181225A (ja) * 1994-10-28 1996-07-12 Nkk Corp 半導体記憶装置
JPH08204030A (ja) 1995-01-27 1996-08-09 Sony Corp Ｓｒａｍ装置およびその製造方法
JP3523762B2 (ja) * 1996-12-19 2004-04-26 株式会社東芝 半導体記憶装置

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH07106438A (ja) * 1993-09-29 1995-04-21 Hitachi Ltd 半導体集積回路装置
JPH10163344A (ja) * 1996-12-05 1998-06-19 Hitachi Ltd 半導体集積回路装置およびその製造方法

Also Published As

Publication number Publication date
DE19947887A1 (de) 2000-07-06
US6169313B1 (en) 2001-01-02
TW442924B (en) 2001-06-23
JP2000188340A (ja) 2000-07-04
KR20000047515A (ko) 2000-07-25

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