JP4308990B2 - 半導体装置 - Google Patents
半導体装置 Download PDFInfo
- Publication number
- JP4308990B2 JP4308990B2 JP27226899A JP27226899A JP4308990B2 JP 4308990 B2 JP4308990 B2 JP 4308990B2 JP 27226899 A JP27226899 A JP 27226899A JP 27226899 A JP27226899 A JP 27226899A JP 4308990 B2 JP4308990 B2 JP 4308990B2
- Authority
- JP
- Japan
- Prior art keywords
- axis
- source
- insulating film
- semiconductor device
- transistor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 239000004065 semiconductor Substances 0.000 title claims description 49
- 239000010410 layer Substances 0.000 claims description 56
- 239000012535 impurity Substances 0.000 claims description 49
- 239000000758 substrate Substances 0.000 claims description 22
- 239000011229 interlayer Substances 0.000 claims description 20
- 239000000463 material Substances 0.000 claims description 6
- 230000003068 static effect Effects 0.000 claims description 4
- 239000002184 metal Substances 0.000 description 41
- 229910052581 Si3N4 Inorganic materials 0.000 description 17
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 17
- 238000010586 diagram Methods 0.000 description 8
- 238000002955 isolation Methods 0.000 description 7
- 230000015572 biosynthetic process Effects 0.000 description 6
- 150000004767 nitrides Chemical class 0.000 description 5
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 4
- 238000004519 manufacturing process Methods 0.000 description 3
- 230000036632 reaction speed Effects 0.000 description 3
- 229910021332 silicide Inorganic materials 0.000 description 2
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 2
- 239000002356 single layer Substances 0.000 description 2
- 230000002411 adverse Effects 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000002513 implantation Methods 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 230000001681 protective effect Effects 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B10/00—Static random access memory [SRAM] devices
- H10B10/12—Static random access memory [SRAM] devices comprising a MOSFET load element
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76897—Formation of self-aligned vias or contact plugs, i.e. involving a lithographically uncritical step
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8232—Field-effect technology
- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
- H01L21/823475—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type interconnection or wiring or contact manufacturing related aspects
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S257/00—Active solid-state devices, e.g. transistors, solid-state diodes
- Y10S257/903—FET configuration adapted for use as static memory cell
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Semiconductor Memories (AREA)
- Electrodes Of Semiconductors (AREA)
Description
【０００１】
【発明の属する技術分野】
本発明は、アクセストランジスタおよびドライバトランジスタを有するスタティックランダムアクセスメモリを備えた半導体装置に関するものである。
【０００２】
【従来の技術】
従来から、スタティックランダムアクセスメモリ（Static Random Access Memory）（以下、「ＳＲＡＭ」という。）には、ゲート電極を覆う保護絶縁膜に対して自己整合的に形成されるコンタクトホールを開口する技術が用いられている。以下、従来のＳＲＡＭを、図７〜図９を用いて説明する。
【０００３】
まず、ＳＲＡＭのメモリセルを、図７に示す等価回路図を用いて説明する。電源電極Ｖｃｃと接地電極ＧＮＤとの間には、ロードトランジスタ１０３ａおよびドライバトランジスタ１０２ａが直列に接続されている。また、電源電極Ｖｃｃと接地電極ＧＮＤとの間には、ロードトランジスタ１０３ｂおよびドライバトランジスタ１０２ｂも直列に接続されている。すなわち、ロードトランジスタ１０３ａおよびドライバトランジスタ１０２ａとロードトランジスタ１０３ａおよびドライバトランジスタ１０２ａとは並列に接続されている。ロードトランジスタ１０３ａのゲート電極とドライバトランジスタ１０２ａのゲート電極とはゲート間配線により接続されている。ロードトランジスタ１０３ｂのゲート電極とドライバトランジスタ１０２ｂのゲート電極ともゲート間配線により接続されている。
【０００４】
ロードトランジスタ１０３ａとドライバトランジスタ１０２ａとの間のストレージ電極１０６ａを構成する部分には、アクセストランジスタ１０１ａのソース／ドレイン電極が接続されている。ロードトランジスタ１０３ｂとドライバトランジスタ１０２ｂとの間のストレージ電極１０６ｂを構成する部分には、アクセストランジスタ１０１ｂのソース／ドレイン電極が接続されている。
【０００５】
また、ストレージ電極１０６ａと、ロードトランジスタ１０３ｂとドライバトランジスタ１０２ｂとの間のゲート間配線とが接続されている。ストレージ電極１０６ｂと、ロードトランジスタ１０３ａとドライバトランジスタ１０２ａとの間のゲート間配線とが接続されている。アクセストランジスタ１０１ａ，１０１ｂそれぞれのゲート電極には、ワード線１０５が接続されている。アクセストランジスタ１０１ａ，１０１ｂそれぞれのソース／ドレイン電極には、ビット線１０４ａ，１０４ｂがそれぞれ接続されている。
【０００６】
次に、ＳＲＡＭの平面構造を説明する。図８において、破線で囲まれた領域がメモリセル１個分の領域である。このメリセル領域内には、２個のアクセストランジスタ１０１ａ，１０１ｂ、２個のドライバトランジスタ１０２ａ，１０２ｂおよび２個のロードトランジスタ１０３ａ，１０３ｂが形成されている。
【０００７】
また、半導体基板の主表面には、以下の不純物拡散領域が形成されている。すなわち、アクセストランジスタ１０１ａ，１０１ｂそれぞれの一方のソース／ドレイン領域１１２ｄ，１１２ａが形成されている。また、ドライバトランジスタ１０２ａ，１０２ｂそれぞれの一方のソース／ドレイン領域１１２ｆ，１１２ｃが形成されている。また、アクセストランジスタ１０１ａ，１０１ｂおよびドライバトランジスタ１０２ａ，１０２ｂが共用するソース／ドレイン領域１１２ｅ，１１２ｂが形成されている。また、ロードトランジスタ１０３ａ，１０３ｂそれぞれのソース／ドレイン領域１１２ｉ，１１２ｊ，１１２ｇ，１１２ｈが形成されている。
【０００８】
また、ソース／ドレイン領域１１２ａ，１１２ｂ，１１２ｃ，１１２ｄ，１１２ｅ，１１２ｆはｎ型活性領域である。ソース／ドレイン領域１１２ｇ，１１２ｈ，１１２ｉ，１１２ｊはｐ型活性領域である。破線内における半導体基板上のソース／ドレイン領域１１２ａ，１１２ｂ，１１２ｃ，１１２ｄ，１１２ｅ，１１２ｆ，１１２ｇ，１１２ｈ，１１２ｉ，１１２ｊ以外の領域には、分離絶縁膜１１１が形成されている。
【０００９】
また、多結晶シリコン膜の１層構造または多結晶シリコン膜とシリサイド膜との２層構造からなるゲート電極が以下のように形成されている。すなわち、ソース／ドレイン領域１１２ａ，１１２ｄとソース／ドレイン領域１１２ｂ，１１２ｅとの間には、ゲート電極１１３ａが形成されている。ソース／ドレイン領域１１２ｃ，１１２ｇとソース／ドレイン領域１１２ｂ，１１２ｈとの間には、ゲート電極１１３ｂが形成されている。ソース／ドレイン領域１１２ｆ，１１２ｊとソース／ドレイン領域１１２ｅ，１１２ｉとの間には、ゲート電極１１３ｃが形成されている。
【００１０】
また、ソース／ドレイン領域１１２ｂ，１１２ｅには、第１コンタクトプラグ１１４ａ，１１４ｂが接続されている。ゲート電極１１３ｂ，１１３ｃには、第１コンタクトプラグ１１４ｄ，１１４ｃが接続されている。ソース／ドレイン領域１１２ｇ，１１２ｈ，１１２ｉ，１１２ｊには、第１コンタクトプラグ１１４ｇ，１１４ｅ，１１４ｆ，１１４ｈが接続されている。第１コンタクトプラグ１１４ａ，１１４ｃ，１１４ｅの上面には、第１金属配線層１１５ａが接続されている。第１コンタクトプラグ１１４ｂ，１１４ｄ，１１４ｆの上面には、第１金属配線層１１５ｂが接続されている。第１コンタクトプラグ１１４ｇ，１１４ｈの上面には、第１金属配線層１１５ｃが接続されている。第１金属配線層１１５ｃは電源電極Ｖｃｃに接続されている。
【００１１】
また、ソース／ドレイン領域１１２ａ，１１２ｃ，１１２ｄ，１１２ｆには、ゲート電極１１３ａ，１１３ｂ，１１３ｃの表面を覆うシリコン窒化膜（図示せず）に対して自己整合的に形成された第２コンタクトプラグ１１６ａ，１１６ｂ，１１６ｃ，１１６ｄが接続されている。第２コンタクトプラグ１１６ａ，１１６ｂ，１１６ｃ，１１６ｄの上面には、第２金属配線層１１７ａ，１１７ｂ，１１７ｃ，１１７ｄが形成されている。
【００１２】
次に、上記平面構造を有する従来のＳＲＡＭの断面構造を説明する。図８のIX−IX線断面構造が示された図９から分かるように、半導体基板１２１には、主表面から所定の深さにかけて、ｐ型ウェル１２２が形成されている。半導体基板１２１の主表面から所定の高さの位置から半導体基板１２１の所定の深さの位置までにかけて素子形成領域を分離形成する分離絶縁膜１１１が形成されている。
【００１３】
半導体基板１２１の主表面上それぞれの素子形成領域には、ゲート絶縁膜を介してゲート電極１１３ｂ，１１３ｃが形成されている。ゲート電極１１３ｂ，１１３ｃの側壁には、サイドウォール窒化膜１２４ａ，１２４ｂ，１２４ｃ，１２４ｄが形成されている。それぞれの素子形成領域の半導体基板１２１の主表面から所定の深さにかけて、比較的不純物濃度が低いｎ-不純物領域１１２ｑ，１１２ｒ，１１２ｓ，１１２ｔと比較的不純物濃度が高いｎ+不純物領域１１２ｎ，１１２ｋ，１１２ｍ，１１２ｐとが形成されている。ｎ-不純物領域１１２ｑとｎ+不純物領域１１２ｍとによりソース／ドレイン領域１１２ｃを構成している。ｎ-不純物領域１１２ｒとｎ+不純物領域１１２ｋとによりソース／ドレイン領域１１２ｂを構成している。ｎ-不純物領域１１２ｓとｎ+不純物領域１１２ｎとによりソース／ドレイン領域１１２ｅを構成している。ｎ-不純物領域１１２ｔとｎ+不純物領域１１２ｐとによりソース／ドレイン領域１１２ｆを構成している。
【００１４】
ゲート電極１１３ｂ，１１３ｃ、サイドウォール窒化膜１２４ａ，１２４ｂ，１２４ｃ，１２４ｄ、分離絶縁膜１１１および半導体基板１２２の主表面を覆うようにシリコン窒化膜１２６が形成されている。シリコン窒化膜１２６の上には、層間絶縁膜１２５ａが形成されている。
【００１５】
層間絶縁膜１２５ａおよびシリコン窒化膜１２６を貫通してｎ+不純物領域１１２ｎ，１１２ｋに至るコンタクトホールには、第１コンタクトプラグ１１４ａ，１１４ｂが形成されている。第１コンタクトプラグ１１４ａ，１１４ｂの上面に接続するように、第１金属配線層１１５ａ，１１５ｂが形成されている。第１金属配線層１１５ａ，１１５ｂおよび層間絶縁膜１２５ａを覆うように層間絶縁膜１２５ｂが形成されている。層間絶縁膜１２５ａ，１２５ｂおよびシリコン窒化膜１２６を貫通してｎ+不純物領域１１２ｍ，１１２ｐに至るコンタクトホールには、第２コンタクトプラグ１１６ｃ，１１６ｄが形成されている。第２コンタクトプラグ１１６ｃ，１１６ｄの上面に接続するように、第２金属配線層１１７ｃ，１１７ｄが形成されている。第１金属配線層１１５ａ，１１５ｂが位置する領域の層間絶縁膜１２５ｂの上には、第２金属配線層１１７ａ，１１７ｂが形成されている。
【００１６】
【発明が解決しようとする課題】
上記従来のＳＲＡＭにおいては、記憶ノードである第１コンタクトプラグ１１４ａ，１１４ｂが形成されるコンタクトホールは、アクセストランジスタ１０１ａ，１０１ｂが共用するソース／ドレイン領域１１２ｂ，１１２ｅへ自己整合的に不純物を注入するための開口としても用いられる。この不純物注入によりソース／ドレイン領域は、その領域内に高濃度不純物領域が形成される。
【００１７】
また、トランジスタの反応速度を大きくするためには、できる限り高濃度不純物領域をゲート電極に接近させる必要がある。しかしながら、従来のＳＲＡＭにおては、第１コンタクトプラグ１１４ａ，１１４ｂが形成されるコンタクトホールは、ゲート電極１１３ａ，１１３ｂ，１１３ｃそれぞれを覆うシリコン窒化膜１２６に対して自己整合的に形成されているようなものではない。
【００１８】
したがって、第１コンタクトプラグ１１４ａ，１１４ｂを形成するためのコンタクトホールの平面的な位置が、アクセストランジスタ１０１ａ，１０１ｂおよびドライバトランジスタ１０２ａ，１０２ｂのどちらか一方に片寄って形成された場合、アクセストランジスタ１０１ａ，１０１ｂおよびドライバトランジスタ１０２ａ，１０２ｂの性能が異なってしまう。すなわち、第１コンタクトプラグ１１４ａ，１１４ｂを形成するためのコンタクトホールが接近して形成されたゲート電極側は、高濃度不純物領域もゲート電極に接近して形成される。そのため、ゲート電極と第１コンタクトプラグとの間の低濃度不純物領域との距離が短くなる。その結果、トランジスタの反応速度は速くなる。また、第１コンタクトプラグ１１４ａ，１１４ｂを形成するためのコンタクトホールが遠ざかった位置に形成されたゲート電極側は、高濃度不純物領域もゲート電極から遠ざかって形成される。そのため、ゲート電極と第１コンタクトプラグとの間の低濃度不純物領域との距離が長くなる。その結果、トランジスタの反応速度は遅くなる。したがって、アクセストランジスタおよびドライバトランジスタのうちいずれか一方の性能を向上させれば、他方の性能が劣化するという問題がある。
【００１９】
たとえば、高濃度不純物領域を、ドライバトランジスタ１０２ａ，１０２ｂのゲート電極１１３ｂ，１１３ｃに接近させるために、アクセストランジスタ１０１ａ，１０１ｂのゲート電極１１３ａから離れた位置に第１コンタクトプラグ１１４ａ，１１４ｂが形成されるコンタクトホールを開口する。この場合、図８に示すように、ソース／ドレイン領域１１２ｂ，１１２ｅがＬ字型に形成されているＳＲＡＭであるため、高濃度不純物領域が、アクセストランジスタ１０１ａ，１０１ｂから離れた位置に形成されてしまう。そのため、ゲート電極１１３ａと高濃度不純物領域との間の低濃度の不純物領域の距離が長くなる。すなわち、ゲート電極１１３ａと第１コンタクトプラグ１１４ａ，１１４ｂとの間の電気抵抗が大きくなる。その結果、アクセストランジスタ１０１ａ，１０１ｂのトランジスタ特性が劣化する。
【００２０】
また、高濃度不純物領域を、ドライバトランジスタ１０２ａ，１０２ｂのゲート電極１１３ｂ，１１３ｃに接近させる距離が製造工程において生じる誤差により変化するため、それぞれの半導体装置同士を比較すると、ドライバトランジスタ１０２ａ，１０２ｂとロードトランジスタ１０３ａ，１０３ｂと間で電圧依存特性の差異が生じる。そのため、書き込み電圧のマージンおよび読み出し電圧のマージンを十分に確保することができない半導体装置が製造されるおそれが生じるという問題がある。
【００２１】
また、アクセストランジスタ１０１ａ，１０１ｂのゲート電極１１３ａに接近して第１コンタクトプラグを形成するためのコンタクトホールが形成された場合、上記と同様の理由により、ドライバトランジスタ１０２ａ，１０２ｂのトランジスタ特性が劣化するとともに、半導体装置ごとにドライバトランジスタ１０２ａ，１０２ｂとロードトランジスタ１０３ａ，１０３ｂとの間で電圧依存特性の差異が生じる。
【００２２】
上記の問題を解決するために、第１コンタクトプラグ１１４ａ，１１４ｂが形成されるコンタクトホールを、アクセストランジスタ１０１ａ，１０１ｂおよびドライバトランジスタ１０２ａ，１０２ｂ双方に接近させたものを各２個所づつに形成することが考えられる。しかしながら、このような構造にすれば、メモリセル領域が大きくなってしまう。また、第１金属配線層１１５ａ，１１５ｂと他の導電層との間において、短絡を生じないような所定の距離を確保する必要がある。しかしながら、従来のＳＲＡＭにおいては、第１金属配線層１１５ａ，１１５ｂが第１コンタクトプラグ１１４ａ，１１４ｂの上面を完全に覆うように接続されているため、第１コンタクトプラグ１１４ａ，１１４ｂをゲート電極１１３ａ，１１３ｂ，１１３ｃに対して近づけすぎると、第１金属配線層１１５ａ，１１５ｂと第２コンタクトプラグ１１６ａ，１１６ｂ，１１６ｃ，１１６ｄとが短絡してしまう。そのため、第１コンタクトプラグ１１４ａ，１１４ｂをアクセストランジスタ１０１ａ，１０１ｂのゲート電極１１３ａまたはドライバトランジスタ１０２ａ，１０２ｂのゲート電極１１３ｂ，１１３ｃ方向に接近して形成することが困難であると問題がある。
【００２３】
本発明は上記の課題を解決するためになされたものであり、その目的は、アクセストランジスタおよびドライバトランジスタ双方のトランジスタ特性が向上され、かつ、半導体装置ごとのドライバトランジスタとロードトランジスタとの間で電圧依存特性の差異が改善されたＳＲＡＭを備えた半導体装置を提供することである。
【００２４】
【課題を解決するための手段】
本発明の実施の形態の半導体装置は、半導体基板の主表面上にアクセストランジスタおよびドライバトランジスタ有するスタティックランダムアクセスメモリを備えた半導体装置であって、半導体基板の主表面上で交差するように規定された第１の軸および第２の軸と、第１の軸上に形成されたアクセストランジスタのゲート電極と、第２の軸上に形成されたドライバトランジスタのゲート電極と、第１の軸と第２の軸との交差点で、第１の軸および第２の軸に沿って形成されたアクセストランジスタとドライバトランジスタとが共用するソース／ドレイン領域と、アクセストランジスタのゲート電極の表面を覆う第１絶縁膜と、ドライバトランジスタのゲート電極の表面を覆う第２絶縁膜と、半導体基板の主表面、第１絶縁膜の表面および第２絶縁膜の表面を覆うように形成された層間絶縁膜と、層間絶縁膜を貫通してソース／ドレイン領域に至り、第１および第２絶縁膜に対して自己整合的に形成され、かつ、第１の軸と第２の軸との交差点で第１の軸の方向から第２の軸の方向へ曲がっているコンタクトホールと、コンタクトホールに形成された導電性のコンタクトプラグとを備えている。
これによれば、アクセストランジスタおよびドライバトランジスタの双方のトランジスタ特性が向上する。
【００３１】
また、本発明の実施の形態における半導体装置は、層間絶縁膜の上面からコンタクトプラグの上面の一部の領域に接続するように形成された導電層をさらに備えていてもよい。
【００３３】
また、本発明の実施の形態の半導体装置は、コンタクトプラグと導電層とが同一物質で形成されていてもよい。
【００３４】
また、本発明の実施の形態においては、アクセストランジスタとドライバトランジスタとが共用されるソース／ドレイン領域に対して略直交する位置に形成されば、コンパクトな平面レイアウトをすることが可能になる。
また、本発明の実施の形態の半導体装置は、ソース／ドレイン領域中において周囲の領域よりも高い不純物濃度を有しかつコンタクトプラグの全底面に接触するように形成された高濃度不純物領域をさらに備えていてもよい。
また、本発明の実施の形態においては、コンタクトホールが第１および第２の連続したセグメントを有し、第１の連続したセグメントが、第１の軸に沿って第２の軸よりも大きな距離にわたって延びており、第２の連続したセグメントが、第２の軸に沿って第１の軸よりも大きな距離にわたって延びていてもよい。また、コンタクトプラグがＬ字形であってもよい。
【００３５】
【発明の実施の形態】
以下、本発明の実施の形態を図に基づいて説明する。
【００３６】
（実施の形態１）
まず、本発明の実施の形態１のＳＲＡＭを備えた半導体装置を、図１および図２を用いて説明する。図１を用いてＳＲＡＭの平面構造を説明する。図１において、破線で囲まれた領域がメモリセル１個分の領域である。このメリセル領域内には、２個のアクセストランジスタ１ａ，１ｂ、２個のドライバトランジスタ２ａ，２ｂおよび２個のロードトランジスタ３ａ，３ｂが形成されている。
【００３７】
また、アクセストランジスタ１ａ，１ｂそれぞれの一方のソース／ドレイン領域１２ａ，１２ｄが形成されている。ドライバトランジスタ２ａ，２ｂそれぞれの一方のソース／ドレイン領域１２ｃ，１２ｆが形成されている。アクセストランジスタ１ａ，１ｂおよびドライバトランジスタ２ａ，２ｂが共用する、平面構造がＬ字型のソース／ドレイン領域１２ｂ，１２ｅが形成されている。ロードトランジスタ３ａ，３ｂそれぞれのソース／ドレイン領域１２ｇ，１２ｈ，１２ｉ，１２ｊが形成されている。
【００３８】
また、ソース／ドレイン領域１２ａ，１２ｂ，１２ｃ，１２ｄ，１２ｅ，１２ｆはｎ型活性領域である。ソース／ドレイン領域１２ｇ，１２ｈ，１２ｉ，１２ｊはｐ型活性領域である。破線内における半導体基板上のソース／ドレイン領域１２ａ，１２ｂ，１２ｃ，１２ｄ，１２ｅ，１２ｆ，１２ｇ，１２ｈ，１２ｉ，１２ｊ以外の半導体基板上の領域には、分離絶縁膜１１が形成されている。
【００３９】
また、多結晶シリコン膜の１層構造または多結晶シリコン膜とシリサイド膜との２層構造からなるゲート電極が以下のように形成されている。すなわち、ソース／ドレイン領域１２ａ，１２ｄとソース／ドレイン領域１２ｂ，１２ｅとの間には、ゲート電極１３ａが形成されている。ソース／ドレイン領域１２ｃ，１２ｇとソース／ドレイン領域１２ｂ，１２ｈとの間には、ゲート電極１３ｂが形成されている。ソース／ドレイン領域１２ｆ，１２ｊとソース／ドレイン領域１２ｅ，１２ｉとの間には、ゲート電極１３ｃが形成されている。
【００４０】
また、ソース／ドレイン領域１２ｂ，１２ｅには、平面構造がソース／ドレイン領域１２ｂ，１２ｅの外周に沿うようにＬ字型の外周を有する第１コンタクトプラグ２０ａ，２０ｂが接続されている。この第１コンタクトプラグ２０ａ，２０ｂは、ゲート電極１３ｂ，１３ｃを覆うシリコン窒化膜（図示せず）に対して自己整合的に形成されたコンタクトホールに埋込まれている。また、ゲート電極１３ｂ，１３ｃには、第１コンタクトプラグ１４ｄ，１４ｃが接続されている。ソース／ドレイン領域１２ｇ，１２ｊには、ゲート電極１３ｂ，１３ｃの表面を覆うシリコン窒化膜（図示せず）に対して自己整合的に形成された第１コンタクトプラグ１４ｇ，１４ｈが接続されている。ソース／ドレイン領域１２ｈ，１２ｉには、第１コンタクトプラグ１４ｅ，１４ｆが接続されている。第１コンタクトプラグ２０ａ，１４ｃ，１４ｅの上面には、第１金属配線層１５ａが接続されている。第１コンタクトプラグ２０ｂ，１４ｄ，１４ｆの上面には、第１金属配線層１５ｂが接続されている。第１コンタクトプラグ１４ｇ，１４ｈの上面には、第１金属配線層１５ｃが接続されている。第１金属配線層１５ｃは電源Ｖｃｃに接続されている。
【００４１】
また、ソース／ドレイン領域１２ａ，１２ｄ，１２ｃ，１２ｆには、ゲート電極１３ａ，１３ｂ，１３ｃの表面を覆うシリコン窒化膜（図示せず）に対して自己整合的に形成された第２コンタクトプラグ１６ａ，１６ｂ，１６ｃ，１６ｄが接続されている。第２コンタクトプラグ１６ａ，１６ｂ，１６ｃ，１６ｄの上面には、第２金属配線層１７ａ，１７ｂ，１７ｃ，１７ｄが形成されている。
【００４２】
次に、上記平面構造を有する本発明のＳＲＡＭ断面構造を、図１のII−II線断面構造が示された図２および図１のIII−III線断面構造が示された図３を用いて説明する。図２に示すように、半導体基板２１には、主表面から所定の深さにかけて、ｐ型ウェル２２が形成されている。半導体基板２１の主表面から所定の高さの位置から半導体基板２１の所定の深さの位置までにかけて素子形成領域を分離形成する分離絶縁膜１１が形成されている。
【００４３】
半導体基板２１の主表面上それぞれの素子形成領域には、ゲート絶縁膜を介してゲート電極１３ｂ，１３ｃが形成されている。ゲート電極１３ｂ，１３ｃの側壁には、サイドウォール窒化膜２４ａ，２４ｂ，２４ｃ，２４ｄが形成されている。それぞれの素子形成領域の半導体基板２１の主表面から所定の深さにかけて、図１においてソース／ドレイン領域１２ｃ，１２ｂ，１２ｅ，１２ｆを構成する、比較的不純物濃度が低いｎ-不純物領域１２ｑ，１２ｒ，１２ｓ，１２ｔと比較的不純物濃度が高いｎ+不純物領域１２ｎ，１２ｋ，１２ｍ，１２ｐとが形成されている。ゲート電極１３ｂ，１３ｃ、サイドウォール窒化膜２４ａ，２４ｂ，２４ｃ，２４ｄ、分離絶縁膜１１および半導体基板２１の主表面を覆うようにシリコン窒化膜２６が形成されている。シリコン窒化膜２６の上には、層間絶縁膜２５ａが形成されている。
【００４４】
層間絶縁膜２６を貫通してｎ+不純物領域１２ｋ，１２ｎに至るコンタクトホールがシリコン窒化膜２６に対して自己整合的に形成されている。このコンタクトホールには、第１コンタクトプラグ２０ａ，２０ｂが形成されている。第１コンタクトプラグ２０ａ，２０ｂの上面には、第１金属配線層１５ａ，１５ｂが形成されている。第１金属配線層１５ａ，１５ｂおよび層間絶縁膜２５ａを覆うように層間絶縁膜２５ｂが形成されている。層間絶縁膜２５ａ，２５ｂを貫通してｎ+不純物領域１２ｍ，１２ｐに至るコンタクトホールには、第２コンタクトプラグ１６ｃ，１６ｄが形成されている。第２コンタクトプラグ１６ｃ，１６ｄの上面には、第２金属配線層１７ｃ，１７ｄが形成されている。第１金属配線層１５ａ，１５ｂが位置する領域の層間絶縁膜２５ｂの上には、第２金属配線層１７ａ，１７ｂが形成されている。また、図示はしていないが、層間絶縁膜を貫通してｎ+不純物領域１２ｋ，１２ｎに至るコンタクトホールは、図３に示すように、アクセストランジスタ１ａ，１ｂのゲート電極１３ａを覆うシリコン窒化膜２６に対しても自己整合的に形成されている。
【００４５】
上記のような構造にすることにより、高濃度不純物領域１２ｋ，１２ｎに接続するそれぞれのコンタクトホールがゲート電極１３ａ，１３ｂ，１３ｃそれぞれを覆うシリコン窒化膜２６に対して自己整合的に形成されている。それにより、サイドウォール窒化膜２４ａ，２４ｃおよびシリコン窒化膜２６により、コンタクトプラグ２０ａ，２０ｂとアクセストランジスタ１ａ，１ｂおよびドライバトランジスタ２ａ，２ｂのゲート電極１３ａ，１３ｂ，１３ｃとの間の絶縁性が確保されるとともに、コンタクトプラグ２０ａ，２０ｂが形成されるコンタクトホールは、その底面がアクセストランジスタ１ａ，１ｂのゲート電極１３ａおよびドライバトランジスタ２ａ，２ｂのゲート電極１３ｂ，１３ｃの両方に最も接近した位置に形成される。そのため、コンタクトプラグ２０ａ，２０ｂの全底面に接する高濃度不純物領域１２ｋ，１２ｎは、コンタクトホールから自己整合的に不純物が注入されれば、アクセストランジスタ１ａ，１ｂおよびドライバトランジスタ２ａ，２ｂのいずれか一方に片寄った領域に形成されない。すなわち、高濃度不純物領域１２ｋ，１２ｎは、アクセストランジスタ１ａ，１ｂおよびドライバトランジスタ２ａ，２ｂのゲート電極１３ａ，１３ｂ，１３ｃのそれぞれに接近した位置に形成される。そのため、ソース／ドレイン領域１２ｂ，１２ｅ内において、ゲート電極１３ａ，１３ｂ，１３ｃ近傍に形成された比較的濃度が低い低濃度不純物領域１２ｓ，１２ｒの距離が、アクセストランジスタ１ａ，１ｂおよびドライバトランジスタ２ａ，２ｂ側双方において短くなる。したがって、アクセストランジスタ１ａ，１ｂおよびドライバトランジスタ２ａ，２ｂが共用するソース／ドレイン領域１２ｂ，１２ｅに接続された第１コンタクトプラグ２０ａ，２０ｂと、それぞれのトランジスタとの間の電子の移動速度が大きくなる。その結果、アクセストランジスタ１ａ，１ｂおよびドライバトランジスタ２ａ，２ｂ側双方のトランジスタ特性が向上する。
【００４６】
また、ドライバトランジスタ２ａ，２ｂのゲート電極１３ｂ，１３ｃを覆うシリコン窒化膜２６に対して自己整合的にコンタクトホールが形成されるため、マスク開口部に誤差が生じた場合にも、コンタクトホールの底面は所定の位置に形成される。そのため、コンタクトホールから注入される不純物によって形成される高濃度不純物領域１２ｋ，１２ｎは、所定の位置に形成される。それにより、ドライバトランジスタ２ａ，２ｂの電圧依存特性が安定する。そのため、半導体装置ごとに、ドライバトランジスタ２ａ，２ｂおよびロードトランジスタ３ａ，３ｂ双方の電圧依存特性に差異が生じるおそれを低減することができる。
【００４７】
また、上記のようなアクセストランジスタ１ａ，１ｂとドライバトランジスタ２ａ，２ｂとが直線上に形成されていないようなＳＲＡＭの構造においても、アクセストランジスタ１ａ，１ｂおよびドライバトランジスタ２ａ，２ｂのゲート電極１３ａ，１３ｂ，１３ｃを覆うシリコン窒化膜２６の双方に自己整合的に形成されるコンタクトホールが開口されれば、上記のような効果を得ることができる。それにより、ＳＲＡＭの平面レイアウトの自由度が増す。すなわち、上記のＳＲＡＭのように、アクセストランジスタ１ａ，１ｂとドライバトランジスタ２ａ，２ｂとを、互いに共用するソース／ドレイン領域１２ｂ，１２ｅに対して略直交するような位置関係となるように形成すれば、コンパクトな平面レイアウトにすることも可能となる。
【００４８】
また、高濃度のｎ+不純物領域１２ｋ、１２ｎを形成するために不純物をコンタクトホールから注入すれば、ソース／ドレイン領域内にソース／ドレイン領域の形状に沿うように形成することができる。そのため、他の領域に与える影響を最小限に抑えた領域にのみｎ+不純物領域１２ｋ、１２ｎを形成することができる。また、コンタクトホールに形成される第１コンタクトプラグ２０ａ，２０ｂも、ソース／ドレイン領域１２ｂ，１２ｅ内において、ソース／ドレイン領域１２ｂ，１２ｅの形状に沿うように形成すれば、他の領域に与える影響を最小限に抑えることができる。
【００４９】
（実施の形態２）
次に、本発明の実施の形態２の半導体装置を、図４を用いて説明する。本実施の形態の半導体装置は、実施の形態１において、図１を用いて平面構造示した半導体装置の構造とほぼ同様であるが、図４に示すように、第１コンタクトプラグ２０ａ，２０ｂの上面には、第１コンタクトプラグ２０ａ，２０ｂの上面の一部のみを覆う第１金属配線層２１ａ，２１ｂが接続されていることが異なる。
【００５０】
このような構造にすることにより、第１コンタクトプラグ２０ａ，２０ｂの上面の一部の領域にかけてのみ第１金属配線層２１ａ，２１ｂが形成されている。そのため、第２コンタクトプラグ１６ａ、１６ｂ、１６ｃ，１６ｄが形成される位置から所定の距離を置くような位置までにのみ第１金属配線層２１ａ，２１ｂを形成することができる。そのため、第２コンタクトプラグ１６ａ，１６ｂ，１６ｃ，１６ｄと第１金属配線層２１ａ，２１ｂとの間の距離を所定の値以上に確保することができる。その結果、第２コンタクトプラグ１６ａ，１６ｂ，１６ｃ，１６ｄと第１金属配線層２１ａ，２１ｂとが互いに悪影響を与え合うこと、または、第２コンタクトプラグ１６ａ，１６ｂ，１６ｃ，１６ｄと第１金属配線層２１ａ，２１ｂとが短絡することを防止することができる。
【００５１】
（実施の形態３）
次に、本発明の実施の形態３の半導体装置を、図５および図６を用いて説明する。実施の形態２においては、第１金属配線層２１ａ，２１ｂが、第１コンタクトプラグ２０ａ，２０ｂの上面に接触するように形成されている。しかしながら、本実施の形態においては、第１金属配線層２１ａ，２１ｂおよび第１コンタクトプラグ２０ａ，２０ｂの代わりに、図５に示すように、第１コンタクトプラグ部と第１金属配線層部とが同一の材料で一体形成された配線層２１ｄが設けられていることが異なる。
【００５２】
実施の形態２においては、第１コンタクトプラグ２０ａ，２０ｂと第１金属配線層２１ａ，２１ｂとを別の材料を用いて形成したため、第１コンタクトプラグ２０ａ，２０ｂと第１金属配線層２１ａ，２１ｂとの界面の接触状態が不良となる場合においては、第１コンタクトプラグ２０ａ，２０ｂと第１金属配線層２１ａ，２１ｂとの間の電気伝導性が劣化することがある。
【００５３】
しかしながら、本実施の形態においては、実施の形態２における第１コンタクトプラグ２０ａ，２０ｂおよび第１金属配線層２１ａ，２１ｂの代わりに、第１コンタクトプラグ部と第１金属配線層部とが同一材料で一体形成された配線層２１ｄが形成されるため、配線層２１ｄは、その電気伝導性が不良となることがない。その結果、半導体装置の性能が向上する。
【００５４】
なお、上記本実施の形態の半導体装置の製造方法は、まず、図６に示すように、コンタクトホールを埋込むとともに、層間絶縁膜２５ａの上に、第１コンタクトプラグ部２１ｂと同じ材料を用いて第１金属配線層部２１ｃを一体的に堆積する。その後、レジスト膜３０ａを用いて、第１コンタクトプラグ部２１ｂおよび第１金属配線層部２１ｃの一部をエッチングすることにより、第１コンタクトプラグ部および第１金属配線層部とが一体形成された配線層２１ｄを形成する。これにより、上記本実施の形態の半導体装置の構造が形成される。
【００５５】
なお、今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなく特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【図面の簡単な説明】
【図１】 本発明の実施の形態１のＳＲＡＭの平面構造を模式的に示す図である。
【図２】 図１のII−II線断面の構造を示す図である。
【図３】 図１のIII−III線断面の構造を示す図である。
【図４】 本発明の実施の形態２のＳＲＡＭの平面構造を模式的に示す図である。
【図５】 本発明の実施の形態３のＳＲＡＭにおいて、図４のＶ−Ｖ線断面の構造を示す図である。
【図６】 本発明の実施の形態３のＳＲＡＭの製造方法を示すための図である。
【図７】 ＳＲＡＭの回路図を示す模式図である。
【図８】 従来のＳＲＡＭの平面構造を模式的に示す図である。
【図９】 図８のIX−IX線断面の構造を示す図である。
【符号の説明】
１ａ，１ｂ アクセストランジスタ、２ａ，２ｂ ドライバトランジスタ、３ａ，３ｂ ロードトランジスタ、１１ 分離絶縁膜、１２ａ，１２ｂ，１２ｃ，１２ｄ，１２ｅ，１２ｆ，１２ｇ，１２ｈ，１２ｉ，１２ｊ ソース／ドレイン領域、１３ａ，１３ｂ，１３ｃ ゲート電極、１４ｃ，１４ｄ，１４ｅ，１４ｆ，１４ｇ，１４ｈ，２０ａ，２０ｂ 第１コンタクトプラグ、１５ａ，１５ｂ，１５ｃ，２１ａ，２１ｂ 第１金属配線層、１６ａ，１６ｂ，１６ｃ，１６ｄ，１７ａ，１７ｂ，１７ｃ，１７ｄ 第２金属配線層、２１ｄ 配線層。
【発明の属する技術分野】
本発明は、アクセストランジスタおよびドライバトランジスタを有するスタティックランダムアクセスメモリを備えた半導体装置に関するものである。
【０００２】
【従来の技術】
従来から、スタティックランダムアクセスメモリ（Static Random Access Memory）（以下、「ＳＲＡＭ」という。）には、ゲート電極を覆う保護絶縁膜に対して自己整合的に形成されるコンタクトホールを開口する技術が用いられている。以下、従来のＳＲＡＭを、図７〜図９を用いて説明する。
【０００３】
まず、ＳＲＡＭのメモリセルを、図７に示す等価回路図を用いて説明する。電源電極Ｖｃｃと接地電極ＧＮＤとの間には、ロードトランジスタ１０３ａおよびドライバトランジスタ１０２ａが直列に接続されている。また、電源電極Ｖｃｃと接地電極ＧＮＤとの間には、ロードトランジスタ１０３ｂおよびドライバトランジスタ１０２ｂも直列に接続されている。すなわち、ロードトランジスタ１０３ａおよびドライバトランジスタ１０２ａとロードトランジスタ１０３ａおよびドライバトランジスタ１０２ａとは並列に接続されている。ロードトランジスタ１０３ａのゲート電極とドライバトランジスタ１０２ａのゲート電極とはゲート間配線により接続されている。ロードトランジスタ１０３ｂのゲート電極とドライバトランジスタ１０２ｂのゲート電極ともゲート間配線により接続されている。
【０００４】
ロードトランジスタ１０３ａとドライバトランジスタ１０２ａとの間のストレージ電極１０６ａを構成する部分には、アクセストランジスタ１０１ａのソース／ドレイン電極が接続されている。ロードトランジスタ１０３ｂとドライバトランジスタ１０２ｂとの間のストレージ電極１０６ｂを構成する部分には、アクセストランジスタ１０１ｂのソース／ドレイン電極が接続されている。
【０００５】
また、ストレージ電極１０６ａと、ロードトランジスタ１０３ｂとドライバトランジスタ１０２ｂとの間のゲート間配線とが接続されている。ストレージ電極１０６ｂと、ロードトランジスタ１０３ａとドライバトランジスタ１０２ａとの間のゲート間配線とが接続されている。アクセストランジスタ１０１ａ，１０１ｂそれぞれのゲート電極には、ワード線１０５が接続されている。アクセストランジスタ１０１ａ，１０１ｂそれぞれのソース／ドレイン電極には、ビット線１０４ａ，１０４ｂがそれぞれ接続されている。
【０００６】
次に、ＳＲＡＭの平面構造を説明する。図８において、破線で囲まれた領域がメモリセル１個分の領域である。このメリセル領域内には、２個のアクセストランジスタ１０１ａ，１０１ｂ、２個のドライバトランジスタ１０２ａ，１０２ｂおよび２個のロードトランジスタ１０３ａ，１０３ｂが形成されている。
【０００７】
また、半導体基板の主表面には、以下の不純物拡散領域が形成されている。すなわち、アクセストランジスタ１０１ａ，１０１ｂそれぞれの一方のソース／ドレイン領域１１２ｄ，１１２ａが形成されている。また、ドライバトランジスタ１０２ａ，１０２ｂそれぞれの一方のソース／ドレイン領域１１２ｆ，１１２ｃが形成されている。また、アクセストランジスタ１０１ａ，１０１ｂおよびドライバトランジスタ１０２ａ，１０２ｂが共用するソース／ドレイン領域１１２ｅ，１１２ｂが形成されている。また、ロードトランジスタ１０３ａ，１０３ｂそれぞれのソース／ドレイン領域１１２ｉ，１１２ｊ，１１２ｇ，１１２ｈが形成されている。
【０００８】
また、ソース／ドレイン領域１１２ａ，１１２ｂ，１１２ｃ，１１２ｄ，１１２ｅ，１１２ｆはｎ型活性領域である。ソース／ドレイン領域１１２ｇ，１１２ｈ，１１２ｉ，１１２ｊはｐ型活性領域である。破線内における半導体基板上のソース／ドレイン領域１１２ａ，１１２ｂ，１１２ｃ，１１２ｄ，１１２ｅ，１１２ｆ，１１２ｇ，１１２ｈ，１１２ｉ，１１２ｊ以外の領域には、分離絶縁膜１１１が形成されている。
【０００９】
また、多結晶シリコン膜の１層構造または多結晶シリコン膜とシリサイド膜との２層構造からなるゲート電極が以下のように形成されている。すなわち、ソース／ドレイン領域１１２ａ，１１２ｄとソース／ドレイン領域１１２ｂ，１１２ｅとの間には、ゲート電極１１３ａが形成されている。ソース／ドレイン領域１１２ｃ，１１２ｇとソース／ドレイン領域１１２ｂ，１１２ｈとの間には、ゲート電極１１３ｂが形成されている。ソース／ドレイン領域１１２ｆ，１１２ｊとソース／ドレイン領域１１２ｅ，１１２ｉとの間には、ゲート電極１１３ｃが形成されている。
【００１０】
また、ソース／ドレイン領域１１２ｂ，１１２ｅには、第１コンタクトプラグ１１４ａ，１１４ｂが接続されている。ゲート電極１１３ｂ，１１３ｃには、第１コンタクトプラグ１１４ｄ，１１４ｃが接続されている。ソース／ドレイン領域１１２ｇ，１１２ｈ，１１２ｉ，１１２ｊには、第１コンタクトプラグ１１４ｇ，１１４ｅ，１１４ｆ，１１４ｈが接続されている。第１コンタクトプラグ１１４ａ，１１４ｃ，１１４ｅの上面には、第１金属配線層１１５ａが接続されている。第１コンタクトプラグ１１４ｂ，１１４ｄ，１１４ｆの上面には、第１金属配線層１１５ｂが接続されている。第１コンタクトプラグ１１４ｇ，１１４ｈの上面には、第１金属配線層１１５ｃが接続されている。第１金属配線層１１５ｃは電源電極Ｖｃｃに接続されている。
【００１１】
また、ソース／ドレイン領域１１２ａ，１１２ｃ，１１２ｄ，１１２ｆには、ゲート電極１１３ａ，１１３ｂ，１１３ｃの表面を覆うシリコン窒化膜（図示せず）に対して自己整合的に形成された第２コンタクトプラグ１１６ａ，１１６ｂ，１１６ｃ，１１６ｄが接続されている。第２コンタクトプラグ１１６ａ，１１６ｂ，１１６ｃ，１１６ｄの上面には、第２金属配線層１１７ａ，１１７ｂ，１１７ｃ，１１７ｄが形成されている。
【００１２】
次に、上記平面構造を有する従来のＳＲＡＭの断面構造を説明する。図８のIX−IX線断面構造が示された図９から分かるように、半導体基板１２１には、主表面から所定の深さにかけて、ｐ型ウェル１２２が形成されている。半導体基板１２１の主表面から所定の高さの位置から半導体基板１２１の所定の深さの位置までにかけて素子形成領域を分離形成する分離絶縁膜１１１が形成されている。
【００１３】
半導体基板１２１の主表面上それぞれの素子形成領域には、ゲート絶縁膜を介してゲート電極１１３ｂ，１１３ｃが形成されている。ゲート電極１１３ｂ，１１３ｃの側壁には、サイドウォール窒化膜１２４ａ，１２４ｂ，１２４ｃ，１２４ｄが形成されている。それぞれの素子形成領域の半導体基板１２１の主表面から所定の深さにかけて、比較的不純物濃度が低いｎ-不純物領域１１２ｑ，１１２ｒ，１１２ｓ，１１２ｔと比較的不純物濃度が高いｎ+不純物領域１１２ｎ，１１２ｋ，１１２ｍ，１１２ｐとが形成されている。ｎ-不純物領域１１２ｑとｎ+不純物領域１１２ｍとによりソース／ドレイン領域１１２ｃを構成している。ｎ-不純物領域１１２ｒとｎ+不純物領域１１２ｋとによりソース／ドレイン領域１１２ｂを構成している。ｎ-不純物領域１１２ｓとｎ+不純物領域１１２ｎとによりソース／ドレイン領域１１２ｅを構成している。ｎ-不純物領域１１２ｔとｎ+不純物領域１１２ｐとによりソース／ドレイン領域１１２ｆを構成している。
【００１４】
ゲート電極１１３ｂ，１１３ｃ、サイドウォール窒化膜１２４ａ，１２４ｂ，１２４ｃ，１２４ｄ、分離絶縁膜１１１および半導体基板１２２の主表面を覆うようにシリコン窒化膜１２６が形成されている。シリコン窒化膜１２６の上には、層間絶縁膜１２５ａが形成されている。
【００１５】
層間絶縁膜１２５ａおよびシリコン窒化膜１２６を貫通してｎ+不純物領域１１２ｎ，１１２ｋに至るコンタクトホールには、第１コンタクトプラグ１１４ａ，１１４ｂが形成されている。第１コンタクトプラグ１１４ａ，１１４ｂの上面に接続するように、第１金属配線層１１５ａ，１１５ｂが形成されている。第１金属配線層１１５ａ，１１５ｂおよび層間絶縁膜１２５ａを覆うように層間絶縁膜１２５ｂが形成されている。層間絶縁膜１２５ａ，１２５ｂおよびシリコン窒化膜１２６を貫通してｎ+不純物領域１１２ｍ，１１２ｐに至るコンタクトホールには、第２コンタクトプラグ１１６ｃ，１１６ｄが形成されている。第２コンタクトプラグ１１６ｃ，１１６ｄの上面に接続するように、第２金属配線層１１７ｃ，１１７ｄが形成されている。第１金属配線層１１５ａ，１１５ｂが位置する領域の層間絶縁膜１２５ｂの上には、第２金属配線層１１７ａ，１１７ｂが形成されている。
【００１６】
【発明が解決しようとする課題】
上記従来のＳＲＡＭにおいては、記憶ノードである第１コンタクトプラグ１１４ａ，１１４ｂが形成されるコンタクトホールは、アクセストランジスタ１０１ａ，１０１ｂが共用するソース／ドレイン領域１１２ｂ，１１２ｅへ自己整合的に不純物を注入するための開口としても用いられる。この不純物注入によりソース／ドレイン領域は、その領域内に高濃度不純物領域が形成される。
【００１７】
また、トランジスタの反応速度を大きくするためには、できる限り高濃度不純物領域をゲート電極に接近させる必要がある。しかしながら、従来のＳＲＡＭにおては、第１コンタクトプラグ１１４ａ，１１４ｂが形成されるコンタクトホールは、ゲート電極１１３ａ，１１３ｂ，１１３ｃそれぞれを覆うシリコン窒化膜１２６に対して自己整合的に形成されているようなものではない。
【００１８】
したがって、第１コンタクトプラグ１１４ａ，１１４ｂを形成するためのコンタクトホールの平面的な位置が、アクセストランジスタ１０１ａ，１０１ｂおよびドライバトランジスタ１０２ａ，１０２ｂのどちらか一方に片寄って形成された場合、アクセストランジスタ１０１ａ，１０１ｂおよびドライバトランジスタ１０２ａ，１０２ｂの性能が異なってしまう。すなわち、第１コンタクトプラグ１１４ａ，１１４ｂを形成するためのコンタクトホールが接近して形成されたゲート電極側は、高濃度不純物領域もゲート電極に接近して形成される。そのため、ゲート電極と第１コンタクトプラグとの間の低濃度不純物領域との距離が短くなる。その結果、トランジスタの反応速度は速くなる。また、第１コンタクトプラグ１１４ａ，１１４ｂを形成するためのコンタクトホールが遠ざかった位置に形成されたゲート電極側は、高濃度不純物領域もゲート電極から遠ざかって形成される。そのため、ゲート電極と第１コンタクトプラグとの間の低濃度不純物領域との距離が長くなる。その結果、トランジスタの反応速度は遅くなる。したがって、アクセストランジスタおよびドライバトランジスタのうちいずれか一方の性能を向上させれば、他方の性能が劣化するという問題がある。
【００１９】
たとえば、高濃度不純物領域を、ドライバトランジスタ１０２ａ，１０２ｂのゲート電極１１３ｂ，１１３ｃに接近させるために、アクセストランジスタ１０１ａ，１０１ｂのゲート電極１１３ａから離れた位置に第１コンタクトプラグ１１４ａ，１１４ｂが形成されるコンタクトホールを開口する。この場合、図８に示すように、ソース／ドレイン領域１１２ｂ，１１２ｅがＬ字型に形成されているＳＲＡＭであるため、高濃度不純物領域が、アクセストランジスタ１０１ａ，１０１ｂから離れた位置に形成されてしまう。そのため、ゲート電極１１３ａと高濃度不純物領域との間の低濃度の不純物領域の距離が長くなる。すなわち、ゲート電極１１３ａと第１コンタクトプラグ１１４ａ，１１４ｂとの間の電気抵抗が大きくなる。その結果、アクセストランジスタ１０１ａ，１０１ｂのトランジスタ特性が劣化する。
【００２０】
また、高濃度不純物領域を、ドライバトランジスタ１０２ａ，１０２ｂのゲート電極１１３ｂ，１１３ｃに接近させる距離が製造工程において生じる誤差により変化するため、それぞれの半導体装置同士を比較すると、ドライバトランジスタ１０２ａ，１０２ｂとロードトランジスタ１０３ａ，１０３ｂと間で電圧依存特性の差異が生じる。そのため、書き込み電圧のマージンおよび読み出し電圧のマージンを十分に確保することができない半導体装置が製造されるおそれが生じるという問題がある。
【００２１】
また、アクセストランジスタ１０１ａ，１０１ｂのゲート電極１１３ａに接近して第１コンタクトプラグを形成するためのコンタクトホールが形成された場合、上記と同様の理由により、ドライバトランジスタ１０２ａ，１０２ｂのトランジスタ特性が劣化するとともに、半導体装置ごとにドライバトランジスタ１０２ａ，１０２ｂとロードトランジスタ１０３ａ，１０３ｂとの間で電圧依存特性の差異が生じる。
【００２２】
上記の問題を解決するために、第１コンタクトプラグ１１４ａ，１１４ｂが形成されるコンタクトホールを、アクセストランジスタ１０１ａ，１０１ｂおよびドライバトランジスタ１０２ａ，１０２ｂ双方に接近させたものを各２個所づつに形成することが考えられる。しかしながら、このような構造にすれば、メモリセル領域が大きくなってしまう。また、第１金属配線層１１５ａ，１１５ｂと他の導電層との間において、短絡を生じないような所定の距離を確保する必要がある。しかしながら、従来のＳＲＡＭにおいては、第１金属配線層１１５ａ，１１５ｂが第１コンタクトプラグ１１４ａ，１１４ｂの上面を完全に覆うように接続されているため、第１コンタクトプラグ１１４ａ，１１４ｂをゲート電極１１３ａ，１１３ｂ，１１３ｃに対して近づけすぎると、第１金属配線層１１５ａ，１１５ｂと第２コンタクトプラグ１１６ａ，１１６ｂ，１１６ｃ，１１６ｄとが短絡してしまう。そのため、第１コンタクトプラグ１１４ａ，１１４ｂをアクセストランジスタ１０１ａ，１０１ｂのゲート電極１１３ａまたはドライバトランジスタ１０２ａ，１０２ｂのゲート電極１１３ｂ，１１３ｃ方向に接近して形成することが困難であると問題がある。
【００２３】
本発明は上記の課題を解決するためになされたものであり、その目的は、アクセストランジスタおよびドライバトランジスタ双方のトランジスタ特性が向上され、かつ、半導体装置ごとのドライバトランジスタとロードトランジスタとの間で電圧依存特性の差異が改善されたＳＲＡＭを備えた半導体装置を提供することである。
【００２４】
【課題を解決するための手段】
本発明の実施の形態の半導体装置は、半導体基板の主表面上にアクセストランジスタおよびドライバトランジスタ有するスタティックランダムアクセスメモリを備えた半導体装置であって、半導体基板の主表面上で交差するように規定された第１の軸および第２の軸と、第１の軸上に形成されたアクセストランジスタのゲート電極と、第２の軸上に形成されたドライバトランジスタのゲート電極と、第１の軸と第２の軸との交差点で、第１の軸および第２の軸に沿って形成されたアクセストランジスタとドライバトランジスタとが共用するソース／ドレイン領域と、アクセストランジスタのゲート電極の表面を覆う第１絶縁膜と、ドライバトランジスタのゲート電極の表面を覆う第２絶縁膜と、半導体基板の主表面、第１絶縁膜の表面および第２絶縁膜の表面を覆うように形成された層間絶縁膜と、層間絶縁膜を貫通してソース／ドレイン領域に至り、第１および第２絶縁膜に対して自己整合的に形成され、かつ、第１の軸と第２の軸との交差点で第１の軸の方向から第２の軸の方向へ曲がっているコンタクトホールと、コンタクトホールに形成された導電性のコンタクトプラグとを備えている。
これによれば、アクセストランジスタおよびドライバトランジスタの双方のトランジスタ特性が向上する。
【００３１】
また、本発明の実施の形態における半導体装置は、層間絶縁膜の上面からコンタクトプラグの上面の一部の領域に接続するように形成された導電層をさらに備えていてもよい。
【００３３】
また、本発明の実施の形態の半導体装置は、コンタクトプラグと導電層とが同一物質で形成されていてもよい。
【００３４】
また、本発明の実施の形態においては、アクセストランジスタとドライバトランジスタとが共用されるソース／ドレイン領域に対して略直交する位置に形成されば、コンパクトな平面レイアウトをすることが可能になる。
また、本発明の実施の形態の半導体装置は、ソース／ドレイン領域中において周囲の領域よりも高い不純物濃度を有しかつコンタクトプラグの全底面に接触するように形成された高濃度不純物領域をさらに備えていてもよい。
また、本発明の実施の形態においては、コンタクトホールが第１および第２の連続したセグメントを有し、第１の連続したセグメントが、第１の軸に沿って第２の軸よりも大きな距離にわたって延びており、第２の連続したセグメントが、第２の軸に沿って第１の軸よりも大きな距離にわたって延びていてもよい。また、コンタクトプラグがＬ字形であってもよい。
【００３５】
【発明の実施の形態】
以下、本発明の実施の形態を図に基づいて説明する。
【００３６】
（実施の形態１）
まず、本発明の実施の形態１のＳＲＡＭを備えた半導体装置を、図１および図２を用いて説明する。図１を用いてＳＲＡＭの平面構造を説明する。図１において、破線で囲まれた領域がメモリセル１個分の領域である。このメリセル領域内には、２個のアクセストランジスタ１ａ，１ｂ、２個のドライバトランジスタ２ａ，２ｂおよび２個のロードトランジスタ３ａ，３ｂが形成されている。
【００３７】
また、アクセストランジスタ１ａ，１ｂそれぞれの一方のソース／ドレイン領域１２ａ，１２ｄが形成されている。ドライバトランジスタ２ａ，２ｂそれぞれの一方のソース／ドレイン領域１２ｃ，１２ｆが形成されている。アクセストランジスタ１ａ，１ｂおよびドライバトランジスタ２ａ，２ｂが共用する、平面構造がＬ字型のソース／ドレイン領域１２ｂ，１２ｅが形成されている。ロードトランジスタ３ａ，３ｂそれぞれのソース／ドレイン領域１２ｇ，１２ｈ，１２ｉ，１２ｊが形成されている。
【００３８】
また、ソース／ドレイン領域１２ａ，１２ｂ，１２ｃ，１２ｄ，１２ｅ，１２ｆはｎ型活性領域である。ソース／ドレイン領域１２ｇ，１２ｈ，１２ｉ，１２ｊはｐ型活性領域である。破線内における半導体基板上のソース／ドレイン領域１２ａ，１２ｂ，１２ｃ，１２ｄ，１２ｅ，１２ｆ，１２ｇ，１２ｈ，１２ｉ，１２ｊ以外の半導体基板上の領域には、分離絶縁膜１１が形成されている。
【００３９】
また、多結晶シリコン膜の１層構造または多結晶シリコン膜とシリサイド膜との２層構造からなるゲート電極が以下のように形成されている。すなわち、ソース／ドレイン領域１２ａ，１２ｄとソース／ドレイン領域１２ｂ，１２ｅとの間には、ゲート電極１３ａが形成されている。ソース／ドレイン領域１２ｃ，１２ｇとソース／ドレイン領域１２ｂ，１２ｈとの間には、ゲート電極１３ｂが形成されている。ソース／ドレイン領域１２ｆ，１２ｊとソース／ドレイン領域１２ｅ，１２ｉとの間には、ゲート電極１３ｃが形成されている。
【００４０】
また、ソース／ドレイン領域１２ｂ，１２ｅには、平面構造がソース／ドレイン領域１２ｂ，１２ｅの外周に沿うようにＬ字型の外周を有する第１コンタクトプラグ２０ａ，２０ｂが接続されている。この第１コンタクトプラグ２０ａ，２０ｂは、ゲート電極１３ｂ，１３ｃを覆うシリコン窒化膜（図示せず）に対して自己整合的に形成されたコンタクトホールに埋込まれている。また、ゲート電極１３ｂ，１３ｃには、第１コンタクトプラグ１４ｄ，１４ｃが接続されている。ソース／ドレイン領域１２ｇ，１２ｊには、ゲート電極１３ｂ，１３ｃの表面を覆うシリコン窒化膜（図示せず）に対して自己整合的に形成された第１コンタクトプラグ１４ｇ，１４ｈが接続されている。ソース／ドレイン領域１２ｈ，１２ｉには、第１コンタクトプラグ１４ｅ，１４ｆが接続されている。第１コンタクトプラグ２０ａ，１４ｃ，１４ｅの上面には、第１金属配線層１５ａが接続されている。第１コンタクトプラグ２０ｂ，１４ｄ，１４ｆの上面には、第１金属配線層１５ｂが接続されている。第１コンタクトプラグ１４ｇ，１４ｈの上面には、第１金属配線層１５ｃが接続されている。第１金属配線層１５ｃは電源Ｖｃｃに接続されている。
【００４１】
また、ソース／ドレイン領域１２ａ，１２ｄ，１２ｃ，１２ｆには、ゲート電極１３ａ，１３ｂ，１３ｃの表面を覆うシリコン窒化膜（図示せず）に対して自己整合的に形成された第２コンタクトプラグ１６ａ，１６ｂ，１６ｃ，１６ｄが接続されている。第２コンタクトプラグ１６ａ，１６ｂ，１６ｃ，１６ｄの上面には、第２金属配線層１７ａ，１７ｂ，１７ｃ，１７ｄが形成されている。
【００４２】
次に、上記平面構造を有する本発明のＳＲＡＭ断面構造を、図１のII−II線断面構造が示された図２および図１のIII−III線断面構造が示された図３を用いて説明する。図２に示すように、半導体基板２１には、主表面から所定の深さにかけて、ｐ型ウェル２２が形成されている。半導体基板２１の主表面から所定の高さの位置から半導体基板２１の所定の深さの位置までにかけて素子形成領域を分離形成する分離絶縁膜１１が形成されている。
【００４３】
半導体基板２１の主表面上それぞれの素子形成領域には、ゲート絶縁膜を介してゲート電極１３ｂ，１３ｃが形成されている。ゲート電極１３ｂ，１３ｃの側壁には、サイドウォール窒化膜２４ａ，２４ｂ，２４ｃ，２４ｄが形成されている。それぞれの素子形成領域の半導体基板２１の主表面から所定の深さにかけて、図１においてソース／ドレイン領域１２ｃ，１２ｂ，１２ｅ，１２ｆを構成する、比較的不純物濃度が低いｎ-不純物領域１２ｑ，１２ｒ，１２ｓ，１２ｔと比較的不純物濃度が高いｎ+不純物領域１２ｎ，１２ｋ，１２ｍ，１２ｐとが形成されている。ゲート電極１３ｂ，１３ｃ、サイドウォール窒化膜２４ａ，２４ｂ，２４ｃ，２４ｄ、分離絶縁膜１１および半導体基板２１の主表面を覆うようにシリコン窒化膜２６が形成されている。シリコン窒化膜２６の上には、層間絶縁膜２５ａが形成されている。
【００４４】
層間絶縁膜２６を貫通してｎ+不純物領域１２ｋ，１２ｎに至るコンタクトホールがシリコン窒化膜２６に対して自己整合的に形成されている。このコンタクトホールには、第１コンタクトプラグ２０ａ，２０ｂが形成されている。第１コンタクトプラグ２０ａ，２０ｂの上面には、第１金属配線層１５ａ，１５ｂが形成されている。第１金属配線層１５ａ，１５ｂおよび層間絶縁膜２５ａを覆うように層間絶縁膜２５ｂが形成されている。層間絶縁膜２５ａ，２５ｂを貫通してｎ+不純物領域１２ｍ，１２ｐに至るコンタクトホールには、第２コンタクトプラグ１６ｃ，１６ｄが形成されている。第２コンタクトプラグ１６ｃ，１６ｄの上面には、第２金属配線層１７ｃ，１７ｄが形成されている。第１金属配線層１５ａ，１５ｂが位置する領域の層間絶縁膜２５ｂの上には、第２金属配線層１７ａ，１７ｂが形成されている。また、図示はしていないが、層間絶縁膜を貫通してｎ+不純物領域１２ｋ，１２ｎに至るコンタクトホールは、図３に示すように、アクセストランジスタ１ａ，１ｂのゲート電極１３ａを覆うシリコン窒化膜２６に対しても自己整合的に形成されている。
【００４５】
上記のような構造にすることにより、高濃度不純物領域１２ｋ，１２ｎに接続するそれぞれのコンタクトホールがゲート電極１３ａ，１３ｂ，１３ｃそれぞれを覆うシリコン窒化膜２６に対して自己整合的に形成されている。それにより、サイドウォール窒化膜２４ａ，２４ｃおよびシリコン窒化膜２６により、コンタクトプラグ２０ａ，２０ｂとアクセストランジスタ１ａ，１ｂおよびドライバトランジスタ２ａ，２ｂのゲート電極１３ａ，１３ｂ，１３ｃとの間の絶縁性が確保されるとともに、コンタクトプラグ２０ａ，２０ｂが形成されるコンタクトホールは、その底面がアクセストランジスタ１ａ，１ｂのゲート電極１３ａおよびドライバトランジスタ２ａ，２ｂのゲート電極１３ｂ，１３ｃの両方に最も接近した位置に形成される。そのため、コンタクトプラグ２０ａ，２０ｂの全底面に接する高濃度不純物領域１２ｋ，１２ｎは、コンタクトホールから自己整合的に不純物が注入されれば、アクセストランジスタ１ａ，１ｂおよびドライバトランジスタ２ａ，２ｂのいずれか一方に片寄った領域に形成されない。すなわち、高濃度不純物領域１２ｋ，１２ｎは、アクセストランジスタ１ａ，１ｂおよびドライバトランジスタ２ａ，２ｂのゲート電極１３ａ，１３ｂ，１３ｃのそれぞれに接近した位置に形成される。そのため、ソース／ドレイン領域１２ｂ，１２ｅ内において、ゲート電極１３ａ，１３ｂ，１３ｃ近傍に形成された比較的濃度が低い低濃度不純物領域１２ｓ，１２ｒの距離が、アクセストランジスタ１ａ，１ｂおよびドライバトランジスタ２ａ，２ｂ側双方において短くなる。したがって、アクセストランジスタ１ａ，１ｂおよびドライバトランジスタ２ａ，２ｂが共用するソース／ドレイン領域１２ｂ，１２ｅに接続された第１コンタクトプラグ２０ａ，２０ｂと、それぞれのトランジスタとの間の電子の移動速度が大きくなる。その結果、アクセストランジスタ１ａ，１ｂおよびドライバトランジスタ２ａ，２ｂ側双方のトランジスタ特性が向上する。
【００４６】
また、ドライバトランジスタ２ａ，２ｂのゲート電極１３ｂ，１３ｃを覆うシリコン窒化膜２６に対して自己整合的にコンタクトホールが形成されるため、マスク開口部に誤差が生じた場合にも、コンタクトホールの底面は所定の位置に形成される。そのため、コンタクトホールから注入される不純物によって形成される高濃度不純物領域１２ｋ，１２ｎは、所定の位置に形成される。それにより、ドライバトランジスタ２ａ，２ｂの電圧依存特性が安定する。そのため、半導体装置ごとに、ドライバトランジスタ２ａ，２ｂおよびロードトランジスタ３ａ，３ｂ双方の電圧依存特性に差異が生じるおそれを低減することができる。
【００４７】
また、上記のようなアクセストランジスタ１ａ，１ｂとドライバトランジスタ２ａ，２ｂとが直線上に形成されていないようなＳＲＡＭの構造においても、アクセストランジスタ１ａ，１ｂおよびドライバトランジスタ２ａ，２ｂのゲート電極１３ａ，１３ｂ，１３ｃを覆うシリコン窒化膜２６の双方に自己整合的に形成されるコンタクトホールが開口されれば、上記のような効果を得ることができる。それにより、ＳＲＡＭの平面レイアウトの自由度が増す。すなわち、上記のＳＲＡＭのように、アクセストランジスタ１ａ，１ｂとドライバトランジスタ２ａ，２ｂとを、互いに共用するソース／ドレイン領域１２ｂ，１２ｅに対して略直交するような位置関係となるように形成すれば、コンパクトな平面レイアウトにすることも可能となる。
【００４８】
また、高濃度のｎ+不純物領域１２ｋ、１２ｎを形成するために不純物をコンタクトホールから注入すれば、ソース／ドレイン領域内にソース／ドレイン領域の形状に沿うように形成することができる。そのため、他の領域に与える影響を最小限に抑えた領域にのみｎ+不純物領域１２ｋ、１２ｎを形成することができる。また、コンタクトホールに形成される第１コンタクトプラグ２０ａ，２０ｂも、ソース／ドレイン領域１２ｂ，１２ｅ内において、ソース／ドレイン領域１２ｂ，１２ｅの形状に沿うように形成すれば、他の領域に与える影響を最小限に抑えることができる。
【００４９】
（実施の形態２）
次に、本発明の実施の形態２の半導体装置を、図４を用いて説明する。本実施の形態の半導体装置は、実施の形態１において、図１を用いて平面構造示した半導体装置の構造とほぼ同様であるが、図４に示すように、第１コンタクトプラグ２０ａ，２０ｂの上面には、第１コンタクトプラグ２０ａ，２０ｂの上面の一部のみを覆う第１金属配線層２１ａ，２１ｂが接続されていることが異なる。
【００５０】
このような構造にすることにより、第１コンタクトプラグ２０ａ，２０ｂの上面の一部の領域にかけてのみ第１金属配線層２１ａ，２１ｂが形成されている。そのため、第２コンタクトプラグ１６ａ、１６ｂ、１６ｃ，１６ｄが形成される位置から所定の距離を置くような位置までにのみ第１金属配線層２１ａ，２１ｂを形成することができる。そのため、第２コンタクトプラグ１６ａ，１６ｂ，１６ｃ，１６ｄと第１金属配線層２１ａ，２１ｂとの間の距離を所定の値以上に確保することができる。その結果、第２コンタクトプラグ１６ａ，１６ｂ，１６ｃ，１６ｄと第１金属配線層２１ａ，２１ｂとが互いに悪影響を与え合うこと、または、第２コンタクトプラグ１６ａ，１６ｂ，１６ｃ，１６ｄと第１金属配線層２１ａ，２１ｂとが短絡することを防止することができる。
【００５１】
（実施の形態３）
次に、本発明の実施の形態３の半導体装置を、図５および図６を用いて説明する。実施の形態２においては、第１金属配線層２１ａ，２１ｂが、第１コンタクトプラグ２０ａ，２０ｂの上面に接触するように形成されている。しかしながら、本実施の形態においては、第１金属配線層２１ａ，２１ｂおよび第１コンタクトプラグ２０ａ，２０ｂの代わりに、図５に示すように、第１コンタクトプラグ部と第１金属配線層部とが同一の材料で一体形成された配線層２１ｄが設けられていることが異なる。
【００５２】
実施の形態２においては、第１コンタクトプラグ２０ａ，２０ｂと第１金属配線層２１ａ，２１ｂとを別の材料を用いて形成したため、第１コンタクトプラグ２０ａ，２０ｂと第１金属配線層２１ａ，２１ｂとの界面の接触状態が不良となる場合においては、第１コンタクトプラグ２０ａ，２０ｂと第１金属配線層２１ａ，２１ｂとの間の電気伝導性が劣化することがある。
【００５３】
しかしながら、本実施の形態においては、実施の形態２における第１コンタクトプラグ２０ａ，２０ｂおよび第１金属配線層２１ａ，２１ｂの代わりに、第１コンタクトプラグ部と第１金属配線層部とが同一材料で一体形成された配線層２１ｄが形成されるため、配線層２１ｄは、その電気伝導性が不良となることがない。その結果、半導体装置の性能が向上する。
【００５４】
なお、上記本実施の形態の半導体装置の製造方法は、まず、図６に示すように、コンタクトホールを埋込むとともに、層間絶縁膜２５ａの上に、第１コンタクトプラグ部２１ｂと同じ材料を用いて第１金属配線層部２１ｃを一体的に堆積する。その後、レジスト膜３０ａを用いて、第１コンタクトプラグ部２１ｂおよび第１金属配線層部２１ｃの一部をエッチングすることにより、第１コンタクトプラグ部および第１金属配線層部とが一体形成された配線層２１ｄを形成する。これにより、上記本実施の形態の半導体装置の構造が形成される。
【００５５】
なお、今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなく特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【図面の簡単な説明】
【図１】 本発明の実施の形態１のＳＲＡＭの平面構造を模式的に示す図である。
【図２】 図１のII−II線断面の構造を示す図である。
【図３】 図１のIII−III線断面の構造を示す図である。
【図４】 本発明の実施の形態２のＳＲＡＭの平面構造を模式的に示す図である。
【図５】 本発明の実施の形態３のＳＲＡＭにおいて、図４のＶ−Ｖ線断面の構造を示す図である。
【図６】 本発明の実施の形態３のＳＲＡＭの製造方法を示すための図である。
【図７】 ＳＲＡＭの回路図を示す模式図である。
【図８】 従来のＳＲＡＭの平面構造を模式的に示す図である。
【図９】 図８のIX−IX線断面の構造を示す図である。
【符号の説明】
１ａ，１ｂ アクセストランジスタ、２ａ，２ｂ ドライバトランジスタ、３ａ，３ｂ ロードトランジスタ、１１ 分離絶縁膜、１２ａ，１２ｂ，１２ｃ，１２ｄ，１２ｅ，１２ｆ，１２ｇ，１２ｈ，１２ｉ，１２ｊ ソース／ドレイン領域、１３ａ，１３ｂ，１３ｃ ゲート電極、１４ｃ，１４ｄ，１４ｅ，１４ｆ，１４ｇ，１４ｈ，２０ａ，２０ｂ 第１コンタクトプラグ、１５ａ，１５ｂ，１５ｃ，２１ａ，２１ｂ 第１金属配線層、１６ａ，１６ｂ，１６ｃ，１６ｄ，１７ａ，１７ｂ，１７ｃ，１７ｄ 第２金属配線層、２１ｄ 配線層。
Claims (6)
- 半導体基板の主表面上にアクセストランジスタおよびドライバトランジスタを有するスタティックランダムアクセスメモリを備えた半導体装置であって、
前記半導体基板の主表面上で交差するように規定された第１の軸および第２の軸と、
前記第１の軸上に形成された前記アクセストランジスタのゲート電極と、
前記第２の軸上に形成された前記ドライバトランジスタのゲート電極と、
前記第１の軸と前記第２の軸との交差点で、前記第１の軸および前記第２の軸に沿って形成された前記アクセストランジスタと前記ドライバトランジスタとが共用するソース／ドレイン領域と、
前記アクセストランジスタのゲート電極の表面を覆う第１絶縁膜と、
前記ドライバトランジスタのゲート電極の表面を覆う第２絶縁膜と、
前記半導体基板の前記主表面、前記第１絶縁膜の表面および前記第２絶縁膜の表面を覆うように形成された層間絶縁膜と、
前記層間絶縁膜を貫通して前記ソース／ドレイン領域に至り、前記第１および第２絶縁膜に対して自己整合的に形成され、かつ、前記第１の軸と前記第２の軸との交差点で前記第１の軸の方向から前記第２の軸の方向へ曲がっているコンタクトホールと、
前記コンタクトホールに形成された導電性のコンタクトプラグとを備えた、半導体装置。 - 前記層間絶縁膜の上面から前記コンタクトプラグの上面の一部の領域に接続するように形成された導電層をさらに備えた、請求項１に記載の半導体装置。
- 前記コンタクトプラグと前記導電層とが同一物質で形成された、請求項２に記載の半導体装置。
- 前記第１軸と前記第２軸とが略垂直に交差する、請求項１記載の半導体装置。
- 前記ソース／ドレイン領域中において周囲の領域よりも高い不純物濃度を有しかつ前記コンタクトプラグの全底面に接触するように形成された高濃度不純物領域をさらに備えた、請求項１に記載の半導体装置。
- 前記コンタクトプラグがＬ字形である、請求項１に記載の半導体装置。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27226899A JP4308990B2 (ja) | 1999-09-27 | 1999-09-27 | 半導体装置 |
| DE10012124A DE10012124A1 (de) | 1999-09-27 | 2000-03-13 | Halbleitervorrichtung |
| TW089105676A TW451431B (en) | 1999-09-27 | 2000-03-28 | Semiconductor device |
| US09/544,598 US6417545B1 (en) | 1999-09-27 | 2000-04-06 | Semiconductor device |
| KR1020000032333A KR100344376B1 (ko) | 1999-09-27 | 2000-06-13 | 반도체 장치 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27226899A JP4308990B2 (ja) | 1999-09-27 | 1999-09-27 | 半導体装置 |
Publications (3)
| Publication Number | Publication Date |
|---|---|
| JP2001093991A JP2001093991A (ja) | 2001-04-06 |
| JP2001093991A5 JP2001093991A5 (ja) | 2006-11-09 |
| JP4308990B2 true JP4308990B2 (ja) | 2009-08-05 |
Family
ID=17511490
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP27226899A Expired - Fee Related JP4308990B2 (ja) | 1999-09-27 | 1999-09-27 | 半導体装置 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US6417545B1 (ja) |
| JP (1) | JP4308990B2 (ja) |
| KR (1) | KR100344376B1 (ja) |
| DE (1) | DE10012124A1 (ja) |
| TW (1) | TW451431B (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100467027B1 (ko) * | 2003-01-07 | 2005-01-24 | 삼성전자주식회사 | 수직 트랜지스터로 구성된 에스램 소자 및 그 제조방법 |
| US8259248B2 (en) * | 2006-12-15 | 2012-09-04 | Seiko Epson Corporation | Electrooptic device and electronic device |
| US8772905B2 (en) * | 2008-12-30 | 2014-07-08 | Micron Technology, Inc. | Integration of resistors and capacitors in charge trap memory device fabrication |
| US10943911B2 (en) * | 2018-04-17 | 2021-03-09 | International Business Machines Corporation | Vertical transport devices with greater density through modified well shapes |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0541458A (ja) | 1991-08-06 | 1993-02-19 | Sony Corp | 半導体装置及びその製造方法 |
| US5359226A (en) * | 1993-02-02 | 1994-10-25 | Paradigm Technology, Inc. | Static memory with self aligned contacts and split word lines |
| JPH08293560A (ja) | 1995-04-24 | 1996-11-05 | Mitsubishi Electric Corp | 半導体装置及びその製造方法 |
| JPH09260510A (ja) | 1996-01-17 | 1997-10-03 | Hitachi Ltd | 半導体集積回路装置およびその製造方法 |
| KR100204419B1 (ko) * | 1996-03-29 | 1999-06-15 | 김영환 | 반도체 소자의 제조방법 |
| JPH10135355A (ja) | 1996-11-01 | 1998-05-22 | Sony Corp | 半導体記憶装置及びその製造方法 |
| JP2000188340A (ja) * | 1998-12-21 | 2000-07-04 | Mitsubishi Electric Corp | スタティック型半導体記憶装置およびその製造方法 |
-
1999
- 1999-09-27 JP JP27226899A patent/JP4308990B2/ja not_active Expired - Fee Related
-
2000
- 2000-03-13 DE DE10012124A patent/DE10012124A1/de not_active Ceased
- 2000-03-28 TW TW089105676A patent/TW451431B/zh not_active IP Right Cessation
- 2000-04-06 US US09/544,598 patent/US6417545B1/en not_active Expired - Fee Related
- 2000-06-13 KR KR1020000032333A patent/KR100344376B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| US6417545B1 (en) | 2002-07-09 |
| DE10012124A1 (de) | 2001-04-19 |
| KR100344376B1 (ko) | 2002-07-24 |
| KR20010029796A (ko) | 2001-04-16 |
| JP2001093991A (ja) | 2001-04-06 |
| TW451431B (en) | 2001-08-21 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP4570811B2 (ja) | 半導体装置 | |
| JP2689888B2 (ja) | 半導体装置及びその製造方法 | |
| JP3430084B2 (ja) | 不揮発性半導体記憶装置の製造方法 | |
| US5654572A (en) | Static random access memory device | |
| JP3807836B2 (ja) | 半導体装置および半導体装置の製造方法 | |
| US6940152B2 (en) | Semiconductor storage device and its manufacturing method | |
| JPH09232447A (ja) | 半導体メモリ装置 | |
| JP2998679B2 (ja) | 半導体記憶装置及びその製造方法 | |
| JP4308990B2 (ja) | 半導体装置 | |
| KR100377082B1 (ko) | 반도체 장치 | |
| US7429762B2 (en) | Semiconductor device and method of fabricating the same | |
| JP3712313B2 (ja) | Ｓｒａｍセルの構造及びその製造方法 | |
| JP2950232B2 (ja) | 半導体記憶装置の製造方法 | |
| JP3981798B2 (ja) | 半導体記憶装置及びその製造方法 | |
| KR100312144B1 (ko) | 반도체 장치 및 그의 제조방법 | |
| US5731618A (en) | Semiconductor device and method of manufacturing thereof | |
| KR950009897B1 (ko) | 스태틱 ram셀 | |
| JP2001024068A (ja) | 半導体装置の製造方法 | |
| JPH07240476A (ja) | 半導体集積回路装置およびその製造方法 | |
| JP3342338B2 (ja) | 不揮発性半導体記憶装置の製造方法 | |
| US6147387A (en) | Static random access memory | |
| JP3055491B2 (ja) | 半導体装置およびその製造方法 | |
| JP3003184B2 (ja) | マスクｒｏｍ | |
| JP2596405B2 (ja) | 半導体集積回路装置の製造方法 | |
| JP2005347296A (ja) | 半導体装置および半導体装置の製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20060926 |
|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20060926 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20090115 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20090217 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20090403 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20090428 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20090507 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120515 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120515 Year of fee payment: 3 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120515 Year of fee payment: 3 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120515 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130515 Year of fee payment: 4 |
|
| LAPS | Cancellation because of no payment of annual fees |