KR100204419B1 - 반도체 소자의 제조방법 - Google Patents
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Abstract
본 발명은 6개의 NMOS로 구성되는 반도체 소자의 제조방법을 제공하는 것을 목적으로 한다. 이러한 목적을 달성하기 위한 반도체 소자의 제조방법은 P형 반도체 기판의 소정 부분에 소자 분리 절연막을 형성하는 단계; 예정된 영역에 게이트 전극을 형성하는 단계; N-LDD마스크를 이용하여 N-접합을 형성하는 단계; 게이트 전극 측벽에 LDD 형성용 절연막 스페이서를 형성하는 단계; N+소오스/드레인 마스크를 이용하여 N+접합을 형성하되, 상기 셀 노드로 예정된 NMOS접합은 게이트 전극과 인접된 일정 영역에는ㅗ N-접합과 N+접합이 겹쳐서 형성되고, 나머지 부분은 N+접합만을 형성하는 단계를 포함하며, P형 불순물 영역에 형성되는 세 노드로 예정된 NMOS 트랜지스터의 N+접합 캐패시턴스를 증가시키는 것을 특징으로 한다.
Description
제1도는 풀 씨모스 에스램 셀의 회로도.
제2도는 본 발명의 실시예에 따른 풀 씨모스 에스램 셀을 구현하기 위한 평면도.
제3a, b도는 본 발명의 풀 씨모스 에스램 셀의 제조방법을 보여주는 도면으로서, 제2도의 X-X'선을 따라 절단된 단면도.
* 도면의 주요부분에 대한 부호의 설명
T1, T2 : 구동 트랜지스터(NMOS) T3, T4 : 액세스 트랜지스터(NMOS)
T5, T6 : 풀업 트랜지스터(PMOS) N1, N2 : 셀 노드
A1, A2 : P-액티브 마스크 B1, B2 : N-액티브 마스크
C1, C2, C3 : 게이트 전극 마스크 D1∼D6 : 게이트 전극 마스크
E : N-LDD 마스크 100 : N-LDD 형성용 절연막 스페이서
5A1, 5B1, 5C1 : N-접합(소오스/드레인 전극)
5A2, 5B2, 5C2 : N+접합(소오스/드레인 전극)
본 발명은 메모리형 반도체 소자에 관한 것으로서, 특히 6개의 트랜지스터로 구성되는 높은 캐패시턴스를 갖는 에스램 셀에 관한 것이다.
메모리 반도체 소자는 기억방식에 따라 에스램(SRAM : Static Random Access Memory)과 디램(DRAM : Dynamic Random Acess Memory))으로 분류된다. DRAM은 하나의 트랜지스터와 하나의 캐패시터로 구성되어, 캐패시터에 전하를 축적하므로써, 정보를 기억시키고, 시간의 경과와 함께 전하가 방전하는 메모리이다. 그러므로 DRAM에서 데이터를 계속 유지시키기 위해서는 일정시간 내에 다시 써 넣기(Refresh)를 해야 한다.
반면에 SRAM은 플립플롭(Flip-Flop)을 메모리 소자로 사용한 램으로서, 전원을 끄지 않는 한 그 내용이 보존되는 메모리이다.
에스램은 풀-다운(Pull-Down)인 2개의 구동 트랜지스터(Driver Transistor)와, 2개의 액세스(트랜스퍼) 트랜지스터[Access(Transfer) Transistor], 그리고 2개의 풀-업 소자(Pull-up Device)로 구성되며, 높은 속도의 특성을 가진다. 에스램의 구조는 풀-업 소자의 형태에 따라 크게 세 가지-풀 씨모스 셀(Full CMOS Cell), 부하저항(HLR : High Load Resister) 셀, 및 박막 트랜지스터(TFT) 셀-로 구분되고 있다.
일반적으로 로직 반도체 장치에서 사용되는 메모리 소자는 풀 씨모스 에스램(6개의 트랜지스터 셀)이 널리 사용되고 있다.
풀 씨모스 셀은 풀-업 소자로서 P-채널 벌크 모스펫(Bulk MOSFET)이 사용되며, HLR 셀은 풀-업 소자로서 높은 저항값을 갖는 폴리실리콘을 사용하며, TFT 셀은 풀-업 소자로서 P-채널 폴리실리콘 박막 트랜지스터(TFT)를 사용할 때의 셀이다.
이들 각각의 셀은 서로의 장, 단점을 가지며 용도에 따라 선택하여 사용한다. 즉, 풀 씨모스 에스램 셀은 소자 특성이 가장 우수하고, 공정이 단순한 반면, 셀 크기가 커서 로직 반도체 장치에 소량의 기억소자를 사용하고자 할 때 사용된다. HLR 에스램 셀과 TFT 에스램 셀은 소자 특성이 취약하고, 공정이 복잡한 반면, 셀 크기를 현저히 줄일 수 있어 기억소자 전용으로 사용되는 반도체 기억장치에 사용된다.
이들 중 풀 씨모스 에스램은 소자 특성이 가장 우수하고, 공정이 단순한 반면, 하나의 단위 셀에 NMOS와 PMOS를 함께 내장하므로써 상호 웰 사이의 분리를 위한 면적이 크게 요구되어 셀 크기가 상대적으로 크므로 논리 반도체 장치에 소량의 기억소자를 사용하고자 할 때 사용된다.
HLR 에스램 셀과 TFT 에스램 셀은 소자 특성이 취약하고 공정이 복잡한 반면, 셀크기를 현저히 줄일 수 있어 기억소자 전용으로 사용되는 반도체 기억장치에 사용한다.
고집적 에스램 셀에서 고려해야 할 가장 심각한 문제중의 하나는 소프트 에러로서, 이러한 소프트 에러에 대한 면역성(immunity)을 결정하는 두가지 요소는 풀업 소자의 온 상태의 전류(Ion)와 셀 노드 캐패시턴스이다.
첨부한 도면 제1도는 풀 씨모스 에스램 셀의 회로 구성도로서, 셀 노드 N1이 하이 노드 전압 Vh인 경우를 고려할 때, 셀 노드 캐패시턴스 및 풀업 소자의 온 상태의 전류는 소프트 에러 면역성과 다음과 같은 관계를 가진다.
액세스 트랜지스터 T3가 온되면, Vh는 Vdd에서 Vdd-Vt로 감소한다. 이 때, Vdd 전원 공급부로부터 풀업 소자를 통하여 충분한 양의 전류가 공급되면 Vh는 Vdd로 다시 증가하게 된다. 이와 같이, 액세스 트랜지스터 T3가 온 되어 Vh가 Vdd에서 Vdd-Vt로 감소할 때, 셀 노드 캐패시턴스가 클수록 Vdd-Vt로 내려가는 율이 낮아지며, 또한 Vdd 전원 공급으로 인해 Vh가 다시 Vdd로 복원되는 시간은 Ion이 클수록, 또한 셀 노드 캐패시턴스가 클수록 빨라진다. 따라서 소프트 에러에 대한 면역성을 향상시키기 위해서는 Ion 및 셀 노드 캐패시턴스를 가능한 한 크게 해야 한다.
종래의 에스램 구조에서 소오스/드레인 전극은 핫 캐리어 특성을 향상시키기 위하여 게이트 아래에서 불순물의 농도가 감소하는 그레이드 접합(GRADE JUCTION)을 형성하며, 이를 형성하기 위하여 인(Phosphorous)을 이용하여 N-LDD 영역을 형성하고, 비소(Arsenic)를 이용하여 N+접합을 형성한다. 이 경우, 인의 경우 농도 프로파일이 완만하여 접합 캐패시턴스가 작고, 비소의 경우 농도 프로파일이 매우 급격하여 접합 캐패시턴스가 크며, N+접합의 경우, N-LDD에 비해 농도가 10 내지 100배 정도 되며, 접합 캐패시턴스는 농도의 루트(Root)항으로 되어 N+접합이 N-LDD에 비해 접합 캐패시턴스가 대략 3 내지 10배 정도 크다.
그러나, 이러한 종래의 에스램 제조방법은 셀 노드 영역에도 그레이드 접합이 형성되므로, 셀 노드 캐패시턴스가 작아서 소프트 에러에 대한 면역성이 떨어지는 단점이 존재한다.
따라서, 본 발명은 에스램 셀에서 셀 노드로 예정된 NMOS 접합 형성시 게이트 전극과 인접된 일정 영역에만 N-LDD를 형성하고, 나머지 영역에는 N+접합만을 형성하여 접합 캐패시턴스를 극대화하므로써 별도의 공정을 추가하지 않고 NMOS 접합의 캐패시턴스를 증가시켜 소프트 에러의 면역성을 향상시킬 수 있는 반도체 소자의 제조방법을 제공하는 데 그 목적이 있다.
이와 같은 목적을 달성하기 위한 본 발명의 반도체 소자의 제조방법은 P형 반도체 기판의 소정 부분에 소자 분리 절연막을 형성하는 단계; 소자 분리 절연막 사이의 액티브 영역의 소정 영역에 게이트 전극을 형성하는 단계; 게이트 전극 사이의 셀 노드 예정 영역의 소정 부분에는 N-접합이 형성되지 않도록 N-LDD마스크를 이용하여 N-접합을 형성하는 단계; 게이트 전극 측벽에 LDD 형성용 절연막 스페이서를 형성하는 단계; N+소오스/드레인 마스크를 이용하여 N+접합을 형성하되, 셀 노드로 예정된 NMOS 접합은 게이트 전극과 인접된 일정 영역에는 N-접합과 N+접합이 겹쳐서 형성되고, 나머지 부분은 N+접합만을 형성하는 단계를 포함하는 것을 특징으로 한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명하면 다음과 같다.
제1도는 풀 씨모스 에스램 셀의 회로도로서, 데이터를 저장하는 방법을 설명하면 다음과 같다.
N1에 하이를, N2에 로우를 저장하기 위하여 워드선을 턴온시키고, 제1비트라인에 하이를 제2비트라인에 로우를 입력하면 트랜지스터 T6는 오프되고, 트랜지스터 T2는 온 되어 N2는 계속 로우로 되고, T5는 온 되고, T1은 오프 되어 N1은 계속 하이가 유지되며, 워드선이 오프되어도 계속 래치되어 N2는 계속 로우로 유지되고, N1은 계속 하이로 유지된다.
제2도는 본 발명에 따라 풀 씨모스 에스램 셀을 구현하기 위한 평면도로서, N-LDD영역을 형성하기 위한 인 불순물 주입시 셀 노드 영역인 NMOS 접합의 일정 부분에만 불순물을 주입하고 나머지 영역에는 N+접합만을 형성하므로써, NMOS 접합의 캐패시터스를 증가시켜 별도의 공정을 추가하지 않고 결과적으로 셀 노드의 캐패시턴스를 증가시켜 소프트 에러 면역성을 향상시킬 수 있다.
본 발명의 평면도는 풀 씨모스 에스램에 대해서만 도시하였으나 풀업 소자로서 높은 저항값을 갖는 폴리 실리콘을 사용하는 HLR 에스램과 P-채널 폴리 실리콘 TFT를 사용하는 TFT 에스램에도 동일하게 사용할 수 있다.
제3a, b도는 본 발명의 실시예에 따라 제2도의 NMOS를 제조하는 방법을 보여주는 단면도로서, 제2도의 절단선 X-X'를 따라 절단한 것이다.
먼저, 3a도에 도시한 것처럼, P형 반도체 기판(1)의 소정 부분에 소자 분리 절연막을 형성하고, 예정된 영역에 게이트 전극(4)을 형성한다.
이 후, N-LDD 마스크를 이용하여 N-접합(5A1,5B1,5C1)을 형성하되, 셀 노드로 예정된 NMOS 접합 영역에는 게이트 전극과 인접된 일정영역에만 N-접합(5B1)을 형성한다. 상기 N-접합은 인을 대략 1E13∼5E13/cm²정도 이온주입하여 형성한다
다음으로, 3b도에 도시한 바와 같이, 게이트 전극(4)의 측벽에 LDD형성용 절연막 스페이서(100)를 형성하고, N+소오스/드레인 마스크를 이용하여 N+접합 (소오스/드레인 전극 : 5A2,5B2,5C2)을 형성한다. 상기 게이트 전극(4)의 측벽에 형성되는 LDD형성용 절연막 스페이서(100)는 산화막이나 질화막을 사용할 수 있다.
상기 셀 노드로 예정된 NMOS 접합(5B1,5B2)은 게이트 전극과 인접된 일정 영역에는 N-접합(5B1)과 N+접합(5B2)이 겹쳐서 형성되고, 나머지 부분은 N+접합(5B2)만을 형성하여 접합 캐패시턴스를 극대화한다.
이상에서 설명한 바와 같이, 본 발명의 에스램 제조방법은 에스램 셀에서 셀 노드로 예정된 NMOS 접합 형성시 게이트 전극과 인접된 일정영역에만 N-LDD를 형성하고, 나머지 영역에는 N+접합만을 형성하여 접합 캐패시턴스를 극대화하므로써 별도의 공정을 추가하지 않고 NMOS 접합의 캐패시턴스를 증가시켜 소프트 에러에 대한 면역성을 향상시키는 장점이 있다.
여기에서는 본 발명의 특정실시예에 대하여 설명하고 도시하였지만 당업자에 의하여 이에 대한 수정과 변형을 할 수 있다. 따라서, 이하, 특허청구의 범위는 본 발명의 진정한 사상과 범위에 속하는 한 모든 수정과 변형을 포함하는 것으로 이해할 수 있다.
Claims (6)
- P형 반도체 기판의 소정 부분에 소자 분리 절연막을 형성하는 단계; 소자 분리 절연막 사이의 액티브 영역의 소정 영역에 게이트 전극을 형성하는 단계; 게이트 전극 사이의 셀 노드 예정 영역의 소정 부분에는 N-접합이 형성되지 않도록 N-LDD 마스크를 이용하여 N-접합을 형성하는 단계; 게이트 전극 측벽에 LDD 형성용 절연막 스페이서를 형성하는 단계; N+소오스/드레인 마스크를 이용하여 N+접합을 형성하되, 셀 노드로 예정된 NMOS 접합은 게이트 전극과 인접된 일정 영역에는 N-접합과 N+접합이 겹쳐서 형성되고, 나머지 부분은 N+접합만을 형성하는 단계를 포함하는 것을 특징으로 하는 에스램의 제조방법.
- 제1항에 있어서, 상기 에스램의 풀업 소자는 폴리실리콘을 사용하여 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제1항에 있어서, 상기 에스램의 풀업 소자는 P채널 폴리실리콘 박막 트랜지스터를 사용하여 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제1항에 있어서, 상기 에스램의 풀업 소자는 P 채널 벌크 모스펫을 사용하여 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제1항에 있어서, 상기 N-접합 형성단계는 인을 1E13∼5E13/cm2정도로 이온주입하여 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제1항에 있어서, 상기 절연막 스페이서는 산화막 또는 질화막으로 구성되는 절연막중 어느 하나로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
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