KR100214843B1 - 반도체 소자 및 그의 제조방법 - Google Patents

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Abstract

본 발명은 레지스터용 디플리션 트랜지스터를 갖는 에스램 셀을 제공하는 것을 목적으로 한다. 에스램 셀은 풀-다운인 2개의 구동 트랜지스터와, 2개의 액세스 트랜지스터 및 2개의 풀-업 소자를 구비하고, 상기 구동 트랜지스터, 액세스 트랜지스터 및 풀업 소자가 셀노드에서 각각 접속된다. 또한, 상기 액세스 트랜지스터와 상기 셀노드 사이에 개재되어 상기 액세스 트랜지스터의 전류를 감소시키는 저항용 디플리션 트랜지스터를 포함하며, 상기 디플리션 트랜지스터는 그의 게이트가 인접 셀노드에 연결되어 상기 인접 셀노드의 전압에 따라 그의 저항치가 변화되는 것을 특징으로 한다.

Description

반도체 소자 및 그의 제조방법
제1도는 종래의 실시 예에 따른 풀 씨모스 에스램 셀의 회로도.
제2도는 종래의 실시 예에 따라 풀 씨모스 에스램 셀을 구현하기 위한 평면도.
제3도는 본 발명의 실시 예에 따른 풀 씨모스 에스램 셀의 회로도.
제4도는 제3도의 풀 씨모스 에스램 셀을 구현하기 위한 평면도.
제5도는 제2도의 평면도에서 절단선 X-X'를 따라 절단된 단면도.
제6a와 6b도는 제4도의 평면도에서 도시한 풀 씨모스 에스램 셀을 형성하는 방법을 보여주는 것으로서, 절단선 X-X'를 따라 절단한 단면도.
* 도면의 주요부분에 대한 부호의 설명
T1, T2 : 구동 트랜지스터(NMOS) T3, T4 : 액세스 트랜지스터(NMOS)
T5, T6 : 풀업 트랜지스터(PMOS) R3, R4 : 디플리션 트랜지스터(NMOS)
N1, N2 : 셀 노드 A1, A2 : P-액티브 마스크
B1, B2 : N-액티브 마스크 C1, C2, C3 : 게이트 전극 마스크
D1∼D6 : 콘택 마스크 E : P-채널 Vt마스크
1 : P형 반도체 기판 2 : 소자 분리 절연막
3 : 게이트 산화막 6 : 층간 절연막
100 : 스크린 산화막 200 : N형 불순물 주입영역
4A : 구동 트랜지스터의 게이트 전극 4B : 액세스 트랜지스터의 게이트 전극
4R : 디플리션 트랜지스터의 게이트 전극
5A : 구동 트랜지스터의 소오스 전극
5B1 : 구동 트랜지스터의 드레인 전극
5B1, 5B2 : 디플리션 트랜지스터의 소오스/드레인 전극
5B2, 5C : 액세스 트랜지스터의 소오스/드레인 전극
7A, 7B, 7C : 배선
본 발명은 메모리형 반도체 소자에 관한 것으로서, 특히 레지스트용 디플리션 트랜지스터를 갖는 에스램 셀에 관한 것이다.
메모리 반도체 소자는 기억방식에 따라 에스램(SRAM : Static Random Access Memory)과 디램(DRAM : Dynamic Random Access Memory)으로 분류된다. DRAM은 하나의 트랜지스터와 하나의 캐패시터로 구성되어, 캐패시터에 전하를 축적하므로써, 정보를 기억시키고, 시간의 경과와 함께 전하가 방전하는 메모리이다. 그러므로 DRAM에서 데이터를 계속 유지시키기 위해서는 일정시간 내에 다시 써 넣기(Refresh)를 해야 한다.
반면에 SRAM은 플립플롭(Flip-Flop)을 메모리 소자로 사용한 램으로서, 전원을 끄지 않는 한 그 내용이 보존되는 메모리이다.
에스램은 풀-다운(Pull-Down)인 2개의 구동 트랜지스터(Driver Transistor)와, 2개의 액세스(트랜스퍼) 트랜지스터[Access(Transfer) Transistor], 그리고 2개의 풀-업 트랜지스터(Pull-up Transistor)로 구성되며, 높은 속도의 특성을 가진다. 에스램의 구조는 풀-업 소자의 형태에 따라 크게 세 가지-풀 씨모스 셀(Full CMOS Cell), 고부하저항(HLR : High Load Resister) 셀, 및 박막 트랜지스터(TFT) 셀-로 구분되고 있다.
일반적으로 로직 반도체 장치에서 사용되는 메모리 소자는 풀 씨모스 에스램(6개의 트랜지스터 셀)이 널리 사용되고 있다.
풀 씨모스 셀은 풀-업 소자로서 P-채널 벌크 모스펫(Bulk MOSFET)을 사용하며, HLR 셀은 풀-업 소자로서 높은 저항값을 갖는 폴리실리콘을 사용하며, TFT 셀은 풀-업 소자로서 P-채널 폴리실리콘 박막 트랜지스터(TFT)를 사용할 때의 셀이다.
이들 각각의 셀은 서로의 장, 단점을 가지며 용도에 따라 선택하여 사용한다. 즉, 풀 씨모스 에스램 셀은 소자 특성이 가장 우수하고, 공정이 단순한 반면, 셀 크기가 커서 로직 반도체 장치에 소량의 기억소자를 사용하고자 할 때 사용된다. HLR 에스램 셀과 TFT 에스램 셀은 소자 특성이 취약하고, 공정이 복잡한 반면, 셀 크기를 현저히 줄일 수 있어 기억 소자 전용으로 사용되는 반도체 기억장치에 사용된다.
첨부한 도면 제1도는 종래의 풀 씨모스 에스램의 회로도로서, 상기한 도면을 참조하여 데이터를 저장하는 방법을 설명하면 다음과 같다.
도면에서 T1, T2는 구동 트랜지스터로서 NMOS이고, T3, T4는 액세스 트랜지스터로서 NMOS이며, T5, T6는 풀업 트랜지스터로서, PMOS이다.
N1에 하이를 N2에 로우를 저장하기 위해서 워드선(W/L)을 턴-온 시키고, 제 1 비트 라인(BT1)에 하이를 제 2 비트라인(BT2)에 로우를 입력하면 T6은 오프되고, T2는 온되어 N2는 계속 로우로 되고, T5는 온되고 T1은 오프되어 N1은 계속 하이가 되며, 워드선이 오프되어도, 계속 래치되어 N2는 계속 로우로 유지되고, N1은 계속 하이로 유지된다.
이와 같은 SRAM의 특성을 결정하는 것 중의 하나가 구동 트랜지스터(Driver Transistor)와 액세스 트랜지스터(Access Transistor)의 전류 구동 용량비(Current Driving Capabibity Ratio)로서, 셀 비(IDSAT DRIVER TRANSISTOR/IDSAT ACCESS TRANSISTOR)라 하며, 구동 트랜지스터의 전류용량이 클수록, 액세스 트랜지스터의 전류용량이 작을수록(즉, 셀 비가 클수록) 셀의 특성이 향상된다.
셀 비에 관련하여 다시 제1도의 풀 씨모스 에스램 셀의 회로도를 참조하여 설명하면 다음과 같다.
노드 N1에 로우상태, N2에 하이 상태가 저장된 경우, N1전압은 액세스 트랜지스터와 구동 트랜지스터의 전류 용량비에 의해 전압 구동처럼 결정되기 때문에 구동 트랜지스터의 전류용량이 클수록, 액세스 트랜지스터의 전류용량이 작을수록(즉, 셀비가 클수록) N1의 전압은 작은 값을 유지하려고 한다. 이렇게 되면 읽기(READ) 동작시 액세스 트랜지스터인 T3, T4가 턴-온 되었을 때, 제 1비트 라인의 전압이 어떤 요인에 의해 변동되어도 N1전압은 로우 상태에서 크게 변동되지 않고, N1전압의 변동이 작으면 플립-플롭에 의해 연결된 N2전압도 여전히 하이 상태를 유지한다.
종래의 방법은 상기와 같은 이유로 에스램 셀을 구성하는 데 있어서, 액세스 트랜지스터의 폭은 작게 하고, 길이는 크게 하여 전류 용량을 줄이고, 구동 트랜지스터의 폭은 크게 하고, 길이는 작게 하여 전류용량을 늘려 전체적으로 셀 비를 조절한다.
그러나 트랜지스터의 폭과 길이는 일정크기 이하로는 줄일 수 없기 때문에 셀 비를 향상하기 위해서 셀 크기를 일정크기 이하로 줄일 수 없다는 문제점이 존재한다.
첨부한 도면 제2도는 종래의 실시 예에 따른 것으로서, 제1도의 풀 씨모스 에스램을 구현하기 위한 평면도이며, 제5도는 종래의 풀 씨모스 에스램의 단면 구조를 설명하기 위한 것으로서, 제2도의 절단선 X-X'선을 따라 절단한 단면도이다.
상기에서 구동 트랜지스터와 액세스 트랜지스터의 전류 구동 용량비인 셀비(IDSAT DRIVER TRANSISTOR/IDSAT ACCESS TRANSISTOR)를 높이기 위해서는 액세스 트랜지스터의 채널길이를 크게 형성해야만 가능하다.
따라서, 본 발명은 구동 트랜지스터와 액세스 트랜지스터 사이에 레이스터용 디플리션 트랜지스터를 각각 대응 접속되도록 추가로 구비하므로써, 액세스 트랜지스터의 전류용량을 줄여 셀 비를 향상시킬 수 있는 반도체 소자를 제공하는 데 그 목적이 있다.
본 발명의 다른 목적은 엑세스 트랜지스터의 채널길이를 크게 하지 않고, 셀비를 향상시킬 수 있는 반도체 소자의 제조방법을 제공하기 위한 것이다.
이와 같은 목적을 달성하기 위한 본 발명의 반도체 소자는 풀-다운인 2개의 구동 트랜지스터와, 2개의 액세스 트랜지스터 및 2개의 풀-업 소자를 구비하고, 상기 구동 트랜지스터, 액세스 트랜지스터 및 풀업 소자가 셀노드에서 각각 접속된다. 또한, 상기 액세스 트랜지스터와 상기 셀노드 사이에 개재되어 상기 액세스 트랜지스터의 전류를 감소시키는 저항용 디플리션 트랜지스터를 포함하며, 상기 디플리션 트랜지스터는 그의 게이트가 인접 셀노드에 연결되어 상기 인접 셀노드의 전압에 따라 그의 저항치가 변화되는 것을 특징으로 한다.
상기한 다른 목적을 달성하기 위한 반도체 소자의 제조방법은 N형 반도체 기판은 소정 부분에 소자 분리 절연막을 형성하는 단계; 액티브 영역의 소정 부분에 디플리션 트랜지스터 형성을 위한 N형 불순물을 소정 농도로 주입하는 단계; 상기 액티브 영역의 소정 부분에 구동 트랜지스터, 액세스 트랜지스터 및 디플리션 트랜지스터의 게이트 전극과 소오스/드레인 전극을 형성하는 단계를 포함하는 것을 특징으로 한다.
이하, 첨부한 도면을 참조하여 본 발명을 상세히 설명하면 다음과 같다.
제3도는 본 발명의 실시 예에 따른 8개의 트랜지스터를 갖는 풀 씨모스 에스램의 회로도이고, 제4도는 제3도의 풀 씨모스 에스램 셀을 구현하기 위한 평면도이다.
도 3을 참조하면, 본 발명에서는 셀노드(N1, N2)와 액세스 트랜지스터(T3, T4) 사이에 디플리션 트랜지스터(R3, R4)가 각각 개재된다. 여기서, 디플리션 트랜지스터(R3, R4)는 액세스 트랜지스터(T3, T4)의 소오스 및 셀노드(N1, N2)와 각각 연결됨과 동시에 그의 게이트가 인접 셀노드(N2, N1)와 각각 연결된다. 이에 따라, 디플리션 트랜지스터(R3, R4)는 액세스 트랜지스터(T3, T4)의 전류를 감소시킴과 동시에 인접 셀 노드(N2, N12)의 전압값에 따라 저항치가 변동되기 때문에, 디플리션 트랜지스터(R3, R4)를 통하여 흐르는 액세스 트랜지스터(T3, T4)의 전류량을 조절하는 것이 가능하므로, 결국 에스램 셀의 셀비를 향상시킬 수 있다.
또한, 상기한 디플리션 트랜지스터(T3, T4)는 별도의 추가면적이 요구되는 것 없이, 에스램 셀내의 액세스 트랜지스터와 구동 트랜지스터와 같은 NMOS 트랜지스터 영역에 개재하여 형성할 수 있다.
본 발명의 도면에는 풀 씨모스 에스램에 대해서만 도시하였으나 풀업 디바이스로서 높은 저항값을 갖는 폴리실리콘을 사용하는 HLR 에스램과 폴리실리콘 TFT를 사용하는 TFT에스램에도 동일하게 사용할 수 있다.
제6a도와 b도는 본 발명의 실시 예에 따라 풀 씨모스 에스램을 제조하는 방법을 보여주는 도면으로서, 제4도의 절단선 X-X'를 따라 절단된 단면도이다.
먼저, 제6a도에 도시한 바와 같이, P형 반도체 기판(1)의 소정 부분에 소자 분리 절연막(2)을 형성하고, 액티브 영역에는 스크린 산화막(100)을 얇게 형성한다.
그런 다음, 예정된 디플리션 트랜지스터의 채널 영역에 N형 불순물(200)을 주입한다. 상기 N형 불순물(200)은 인(P)이나 비소(As)를 대략 5E10∼5E12/cm2정도 이온주입하며, PMOS영역의 문턱 전압을 조절하기 위한 이온주입시 수행할 수 있으므로 별도의 공정이 추가되지 않는다.
다음으로, 제6b도와 같이, 예정된 영역에 게이트 전극(4A, 4R, 4B)을 형성하고, 소오스/드레인 전극(5A, 5B1, 5B2, 5C)을 형성한다. 이 후, 층간 절연막(6)을 전면에 형성한 다음, 예정된 영역에 콘택을 형성하여 배선(7A, 7B, 7C)을 형성한다.
이상에서 설명한 바와 같이, 본 발명의 에스램 셀 구조 및 그의 제조방법은 별도의 면적 증가 없이 구동 트랜지스터와 액세스 트랜지스터 사이에 디플리션 트랜지스터를 각각 첨가하여 액세스 트랜지스터의 레지스터로 사용하므로써 결과적으로 트랜지스터의 전류용량을 줄여 셀비를 향상시키는 효과를 제공한다.
여기에서는 본 발명의 특정실시예에 대하여 설명하고 도시하였지만 당업자에 의하여 이에 대한 수정과 변형을 할 수 있다. 따라서 이하, 특허청구의 범위는 본 발명의 진정한 사상과 범위에 속하는 한 모든 수정과 변형을 포함하는 것으로 이해할 수 있다.

Claims (7)

  1. 풀-다운인 2개의 구동 트랜지스터와, 2개의 액세스 트랜지스터 및 2개의 풀-업 소자를 구비하고, 상기 구동 트랜지스터, 액세스 트랜지스터 및 풀업 소자가 셀노드에서 각각 접속된 반도체 소자에 잇어서, 상기 액세스 트랜지스터와 상기 셀노드 사이에 개재되어 상기 액세스 트랜지스터의 전류를 감소시키는 저항용 디플리션 트랜지스터를 포함하며, 상기 디플리션 트랜지스터는 그의 게이트가 인접 셀노드에 연결되어 상기 인접 셀노드의 전압에 따라 그의 저항치가 변화되는 것을 특징으로 하는 반도체 소자.
  2. 제1항에 있어서, 상기 풀업 소자는 폴리실리콘으로 이루어진 고부하저항인 것을 특징으로 하는 반도체 소자.
  3. 제1항에 있어서, 상기 풀업 소자는 P채널 폴리실리콘 박막 트랜지스터인 것을 특징으로 하는 반도체 소자.
  4. 제1항에 있어서, 상기 풀업 소자는 P채널 벌크 모스펫인 것을 특징으로 하는 반도체 소자.
  5. P형 반도체 기판의 소정 부분에 소자 분리 졀연막을 형성하는 단계; 액티브 영역의 소정 부분에 디플리션 트랜지스터의 형성을 위한 N형 불순물을 소정 농도로 주입하는 단계; 상기 액티브 영역의 소정 부분에 구동 트랜지스터, 액세스 트랜지스터 및 디플리션 트랜지스터의 게이트 전극과 소오스/드레인 전극을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  6. 제5항에 있어서, 상기 N형 불순물의 이온 주입은 인을 5E10∼5E12/cm2의 범위로 이온주입하는 것을 특징으로 하는 반도체 소자의 제조방법.
  7. 제5항에 있어서, 상기 N형 불순물의 이온주입은 비소를 5E10∼5E12/cm2의 범위로 이온주입하는 것을 특징으로 하는 반도체 소자의 제조방법.
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