JP2658835B2 - スタチック型半導体記憶装置 - Google Patents
スタチック型半導体記憶装置Info
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- H10B10/00—Static random access memory [SRAM] devices
- H10B10/12—Static random access memory [SRAM] devices comprising a MOSFET load element
- H10B10/125—Static random access memory [SRAM] devices comprising a MOSFET load element the MOSFET being a thin film transistor [TFT]
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
- G11C11/412—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger using field-effect transistors only
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- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Semiconductor Memories (AREA)
- Thin Film Transistor (AREA)
Description
【０００１】
【産業上の利用分野】本発明はスタチック型半導体記憶
装置に関し、特にメモリセルの負荷素子として薄膜トラ
ンジスタを用いたスタチック型半導体記憶装置に関す
る。
装置に関し、特にメモリセルの負荷素子として薄膜トラ
ンジスタを用いたスタチック型半導体記憶装置に関す
る。
【０００２】
【従来の技術】従来、この種のスタチック型半導体記憶
装置においては、メモリセル部分が図５に示すような等
価回路で表される。すなわち、Ｐチャネル型ＭＯＳトラ
ンジスタＴ１とＮチャネル型ＭＯＳトランジスタＴ２と
を接続したインバータ回路と、Ｐチャネル型ＭＯＳトラ
ンジスタＴ３とＮチャネル型ＭＯＳトランジスタＴ４と
を接続したインバータ回路とを交差接続してフリップフ
ロップ回路を構成している。
装置においては、メモリセル部分が図５に示すような等
価回路で表される。すなわち、Ｐチャネル型ＭＯＳトラ
ンジスタＴ１とＮチャネル型ＭＯＳトランジスタＴ２と
を接続したインバータ回路と、Ｐチャネル型ＭＯＳトラ
ンジスタＴ３とＮチャネル型ＭＯＳトランジスタＴ４と
を接続したインバータ回路とを交差接続してフリップフ
ロップ回路を構成している。
【０００３】フリップフロップ回路ではＰチャネル型Ｍ
ＯＳトランジスタＴ１とＮチャネル型ＭＯＳトランジス
タＴ２との間の記憶ノードＮ１及びＰチャネル型ＭＯＳ
トランジスタＴ３とＮチャネル型ＭＯＳトランジスタＴ
４との間の記憶ノードＮ２に“１”または“０”のデー
タを任意に記憶することができる。
ＯＳトランジスタＴ１とＮチャネル型ＭＯＳトランジス
タＴ２との間の記憶ノードＮ１及びＰチャネル型ＭＯＳ
トランジスタＴ３とＮチャネル型ＭＯＳトランジスタＴ
４との間の記憶ノードＮ２に“１”または“０”のデー
タを任意に記憶することができる。
【０００４】記憶ノードＮ１，Ｎ２に接続されたＮチャ
ネル型ＭＯＳトランジスタＴ５，Ｔ６は読出しまたは書
込みを行うための転送ゲートであり、ワード線及びビッ
ト線に接続されている。これらワード線及びビット線を
選択することによって任意のメモリセルの選択が可能と
なる。ここで、Ｒ３，Ｒ４は抵抗素子である。
ネル型ＭＯＳトランジスタＴ５，Ｔ６は読出しまたは書
込みを行うための転送ゲートであり、ワード線及びビッ
ト線に接続されている。これらワード線及びビット線を
選択することによって任意のメモリセルの選択が可能と
なる。ここで、Ｒ３，Ｒ４は抵抗素子である。
【０００５】近年、例えば４メガビット以上のスタチッ
ク型記憶装置のような高集積のメモリにおいてはＰチャ
ネル型ＭＯＳトランジスタＴ１，Ｔ３を薄膜トランジス
タ（Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ；ＴＦ
Ｔ）で形成し、Ｎチャネル型ＭＯＳトランジスタＴ２，
Ｔ４の上層部に配置することが行われている。この技術
については、「４ＭビットＳＲＡＭ量産立ち上げ」（日
経マイクロデバイス１９９１年６月７２号、Ｐ．３５〜
６２）に記載されている。
ク型記憶装置のような高集積のメモリにおいてはＰチャ
ネル型ＭＯＳトランジスタＴ１，Ｔ３を薄膜トランジス
タ（Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ；ＴＦ
Ｔ）で形成し、Ｎチャネル型ＭＯＳトランジスタＴ２，
Ｔ４の上層部に配置することが行われている。この技術
については、「４ＭビットＳＲＡＭ量産立ち上げ」（日
経マイクロデバイス１９９１年６月７２号、Ｐ．３５〜
６２）に記載されている。
【０００６】すなわち、図６に示すように、シリコンか
らなる半導体基板表面に選択的に形成されたＮ+ 型拡散
層（不純物領域）１〜３はＮチャネル型ＭＯＳトランジ
スタＴ４，Ｔ６のソース・ドレイン領域であり、Ｎ+ 型
拡散層４〜６はＮチャネル型ＭＯＳトランジスタＴ２，
Ｔ５のソース・ドレイン領域である。
らなる半導体基板表面に選択的に形成されたＮ+ 型拡散
層（不純物領域）１〜３はＮチャネル型ＭＯＳトランジ
スタＴ４，Ｔ６のソース・ドレイン領域であり、Ｎ+ 型
拡散層４〜６はＮチャネル型ＭＯＳトランジスタＴ２，
Ｔ５のソース・ドレイン領域である。
【０００７】７は多結晶シリコン膜（第一ポリシリコン
層）からなるＮチャネル型ＭＯＳトランジスタＴ４のゲ
ート電極であり、８は多結晶シリコン膜（第一ポリシリ
コン層）からなるＮチャネル型ＭＯＳトランジスタＴ２
のゲート電極である。
層）からなるＮチャネル型ＭＯＳトランジスタＴ４のゲ
ート電極であり、８は多結晶シリコン膜（第一ポリシリ
コン層）からなるＮチャネル型ＭＯＳトランジスタＴ２
のゲート電極である。
【０００８】また、９，１０は多結晶シリコン膜（第一
ポリシリコン層）からなるワード線で、Ｎチャネル型Ｍ
ＯＳトランジスタＴ５，Ｔ６のゲート電極を兼ねてい
る。１１，１２は多結晶シリコン膜（第二ポリシリコン
層）からなるＮチャネル型ＭＯＳトランジスタＴ２，Ｔ
４のグランド（ＧＮＤ）配線である。
ポリシリコン層）からなるワード線で、Ｎチャネル型Ｍ
ＯＳトランジスタＴ５，Ｔ６のゲート電極を兼ねてい
る。１１，１２は多結晶シリコン膜（第二ポリシリコン
層）からなるＮチャネル型ＭＯＳトランジスタＴ２，Ｔ
４のグランド（ＧＮＤ）配線である。
【０００９】２４，２５は夫々多結晶シリコン膜（第三
ポリシリコン層）からなるＰチャネル型ＭＯＳトランジ
スタＴ１，Ｔ３のＴＦＴゲート電極である。１５，１６
は多結晶シリコン膜（第四ポリシリコン層）で、Ｐチャ
ネル型ＭＯＳトランジスタＴ１，Ｔ３のソース・ドレイ
ン・チャネル領域とＶｃｃ配線を兼ねている。
ポリシリコン層）からなるＰチャネル型ＭＯＳトランジ
スタＴ１，Ｔ３のＴＦＴゲート電極である。１５，１６
は多結晶シリコン膜（第四ポリシリコン層）で、Ｐチャ
ネル型ＭＯＳトランジスタＴ１，Ｔ３のソース・ドレイ
ン・チャネル領域とＶｃｃ配線を兼ねている。
【００１０】１７，１８はＮ+ 型拡散層とグランド配線
とを接続するためのスルーホールであり、１９，２０は
ゲート電極とＴＦＴゲート電極とＮ+ 型拡散層とを同時
に接続するためのスルーホールであり、２１，２２はＴ
ＦＴゲート電極とＴＦＴドレイン領域とを接続するため
のスルーホールである。
とを接続するためのスルーホールであり、１９，２０は
ゲート電極とＴＦＴゲート電極とＮ+ 型拡散層とを同時
に接続するためのスルーホールであり、２１，２２はＴ
ＦＴゲート電極とＴＦＴドレイン領域とを接続するため
のスルーホールである。
【００１１】さらに、Ｎ+ 型拡散層１，４にはビット線
（図示せず）と接続するためのスルーホール（図示せ
ず）が開口されている。上記の構成によって、半導体基
板表面にメモリセルが実現される。
（図示せず）と接続するためのスルーホール（図示せ
ず）が開口されている。上記の構成によって、半導体基
板表面にメモリセルが実現される。
【００１２】一方、Ｎチャネル型ＭＯＳトランジスタＴ
２の上層部に配置される薄膜トランジスタは、図７及び
図８に示すように、ＴＦＴゲート電極（第三ポリシリコ
ン層）２５と、Ｐチャネル型ＭＯＳトランジスタＴ１の
ソース・ドレイン・チャネル領域を形成する多結晶シリ
コン膜（第四ポリシリコン層）１６とから構成されてい
る。
２の上層部に配置される薄膜トランジスタは、図７及び
図８に示すように、ＴＦＴゲート電極（第三ポリシリコ
ン層）２５と、Ｐチャネル型ＭＯＳトランジスタＴ１の
ソース・ドレイン・チャネル領域を形成する多結晶シリ
コン膜（第四ポリシリコン層）１６とから構成されてい
る。
【００１３】多結晶シリコン膜１６のＰ+ 注入領域１６
ａはＶｃｃ配線を兼ねたソース領域であり、Ｐ+ 注入領
域１６ａには濃いＰ型不純物（Ｐ+ ）が注入される。Ｐ
- 注入領域１６ｂ及びＰ+ 注入領域１６ｃはドレイン領
域であり、チャネル側のＰ-注入領域１６ｂには薄いＰ
型不純物（Ｐ- ）が注入され、Ｐ+ 注入領域１６ｃには
Ｐ- 注入領域１６ｂと接触した形で濃いＰ型不純物（Ｐ
+ ）が注入される。
ａはＶｃｃ配線を兼ねたソース領域であり、Ｐ+ 注入領
域１６ａには濃いＰ型不純物（Ｐ+ ）が注入される。Ｐ
- 注入領域１６ｂ及びＰ+ 注入領域１６ｃはドレイン領
域であり、チャネル側のＰ-注入領域１６ｂには薄いＰ
型不純物（Ｐ- ）が注入され、Ｐ+ 注入領域１６ｃには
Ｐ- 注入領域１６ｂと接触した形で濃いＰ型不純物（Ｐ
+ ）が注入される。
【００１４】また、２３はＴＦＴゲート電極２５と多結
晶シリコン膜１６との間の絶縁膜である。上記の構成に
よって、薄膜トランジスタが形成される。
晶シリコン膜１６との間の絶縁膜である。上記の構成に
よって、薄膜トランジスタが形成される。
【００１５】近年、上述したスタチック型半導体記憶装
置においては、パッケージや配線材料等から発生するα
線によって記憶データが反転するソフトエラー現象が問
題となりつつある。
置においては、パッケージや配線材料等から発生するα
線によって記憶データが反転するソフトエラー現象が問
題となりつつある。
【００１６】このソフトエラー現象の対策として、Ｐチ
ャネル型ＭＯＳトランジスタＴ１とＮチャネル型ＭＯＳ
トランジスタＴ２との間及びＰチャネル型ＭＯＳトラン
ジスタＴ３とＮチャネル型ＭＯＳトランジスタＴ４との
間に夫々抵抗素子Ｒ３，Ｒ４を設け、これら抵抗素子Ｒ
３，Ｒ４を高抵抗化する方法が提案されている。
ャネル型ＭＯＳトランジスタＴ１とＮチャネル型ＭＯＳ
トランジスタＴ２との間及びＰチャネル型ＭＯＳトラン
ジスタＴ３とＮチャネル型ＭＯＳトランジスタＴ４との
間に夫々抵抗素子Ｒ３，Ｒ４を設け、これら抵抗素子Ｒ
３，Ｒ４を高抵抗化する方法が提案されている。
【００１７】この技術については、「ポリＰＭＯＳ負荷
型メモリセルのソフトエラー耐性向上手法」（植田，佐
々木，石橋，山中著、１９９１年電子情報通信学会秋季
大会予稿集Ｃ−４２７，Ｐ．５−１４１）で、抵抗素子
Ｒ３，Ｒ４の高抵抗化によってソフトエラー現象を改善
させることができることが報告されている。
型メモリセルのソフトエラー耐性向上手法」（植田，佐
々木，石橋，山中著、１９９１年電子情報通信学会秋季
大会予稿集Ｃ−４２７，Ｐ．５−１４１）で、抵抗素子
Ｒ３，Ｒ４の高抵抗化によってソフトエラー現象を改善
させることができることが報告されている。
【００１８】これら抵抗素子Ｒ３，Ｒ４の高抵抗化は半
導体表面においてＴＦＴゲート電極２４，２５のシート
抵抗を高抵抗化することによって行われる。ＴＦＴゲー
ト電極２４，２５には通常、１×１０19〜１×１０20ａ
ｔｏｍｓ／ｃｍ3 のリンイオンが導入されているため、
ソフトエラー防止のためにＴＦＴゲート電極２４，２５
のシート抵抗を高くするにはリンイオンの導入量を減ら
して１×１０17〜１×１０19ａｔｏｍｓ／ｃｍ3 とすれ
ばよい。
導体表面においてＴＦＴゲート電極２４，２５のシート
抵抗を高抵抗化することによって行われる。ＴＦＴゲー
ト電極２４，２５には通常、１×１０19〜１×１０20ａ
ｔｏｍｓ／ｃｍ3 のリンイオンが導入されているため、
ソフトエラー防止のためにＴＦＴゲート電極２４，２５
のシート抵抗を高くするにはリンイオンの導入量を減ら
して１×１０17〜１×１０19ａｔｏｍｓ／ｃｍ3 とすれ
ばよい。
【００１９】上記のソフトエラーについて図５を参照し
て以下説明する。図５において、記憶ノードＮ１，Ｎ２
に夫々データ“１”，“０”が記憶されていたとする。
パッケージ等から発生したα線が記憶ノードＮ１にヒッ
トすると、記憶ノードＮ１に蓄えられていた電荷が引き
抜かれて、記憶ノードＮ１が“１”→“０”に反転す
る。
て以下説明する。図５において、記憶ノードＮ１，Ｎ２
に夫々データ“１”，“０”が記憶されていたとする。
パッケージ等から発生したα線が記憶ノードＮ１にヒッ
トすると、記憶ノードＮ１に蓄えられていた電荷が引き
抜かれて、記憶ノードＮ１が“１”→“０”に反転す
る。
【００２０】したがって、記憶ノードＮ１をゲート入力
とするＰチャネル型ＭＯＳトランジスタＴ３及びＮチャ
ネル型ＭＯＳトランジスタＴ４は夫々オン，オフし、記
憶ノードＮ２が“０”→“１”に反転し、メモリセルの
記憶データが完全に破壊されてしまう。
とするＰチャネル型ＭＯＳトランジスタＴ３及びＮチャ
ネル型ＭＯＳトランジスタＴ４は夫々オン，オフし、記
憶ノードＮ２が“０”→“１”に反転し、メモリセルの
記憶データが完全に破壊されてしまう。
【００２１】ここで、上述したように抵抗素子Ｒ４が高
抵抗化されていれば、記憶ノードＮ１からＰチャネル型
ＭＯＳトランジスタＴ３のＴＦＴゲート電極への伝達速
度が非常に遅くなり、Ｐチャネル型ＭＯＳトランジスタ
Ｔ３はオンしにくくなる。よって、記憶ノードＮ２が
“０”→“１”に反転しなくなる。
抵抗化されていれば、記憶ノードＮ１からＰチャネル型
ＭＯＳトランジスタＴ３のＴＦＴゲート電極への伝達速
度が非常に遅くなり、Ｐチャネル型ＭＯＳトランジスタ
Ｔ３はオンしにくくなる。よって、記憶ノードＮ２が
“０”→“１”に反転しなくなる。
【００２２】また、記憶ノードＮ２が“０”→“１”に
反転しなくなるので、記憶ノードＮ２が“０”のままと
なり、一度反転した記憶ノードＮ１はＰチャネル型ＭＯ
ＳトランジスタＴ１によって再充電され、“０”→
“１”に復帰する。
反転しなくなるので、記憶ノードＮ２が“０”のままと
なり、一度反転した記憶ノードＮ１はＰチャネル型ＭＯ
ＳトランジスタＴ１によって再充電され、“０”→
“１”に復帰する。
【００２３】すなわち、α線がヒットしても、メモリセ
ルの記憶データが破壊されることはない。上記の如く、
抵抗素子Ｒ３，Ｒ４を高抵抗化すれば、ソフトエラー耐
性を改善することができる。
ルの記憶データが破壊されることはない。上記の如く、
抵抗素子Ｒ３，Ｒ４を高抵抗化すれば、ソフトエラー耐
性を改善することができる。
【００２４】ここで、抵抗素子Ｒ３，Ｒ４、つまりＴＦ
Ｔゲート電極を高抵抗化する上での問題について述べ
る。半導体装置製造の途中工程における熱処理工程にお
いて、ゲート電極（第一ポリシリコン層）に導入されて
いるリンイオンがスルーホールを介してＴＦＴゲート電
極に拡散される場合がある。
Ｔゲート電極を高抵抗化する上での問題について述べ
る。半導体装置製造の途中工程における熱処理工程にお
いて、ゲート電極（第一ポリシリコン層）に導入されて
いるリンイオンがスルーホールを介してＴＦＴゲート電
極に拡散される場合がある。
【００２５】つまり、ＴＦＴ電極を高抵抗化するために
リンイオンの導入を減らしたにもかかわらず、ゲート電
極（第一ポリシリコン層）のリンがスルーホールを介し
て拡散されるため、ＴＦＴゲート電極が高抵抗にならな
いという問題がある。
リンイオンの導入を減らしたにもかかわらず、ゲート電
極（第一ポリシリコン層）のリンがスルーホールを介し
て拡散されるため、ＴＦＴゲート電極が高抵抗にならな
いという問題がある。
【００２６】
【発明が解決しようとする課題】上述した従来のスタチ
ック型半導体記憶装置では、ソフトエラー耐性を改善す
るためにＴＦＴゲート電極へのリンイオンの導入を減ら
すことにより抵抗素子の高抵抗化を行っているが、リン
イオンがスルーホールを介して拡散されるので、十分に
高抵抗化を図ることができず、その効果が十分に得られ
ないという問題がある。
ック型半導体記憶装置では、ソフトエラー耐性を改善す
るためにＴＦＴゲート電極へのリンイオンの導入を減ら
すことにより抵抗素子の高抵抗化を行っているが、リン
イオンがスルーホールを介して拡散されるので、十分に
高抵抗化を図ることができず、その効果が十分に得られ
ないという問題がある。
【００２７】そこで、本発明の目的は上記の問題点を解
消し、リンイオンがスルーホールを介して拡散されても
抵抗素子の高抵抗を維持することができ、ソフトエラー
耐性に優れたメモリセルを実現することができるスタチ
ック型半導体記憶装置を提供することにある。
消し、リンイオンがスルーホールを介して拡散されても
抵抗素子の高抵抗を維持することができ、ソフトエラー
耐性に優れたメモリセルを実現することができるスタチ
ック型半導体記憶装置を提供することにある。
【００２８】
【課題を解決するための手段】本発明によるスタチック
型半導体記憶装置は、半導体基板中に設けられた一対の
駆動用Ｎ型ＭＯＳトランジスタと、前記一対の駆動用Ｎ
型ＭＯＳトランジスタの上層に設けられかつ薄膜トラン
ジスタで形成される一対の負荷素子用Ｐ型トランジスタ
とからなり、前記一対の負荷素子用Ｐ型トランジスタ各
々のゲート電極と不純物を含む前記一対の駆動用Ｎ型Ｍ
ＯＳトランジスタ各々のゲート電極とがスルーホールを
介して接続されるフリップフロップ回路を含むメモリセ
ルで構成されたスタチック型半導体記憶装置であって、
前記一対の負荷素子用Ｐ型トランジスタ各々のゲート電
極が２〜４５ａｔｏｍｓ％の酸素を含有する多結晶シリ
コンで構成されている。
型半導体記憶装置は、半導体基板中に設けられた一対の
駆動用Ｎ型ＭＯＳトランジスタと、前記一対の駆動用Ｎ
型ＭＯＳトランジスタの上層に設けられかつ薄膜トラン
ジスタで形成される一対の負荷素子用Ｐ型トランジスタ
とからなり、前記一対の負荷素子用Ｐ型トランジスタ各
々のゲート電極と不純物を含む前記一対の駆動用Ｎ型Ｍ
ＯＳトランジスタ各々のゲート電極とがスルーホールを
介して接続されるフリップフロップ回路を含むメモリセ
ルで構成されたスタチック型半導体記憶装置であって、
前記一対の負荷素子用Ｐ型トランジスタ各々のゲート電
極が２〜４５ａｔｏｍｓ％の酸素を含有する多結晶シリ
コンで構成されている。
【００２９】
【実施例】次に、本発明の一実施例について図面を参照
して説明する。
して説明する。
【００３０】図１は本発明の一実施例の等価回路図であ
り、図２は本発明の一実施例の平面図であり、図３は本
発明の一実施例による薄膜トランジスタを示す平面図で
あり、図４は図３のＡＡ線に沿う矢視方向の断面図であ
る。
り、図２は本発明の一実施例の平面図であり、図３は本
発明の一実施例による薄膜トランジスタを示す平面図で
あり、図４は図３のＡＡ線に沿う矢視方向の断面図であ
る。
【００３１】これらの図において、本発明の一実施例は
ＴＦＴゲート電極の材質を通常の多結晶シリコンから２
〜４５ａｔｏｍｓ％の酸素を含有する多結晶シリコン
（ＳＩＰＯＳ）に変更した以外は図５〜図８に示す従来
例と同様の構成となっており、同一構成要素には同一符
号を付してある。
ＴＦＴゲート電極の材質を通常の多結晶シリコンから２
〜４５ａｔｏｍｓ％の酸素を含有する多結晶シリコン
（ＳＩＰＯＳ）に変更した以外は図５〜図８に示す従来
例と同様の構成となっており、同一構成要素には同一符
号を付してある。
【００３２】すなわち、Ｐチャネル型ＭＯＳトランジス
タＴ１とＮチャネル型ＭＯＳトランジスタＴ２とを接続
したインバータ回路と、Ｐチャネル型ＭＯＳトランジス
タＴ３とＮチャネル型ＭＯＳトランジスタＴ４とを接続
したインバータ回路とを交差接続してフリップフロップ
回路を構成している。
タＴ１とＮチャネル型ＭＯＳトランジスタＴ２とを接続
したインバータ回路と、Ｐチャネル型ＭＯＳトランジス
タＴ３とＮチャネル型ＭＯＳトランジスタＴ４とを接続
したインバータ回路とを交差接続してフリップフロップ
回路を構成している。
【００３３】フリップフロップ回路ではＰチャネル型Ｍ
ＯＳトランジスタＴ１とＮチャネル型ＭＯＳトランジス
タＴ２との間の記憶ノードＮ１及びＰチャネル型ＭＯＳ
トランジスタＴ３とＮチャネル型ＭＯＳトランジスタＴ
４との間の記憶ノードＮ２に“１”または“０”のデー
タを任意に記憶することができる。
ＯＳトランジスタＴ１とＮチャネル型ＭＯＳトランジス
タＴ２との間の記憶ノードＮ１及びＰチャネル型ＭＯＳ
トランジスタＴ３とＮチャネル型ＭＯＳトランジスタＴ
４との間の記憶ノードＮ２に“１”または“０”のデー
タを任意に記憶することができる。
【００３４】記憶ノードＮ１，Ｎ２に接続されたＮチャ
ネル型ＭＯＳトランジスタＴ５，Ｔ６は読出しまたは書
込みを行うための転送ゲートであり、ワード線及びビッ
ト線に接続されている。これらワード線及びビット線を
選択することによって任意のメモリセルの選択が可能と
なる。ここで、Ｒ１，Ｒ２は抵抗素子である。
ネル型ＭＯＳトランジスタＴ５，Ｔ６は読出しまたは書
込みを行うための転送ゲートであり、ワード線及びビッ
ト線に接続されている。これらワード線及びビット線を
選択することによって任意のメモリセルの選択が可能と
なる。ここで、Ｒ１，Ｒ２は抵抗素子である。
【００３５】上記のＰチャネル型ＭＯＳトランジスタＴ
１，Ｔ３は薄膜トランジスタで形成され、Ｎチャネル型
ＭＯＳトランジスタＴ２，Ｔ４の上層部に配置されてい
る。
１，Ｔ３は薄膜トランジスタで形成され、Ｎチャネル型
ＭＯＳトランジスタＴ２，Ｔ４の上層部に配置されてい
る。
【００３６】すなわち、図２に示すように、シリコンか
らなる半導体基板表面に選択的に形成されたＮ+ 型拡散
層（不純物領域）１〜３はＮチャネル型ＭＯＳトランジ
スタＴ４，Ｔ６のソース・ドレイン領域であり、Ｎ+ 型
拡散層４〜６はＮチャネル型ＭＯＳトランジスタＴ２，
Ｔ５のソース・ドレイン領域である。
らなる半導体基板表面に選択的に形成されたＮ+ 型拡散
層（不純物領域）１〜３はＮチャネル型ＭＯＳトランジ
スタＴ４，Ｔ６のソース・ドレイン領域であり、Ｎ+ 型
拡散層４〜６はＮチャネル型ＭＯＳトランジスタＴ２，
Ｔ５のソース・ドレイン領域である。
【００３７】７は多結晶シリコン膜（第一ポリシリコン
層）からなるＮチャネル型ＭＯＳトランジスタＴ４のゲ
ート電極であり、８は多結晶シリコン膜（第一ポリシリ
コン層）からなるＮチャネル型ＭＯＳトランジスタＴ２
のゲート電極である。
層）からなるＮチャネル型ＭＯＳトランジスタＴ４のゲ
ート電極であり、８は多結晶シリコン膜（第一ポリシリ
コン層）からなるＮチャネル型ＭＯＳトランジスタＴ２
のゲート電極である。
【００３８】また、９，１０は多結晶シリコン膜（第一
ポリシリコン層）からなるワード線で、Ｎチャネル型Ｍ
ＯＳトランジスタＴ５，Ｔ６のゲート電極を兼ねてい
る。１１，１２は多結晶シリコン膜（第二ポリシリコン
層）からなるＮチャネル型ＭＯＳトランジスタＴ２，Ｔ
４のグランド（ＧＮＤ）配線である。
ポリシリコン層）からなるワード線で、Ｎチャネル型Ｍ
ＯＳトランジスタＴ５，Ｔ６のゲート電極を兼ねてい
る。１１，１２は多結晶シリコン膜（第二ポリシリコン
層）からなるＮチャネル型ＭＯＳトランジスタＴ２，Ｔ
４のグランド（ＧＮＤ）配線である。
【００３９】１３，１４は夫々２〜４５ａｔｏｍｓ％
（好ましくは１０〜１５ａｔｏｍｓ％）の酸素を含有す
る多結晶シリコン膜（第三ポリシリコン層；ＳＩＰＯ
Ｓ）からなるＰチャネル型ＭＯＳトランジスタＴ１，Ｔ
３のＴＦＴゲート電極である。１５，１６は多結晶シリ
コン膜（第四ポリシリコン層）で、Ｐチャネル型ＭＯＳ
トランジスタＴ１，Ｔ３のソース・ドレイン・チャネル
領域とＶｃｃ配線を兼ねている。
（好ましくは１０〜１５ａｔｏｍｓ％）の酸素を含有す
る多結晶シリコン膜（第三ポリシリコン層；ＳＩＰＯ
Ｓ）からなるＰチャネル型ＭＯＳトランジスタＴ１，Ｔ
３のＴＦＴゲート電極である。１５，１６は多結晶シリ
コン膜（第四ポリシリコン層）で、Ｐチャネル型ＭＯＳ
トランジスタＴ１，Ｔ３のソース・ドレイン・チャネル
領域とＶｃｃ配線を兼ねている。
【００４０】１７，１８はＮ+ 型拡散層とグランド配線
とを接続するためのスルーホールであり、１９，２０は
ゲート電極とＴＦＴゲート電極とＮ+ 型拡散層とを同時
に接続するためのスルーホールであり、２１，２２はＴ
ＦＴゲート電極とＴＦＴドレイン領域とを接続するため
のスルーホールである。
とを接続するためのスルーホールであり、１９，２０は
ゲート電極とＴＦＴゲート電極とＮ+ 型拡散層とを同時
に接続するためのスルーホールであり、２１，２２はＴ
ＦＴゲート電極とＴＦＴドレイン領域とを接続するため
のスルーホールである。
【００４１】さらに、Ｎ+ 型拡散層１，４にはビット線
（図示せず）と接続するためのスルーホール（図示せ
ず）が開口されている。上記の構成によって、半導体基
板表面にメモリセルが実現される。
（図示せず）と接続するためのスルーホール（図示せ
ず）が開口されている。上記の構成によって、半導体基
板表面にメモリセルが実現される。
【００４２】一方、Ｎチャネル型ＭＯＳトランジスタＴ
２の上層部に配置される薄膜トランジスタは、図３及び
図４に示すように、２〜４５ａｔｏｍｓ％の酸素を含有
する多結晶シリコン膜からなるＴＦＴゲート電極（第三
ポリシリコン層）１４と、Ｐチャネル型ＭＯＳトランジ
スタＴ１のソース・ドレイン・チャネル領域を形成する
多結晶シリコン膜（第四ポリシリコン層）１６とから構
成されている。
２の上層部に配置される薄膜トランジスタは、図３及び
図４に示すように、２〜４５ａｔｏｍｓ％の酸素を含有
する多結晶シリコン膜からなるＴＦＴゲート電極（第三
ポリシリコン層）１４と、Ｐチャネル型ＭＯＳトランジ
スタＴ１のソース・ドレイン・チャネル領域を形成する
多結晶シリコン膜（第四ポリシリコン層）１６とから構
成されている。
【００４３】多結晶シリコン膜１６のＰ+ 注入領域１６
ａはＶｃｃ配線を兼ねたソース領域であり、Ｐ+ 注入領
域１６ａには濃いＰ型不純物（Ｐ+ ）が注入される。Ｐ
- 注入領域１６ｂ及びＰ+ 注入領域１６ｃはドレイン領
域であり、チャネル側のＰ-注入領域１６ｂには薄いＰ
型不純物（Ｐ- ）が注入され、Ｐ+ 注入領域１６ｃには
Ｐ- 注入領域１６ｂと接触した形で濃いＰ型不純物（Ｐ
+ ）が注入される。
ａはＶｃｃ配線を兼ねたソース領域であり、Ｐ+ 注入領
域１６ａには濃いＰ型不純物（Ｐ+ ）が注入される。Ｐ
- 注入領域１６ｂ及びＰ+ 注入領域１６ｃはドレイン領
域であり、チャネル側のＰ-注入領域１６ｂには薄いＰ
型不純物（Ｐ- ）が注入され、Ｐ+ 注入領域１６ｃには
Ｐ- 注入領域１６ｂと接触した形で濃いＰ型不純物（Ｐ
+ ）が注入される。
【００４４】また、２３はＴＦＴゲート電極１４と多結
晶シリコン膜１６との間の絶縁膜である。上記の構成に
よって、薄膜トランジスタが形成される。
晶シリコン膜１６との間の絶縁膜である。上記の構成に
よって、薄膜トランジスタが形成される。
【００４５】ここで、ＳＩＰＯＳと称される２〜４５ａ
ｔｏｍｓ％の酸素を含有する多結晶シリコンについて説
明する。１Ｍビット以下の小容量のスタチック型半導体
記憶装置においては、メモリセルの負荷として薄膜トラ
ンジスタの代りに多結晶シリコン膜による抵抗が使われ
ている。
ｔｏｍｓ％の酸素を含有する多結晶シリコンについて説
明する。１Ｍビット以下の小容量のスタチック型半導体
記憶装置においては、メモリセルの負荷として薄膜トラ
ンジスタの代りに多結晶シリコン膜による抵抗が使われ
ている。
【００４６】この多結晶シリコン膜による抵抗素子の抵
抗値を安定かつ高抵抗にするために、ＳＩＰＯＳと称す
る技術が適用されている。このＳＩＰＯＳはスルーホー
ルを介してリン等の不純物が拡散されても、ほとんど抵
抗値が変化しないという優れた特性を示すことが知られ
ている。このＳＩＰＯＳを用いた高抵抗負荷素子の技術
としては、特開平２−５８８６８号公報に開示された技
術等が知られている。
抗値を安定かつ高抵抗にするために、ＳＩＰＯＳと称す
る技術が適用されている。このＳＩＰＯＳはスルーホー
ルを介してリン等の不純物が拡散されても、ほとんど抵
抗値が変化しないという優れた特性を示すことが知られ
ている。このＳＩＰＯＳを用いた高抵抗負荷素子の技術
としては、特開平２−５８８６８号公報に開示された技
術等が知られている。
【００４７】したがって、図２〜図４に示すＴＦＴゲー
ト電極１３，１４をＳＩＰＯＳによって形成すること
で、スルーホールを介したリン等の不純物の拡散があっ
ても高抵抗が維持されるので、ソフトエラー耐性を改善
することができる。特に、１０〜１５ａｔｏｍｓ％の酸
素を含有する多結晶シリコンにおいては上記の効果が顕
著であることが実験等によって確認されている。
ト電極１３，１４をＳＩＰＯＳによって形成すること
で、スルーホールを介したリン等の不純物の拡散があっ
ても高抵抗が維持されるので、ソフトエラー耐性を改善
することができる。特に、１０〜１５ａｔｏｍｓ％の酸
素を含有する多結晶シリコンにおいては上記の効果が顕
著であることが実験等によって確認されている。
【００４８】このように、スタチック型半導体記憶装置
のメモリセルに用いるＰチャネル型ＭＯＳトランジスタ
Ｔ１，Ｔ３のＴＦＴゲート電極１３，１４を２〜４５ａ
ｔｏｍｓ％の酸素を含有する多結晶シリコン（ＳＩＰＯ
Ｓ）で形成することによって、スルーホールを介したリ
ン等の不純物の拡散があっても高抵抗を維持することが
できるので、ソフトエラー耐性に優れたメモリセルを実
現することができる。
のメモリセルに用いるＰチャネル型ＭＯＳトランジスタ
Ｔ１，Ｔ３のＴＦＴゲート電極１３，１４を２〜４５ａ
ｔｏｍｓ％の酸素を含有する多結晶シリコン（ＳＩＰＯ
Ｓ）で形成することによって、スルーホールを介したリ
ン等の不純物の拡散があっても高抵抗を維持することが
できるので、ソフトエラー耐性に優れたメモリセルを実
現することができる。
【００４９】
【発明の効果】以上説明したように本発明によれば、半
導体基板中に設けられた一対の駆動用Ｎ型ＭＯＳトラン
ジスタの上層に設けられかつ薄膜トランジスタで形成さ
れる一対の負荷素子用Ｐ型トランジスタのゲート電極を
２〜４５ａｔｏｍｓ％の酸素を含有する多結晶シリコン
で構成することによって、リンイオンがスルーホールを
介して拡散されても抵抗素子の高抵抗を維持することが
でき、ソフトエラー耐性に優れたメモリセルを実現する
ことができるという効果がある。
導体基板中に設けられた一対の駆動用Ｎ型ＭＯＳトラン
ジスタの上層に設けられかつ薄膜トランジスタで形成さ
れる一対の負荷素子用Ｐ型トランジスタのゲート電極を
２〜４５ａｔｏｍｓ％の酸素を含有する多結晶シリコン
で構成することによって、リンイオンがスルーホールを
介して拡散されても抵抗素子の高抵抗を維持することが
でき、ソフトエラー耐性に優れたメモリセルを実現する
ことができるという効果がある。
【図１】本発明の一実施例の等価回路図である。
【図２】本発明の一実施例の平面図である。
【図３】本発明の一実施例による薄膜トランジスタを示
す平面図である。
す平面図である。
【図４】図３のＡＡ線に沿う矢視方向の断面図である。
【図５】従来例の等価回路図である。
【図６】従来例の平面図である。
【図７】従来例による薄膜トランジスタを示す平面図で
ある。
ある。
【図８】図７のＢＢ線に沿う矢視方向の断面図である。
１〜６ Ｎ+ 型拡散層 ７，８ ゲート電極 ９，１０ ワード線 １１，１２ グランド配線 １３，１４ ＴＦＴゲート電極 １５，１６ 多結晶シリコン膜 １７〜２２ スルーホール ２３ 絶縁膜
Claims (2)
- 【請求項１】 半導体基板中に設けられた一対の駆動用
Ｎ型ＭＯＳトランジスタと、前記一対の駆動用Ｎ型ＭＯ
Ｓトランジスタの上層に設けられかつ薄膜トランジスタ
で形成される一対の負荷素子用Ｐ型トランジスタとから
なり、前記一対の負荷素子用Ｐ型トランジスタ各々のゲ
ート電極と不純物を含む前記一対の駆動用Ｎ型ＭＯＳト
ランジスタ各々のゲート電極とがスルーホールを介して
接続されるフリップフロップ回路を含むメモリセルで構
成されたスタチック型半導体記憶装置であって、前記一
対の負荷素子用Ｐ型トランジスタ各々のゲート電極が２
〜４５ａｔｏｍｓ％の酸素を含有する多結晶シリコンで
構成されるようにしたことを特徴とするスタチック型半
導体記憶装置。 - 【請求項２】 前記ゲート電極は、１０〜１５ａｔｏｍ
ｓ％の酸素を含有する多結晶シリコンで構成されるよう
にしたことを特徴とする請求項１記載のスタチック型半
導体記憶装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5286001A JP2658835B2 (ja) | 1993-10-20 | 1993-10-20 | スタチック型半導体記憶装置 |
| KR1019940026718A KR0142038B1 (ko) | 1993-10-20 | 1994-10-19 | 정적형 반도체 메모리 다바이스 |
| US08/326,244 US5515313A (en) | 1993-01-20 | 1994-10-20 | Static-type semiconductor memory device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5286001A JP2658835B2 (ja) | 1993-10-20 | 1993-10-20 | スタチック型半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07122655A JPH07122655A (ja) | 1995-05-12 |
| JP2658835B2 true JP2658835B2 (ja) | 1997-09-30 |
Family
ID=17698726
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5286001A Expired - Fee Related JP2658835B2 (ja) | 1993-01-20 | 1993-10-20 | スタチック型半導体記憶装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5515313A (ja) |
| JP (1) | JP2658835B2 (ja) |
| KR (1) | KR0142038B1 (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100214843B1 (ko) * | 1996-03-29 | 1999-08-02 | 김주용 | 반도체 소자 및 그의 제조방법 |
| JPH09270469A (ja) * | 1996-03-29 | 1997-10-14 | Sanyo Electric Co Ltd | 半導体メモリ装置 |
| US5764563A (en) * | 1996-09-30 | 1998-06-09 | Vlsi Technology, Inc. | Thin film load structure |
| EP1316961B8 (en) * | 1996-11-08 | 2012-10-24 | NVE Corporation | Ferromagnetic memory of the flip-flop type |
| US5943258A (en) * | 1997-12-24 | 1999-08-24 | Texas Instruments Incorporated | Memory with storage cells having SOI drive and access transistors with tied floating body connections |
| JP4565700B2 (ja) | 1999-05-12 | 2010-10-20 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
| KR100710800B1 (ko) * | 2000-01-25 | 2007-04-23 | 삼성전자주식회사 | 저온 다결정 실리콘형 박막 트랜지스터 제조 방법 |
| TW522546B (en) * | 2000-12-06 | 2003-03-01 | Mitsubishi Electric Corp | Semiconductor memory |
| KR100737911B1 (ko) * | 2001-02-01 | 2007-07-10 | 삼성전자주식회사 | 저온 다결정 실리콘형 박막 트랜지스터 제조 방법 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01143252A (ja) * | 1987-11-27 | 1989-06-05 | Nec Corp | 半導体装置 |
| JPH0258868A (ja) * | 1988-08-24 | 1990-02-28 | Sony Corp | 半導体メモリ |
| US5159430A (en) * | 1991-07-24 | 1992-10-27 | Micron Technology, Inc. | Vertically integrated oxygen-implanted polysilicon resistor |
| JPH0536902A (ja) * | 1991-07-25 | 1993-02-12 | Sony Corp | 半導体装置 |
-
1993
- 1993-10-20 JP JP5286001A patent/JP2658835B2/ja not_active Expired - Fee Related
-
1994
- 1994-10-19 KR KR1019940026718A patent/KR0142038B1/ko not_active IP Right Cessation
- 1994-10-20 US US08/326,244 patent/US5515313A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| KR950012461A (ko) | 1995-05-16 |
| US5515313A (en) | 1996-05-07 |
| KR0142038B1 (ko) | 1998-07-15 |
| JPH07122655A (ja) | 1995-05-12 |
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