JPH0837243A - Ｓｒａｍメモリセル及び半導体回路 - Google Patents

Ｓｒａｍメモリセル及び半導体回路

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JPH0837243A
JPH0837243A JP6296182A JP29618294A JPH0837243A JP H0837243 A JPH0837243 A JP H0837243A JP 6296182 A JP6296182 A JP 6296182A JP 29618294 A JP29618294 A JP 29618294A JP H0837243 A JPH0837243 A JP H0837243A
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JP
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transistor
pull
gate
thickness
gate oxide
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JP6296182A
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English (en)
Inventor
Tsiu C Chan
シー． チャン ツィウ
Frank R Bryant
アール． ブライアント フランク
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STMicroelectronics lnc USA
Original Assignee
SGS Thomson Microelectronics Inc
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Publication date
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    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B10/00—Static random access memory [SRAM] devices
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S148/00—Metal treatment
    • Y10S148/163—Thick-thin oxides

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  • Semiconductor Memories (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

(57)【要約】 （修正有） 【目的】 メモリセルが必要とする面積を減少させる。 【構成】 ＳＲＡＭメモリセル２は、第一及び第二伝達
ゲートトランジスタＴＧ１，ＴＧ２を有し、ＴＧ１はビ
ット線Ａへ接続した第一ソース／ドレインを有し、ＴＧ
２は相補的ビット線Ｂへ接続される。又、メモリセル２
は格納ラッチとして構成された第一及び第二プルダウン
トランジスタＰＤ１，ＰＤ２を有し、ＰＤ１はＴＧ１の
第二ソース／ドレインへ接続した第一ソース／ドレイン
を有しており、ＰＤ２はＴＧ２の第二ソース／ドレイン
へ接続した第一ソース／ドレインを有している。ＰＤ１
とＰＤ２は共に、電源電圧ノードへ接続した第二ソース
／ドレインを有している。ＴＧ１とＴＧ２の各々は第一
厚さを有するゲート酸化膜層を有し、ＰＤ１とＰＤ２の
各々は、第一厚さと異なる第二厚さを有するゲート酸化
膜層を有している。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、集積回路装置に関する
ものであって、更に詳細には、集積回路において使用す
る電界効果トランジスタ（ＦＥＴ）に関するものであ
る。
【０００２】
【従来の技術】メモリは、通常、中央処理装置からの演
算命令に応答する装置である。メモリはデジタル形態に
おける大量の情報を格納することが可能である。メモリ
システム乃至は装置において、アドレスはメモリ装置の
内容へアクセスするために使用される。ビットとも呼ば
れる二進デジットは、メモリ装置内に格納される基本的
な情報要素である。１ビットの情報を格納することの可
能なメモリ装置の最も小さな細分化したものはメモリセ
ルと呼ばれる。チップ上のメモリは、物理的には、二次
元アレイの形態でセルが配列されており、その場合にそ
れらのセルの行はワード線とも呼ばれる行線によって接
続されている。それらのセルの列はビット線とも呼ばれ
る列線によって接続されている。これらのメモリセルは
種々の形態のトランジスタ及び／又はコンデンサによっ
て構成することが可能である。
【０００３】半導体メモリは例えばシリコン等の半導体
物質内に具現化されるメモリである。金属−酸化物−半
導体（ＭＯＳ）メモリは業界において一般的なものであ
る。多数の異なるタイプのＭＯＳメモリが存在してお
り、例えば、１ビットの情報をコンデンサ上の電荷とし
て格納する金属−酸化物−半導体メモリであるダイナミ
ックランダムアクセスメモリ（ＤＲＡＭ）や、メモリの
内容を保持するためにＤＣ電圧が印加されることを必要
とするに過ぎない双安定性フリップフロップ回路を有す
るスタティックランダムアクセスメモリ（ＳＲＡＭ）等
がある。通常、ＳＲＡＭは、４個のトランジスタと、プ
ルアップ装置として２個のトランジスタか又は２個のポ
リシリコン負荷抵抗とを有している。
【０００４】ＳＲＡＭは例えばＤＲＡＭ等のメモリと比
較して欠点を有している。ＳＲＡＭ内の構成要素は、通
常、ＤＲＡＭよりもより大きなベーシックセルをＳＲＡ
Ｍが有することを必要とする。ＳＲＡＭメモリセルにお
いては、プルダウントランジスタに対するデータ転送ゲ
ートトランジスタのオン抵抗比は、通常、メモリセルに
対して安定性を与えるために、約２．６×以上であるこ
とを必要とする。現在、この比条件を達成するために
は、プルダウントランジスタの幅が伝達ゲートトランジ
スタの幅よりも一層大きいものであることが必要であ
る。このような条件はどの程度メモリセルを小型化する
ことが可能であるかということに対して制限を付加する
こととなる。
【０００５】
【発明が解決しようとする課題】本発明は、メモリセル
が必要とする面積を減少させることを可能とするトラン
ジスタ構成を提供することを目的とする。
【０００６】
【課題を解決するための手段】本発明によれば、第一及
び第二伝達ゲートトランジスタを有するＳＲＡＭメモリ
セルが提供される。第一伝達ゲートトランジスタは、ビ
ットラインへ接続した第一ソース／ドレインを有してお
り、且つ第二ゲートトランジスタは相補的ビット線へ接
続した第一ソース／ドレインを有している。各電圧ゲー
トトランジスタはワード線へ接続したゲートを有してい
る。ＳＲＡＭメモリセルは、更に、格納ラッチとして構
成した第一及び第二プルダウントランジスタを有してい
る。第一プルダウントランジスタは第一伝達ゲートトラ
ンジスタの第二ソース／ドレインへ接続した第一ソース
／ドレインを有しており、第二プルダウントランジスタ
は第二伝達ゲートトランジスタの第二ソース／ドレイン
へ接続した第一ソース／ドレインを有している。第一及
び第二プルダウントランジスタは、両方共、電源電圧ノ
ードへ接続した第二ソース／ドレインを有している。第
一及び第二伝達ゲートトランジスタの各々は、第一厚さ
を有するゲート酸化膜層を有しており、且つ第一及び第
二プルダウントランジスタの各々は第二厚さを有するゲ
ート酸化膜層を有しており、その場合に第一厚さは第二
厚さと異なっている。
【０００７】
【実施例】以下に説明する処理ステップ及び構成は、集
積回路を製造するための完全な処理の流れを構成するも
のではない。本発明は、当該技術分野において現在使用
されている集積回路製造技術に関連して実施することが
可能なものであり、従って本発明を理解するのに必要な
処理ステップについて重点的に説明する。尚、製造過程
における集積回路の一部の断面及びレイアウトを示した
添付の図面は縮尺通りに描いたものではなく、本発明の
重要な特徴をより良く示すために適宜拡縮して示してあ
る。
【０００８】図１は、本発明の好適実施例を実現するこ
との可能なＳＲＡＭセル２を示した概略図である。ＳＲ
ＡＭセル２はトランジスタＴＧ１，ＴＧ２，ＰＤ１，Ｐ
Ｄ２を有している。ＳＲＡＭセル２は、更に、抵抗Ｒ１
及びＲ２を有している。トランジスタＴＧ１及びＴＧ２
はＳＲＡＭセル２における伝達ゲートトランジスタであ
り、一方トランジスタＰＤ１及びＰＤ２はプルダウント
ランジスタである。抵抗Ｒ１及びＲ２はプルアップ装置
として使用されている。
【０００９】トランジスタＴＧ１はビット線Ａへ接続し
たソース／ドレインを有しており、且つトランジスタＴ
Ｇ２はビット線Ｂへ接続したソース／ドレインを有して
いる。ビット線Ｂはビット線Ａに対して相補的なもので
ある。トランジスタＴＧ１及びＴＧ２のゲートはワード
線Ｃへ接続している。理解される如く、トランジスタＰ
Ｄ１及びＰＤ２は交差結合形態で接続されている。更
に、トランジスタＴＤ１及びトランジスタＰＤ１のソー
ス／ドレインは抵抗Ｒ１の一端へ接続しており、一方ト
ランジスタＰＤ２及びトランジスタＴＧ２のソース／ド
レインは抵抗Ｒ２の一端へ接続している。抵抗Ｒ１及び
Ｒ２の他端は電源電圧ＶＣＣへ接続しており、一方トラ
ンジスタＰＤ１及びＰＤ２の各々は電源電圧ＶＳＳへ接
続したソース／ドレインを有している。
【００１０】通常、電源電圧ＶＣＣは電源電圧ＶＳＳよ
りも一層高い電圧レベルにある。通常のＳＲＡＭセルに
おいては、トランジスタＰＤ１及びＰＤ２は、通常、
２．１ミクロンの幅と０．７ミクロンの長さとを有して
いる。トランジスタＰＧ１及びＰＧ２は、通常、０．９
ミクロンの幅と０．８ミクロンの長さとを有している。
次に、図２を参照すると、図１からのＳＲＡＭセル２の
レイアウトが示されている。図２におけるＳＲＡＭセル
２は、ワード線６及び８を有しており、これらのワード
線はポリ１線である。ビット線１０及び１２はビット線
コンタクト１４ａ及び１４ｂを有している。更に、ＳＲ
ＡＭセル２は、共用コンタクト１６ａ及び１６ｂを有し
ている。トランジスタＴＧ１はゲート１８を有してい
る。トランジスタＴＧ１は幅Ｗ１及び長さＬ１を有して
いる。同様に、トランジスタＴＧ２はゲート２０と、幅
Ｗ２と、長さＬ２とを有している。プルダウントランジ
スタＰＤ１はゲート２２を有しており、且つ幅Ｗ３と長
さＬ３とを有している。プルダウントランジスタＰＤ２
はゲート２４を有しており、且つ幅Ｗ４と長さＬ４とを
有している。
【００１１】図３Ａ乃至３Ｅは本発明に基づいて構成さ
れた伝達ゲートトランジスタ及びプルダウントランジス
タの概略断面図である。特に、図３Ａはプルダウントラ
ンジスタ２６の断面を示しており、それは通常当該技術
分野において公知の従来の結晶配向を有する単結晶シリ
コンからなる基板３０を有している。本発明の多くの特
徴は当業者によって理解される如く、シリコン以外の半
導体物質を使用する装置に対しても適用可能なものであ
る。基板３０はＰ型基板か又はＮ型基板のいずれかとす
ることが可能である。本実施例においては、Ｐ型基板を
使用している。図３Ａに示した如く、ゲート構成が形成
されており、それはゲート酸化膜層３２とポリシリコン
層３４とを有している。ソース／ドレイン領域３６が基
板３０内にイオン注入されている。種々のタイプの注入
物を使用することが可能であり、例えば、Ｎ型不純物を
Ｐ型基板内にイオン注入させることが可能である。ソー
ス／ドレイン領域３６は図示例においてはＮ型活性領域
である。当業者に公知の如く、側壁酸化物スペーサ４０
を使用して、軽度にドープしたドレイン（ＬＤＤ）領域
３８が画定されている。一方、ＬＤＤ領域３８及び側壁
スペーサ４０は省略することが可能である。
【００１２】図３Ｂにおける伝達ゲートトランジスタ２
８は図３Ａにおけるプルダウントランジスタ２６と同一
の処理ステップにおけるものである。図３Ａにおけるゲ
ート酸化膜３２を形成した後に、伝達ゲートトランジス
タ２８を形成すべき領域をマスクする。従って、プルダ
ウントランジスタ２６の残部を形成する間に、伝達ゲー
トトランジスタ２８の領域において何等処理が行なわれ
ることはない。ＳＲＡＭセル４のこの部分において理解
される如く、絶縁層４４内に窓４２が開口され、ゲート
酸化膜層３２が露出される。絶縁層４４はこの実施例に
おいては酸化物から構成されている。次いで、図３Ｃに
おいて、ゲート酸化膜層３２をエッチング除去し、基板
３０の表面４６を露出させる。その後に、図３Ｄに示し
た如く、窓４２において基板３０の表面４６上に新たな
ゲート酸化膜層４８を成長させる。この新たなゲート酸
化膜層４８は、好適には、元のゲート酸化膜層３２の厚
さよりも薄い厚さを有している。
【００１３】その後に、図３Ｅに示した如く、プルダウ
ントランジスタ２８のゲートを形成する。プルダウント
ランジスタ２８のゲートは、ゲート酸化膜層４８とポリ
シリコン層５０とを有している。更に、基板３０内にソ
ース／ドレイン５２をイオン注入する。ソース／ドレイ
ン５２はＬＤＤ領域５４を有しており、該ＬＤＤ領域５
４は側壁酸化物スペーサ５６を使用して画定される。ゲ
ート酸化膜３２の厚さはゲート酸化膜４８の厚さよりも
一層大きい。このタイプの処理は、異なるゲート酸化膜
厚さを有する伝達ゲートトランジスタ及びプルダウント
ランジスタを形成するために使用され、それはＳＲＡＭ
セルにおけるプルダウントランジスタの幅を減少させる
ことを可能とする。
【００１４】図示した実施例では、プルダウントランジ
スタ２８のゲート酸化膜を完全にエッチング除去し、次
いで所望の厚さのゲート酸化膜を形成することを示して
いるが、本発明に基づいて異なるゲート酸化膜を形成す
るその他の方法を使用することも可能である。例えば、
最初に、伝達ゲートトランジスタ２８に対してゲート酸
化膜層を成長させ、次いでプルダウントランジスタ２６
及び伝達ゲートトランジスタ２８の両方の上に付加的な
ゲート酸化膜層を成長させて該トランジスタの各々に対
し異なる厚さのゲート酸化膜層を形成することが可能で
ある。伝達ゲートトランジスタ２８は完成後の処理から
完全にマスクされ、且つ図３Ｂ乃至図３Ｃにおけるプル
ダウントランジスタ２８へ適用される種々の処理ステッ
プの期間中図３Ａに示した状態に留まる。
【００１５】本発明によれば、ＳＲＡＭセルにおける伝
達ゲートトランジスタとプルダウントランジスタとの間
のゲート酸化膜厚さの比を調節することによって、幅を
減少させたプルダウントランジスタの寸法を使用するこ
とが可能である。２つのゲート酸化膜の必要とされる厚
さは以下の関係を使用して選択することが可能である。
【００１６】
【数１】
【００１７】尚、ＲＡＴＩＯは伝達ゲートトランジスタ
及びプルダウントランジスタの所望の抵抗比であり、Ｒ
tgは伝達ゲートトランジスタの抵抗であり、Ｒpdはプル
ダウントランジスタの抵抗であり、Ｔｏｘtgは伝達ゲー
トトランジスタのゲート酸化膜厚さであり、Ｔｏｘpdは
プルダウントランジスタのゲート酸化膜厚さであり、Ｗ
pdはプルダウントランジスタの幅であり、Ｌpdはプルダ
ウントランジスタの長さであり、Ｗtgは伝達ゲートトラ
ンジスタの幅であり、Ｌtgは伝達ゲートトランジスタの
長さであり、Ｖｃｃは高電源電圧であり、Ｖｔtgは伝達
ゲートトランジスタのスレッシュホールド電圧であり、
Ｖｔpdはプルダウントランジスタのスレッシュホールド
電圧である。
【００１８】図示した実施例においては、ＲＡＴＩＯは
２．６であり、ＶＣＣは３．３Ｖに等しく、Ｖｔtgはバ
ックバイアス状態において０．９Ｖであり、且つＶｔpd
は０．７Ｖに等しい。０．５ミクロン特徴設計基準を使
用する場合（Ｌ＝０．５ミクロン、Ｗ＝０．６ミクロ
ン）、プルダウントランジスタの幅は１．５６ミクロン
である。プルダウンゲート酸化膜厚さが１２０Åである
場合には、プルダウントランジスタの幅における３６％
の減少（１．０ミクロン特徴）は１３４Åの伝達ゲート
酸化膜厚さを必要とする。プルダウントランジスタの幅
における５０％の減少（０．８ミクロン特徴）は１６５
Åの伝達ゲート酸化膜厚さを必要とする。プルダウント
ランジスタの幅（Ｗpd）を減少させることによって、Ｓ
ＲＡＭセルの全体的な面積を減少させることが可能であ
る。
【００１９】図４乃至１３は本発明に基づく処理期間中
におけるＳＲＡＭセルのレイアウトを示した概略図であ
る。図４において、ウエハ上に位置されたＳＲＡＭセル
４は処理が行なわれ且つゲート酸化膜に対する準備がな
されている。その他の箇所においてはフィールド酸化膜
を成長させることによってウエハの基板内に活性区域１
００が形成されている。ウエハ上に伝達ゲート酸化膜が
成長され且つポリ１が付着形成されている。図５におい
て、ポリ（ポリシリコン）１は区域１０２において伝達
ゲートトランジスタ用にパターン形成されている。図６
において、レジストパターンがプルダウントランジスタ
区域１０４内へのイオン注入を阻止した状態で、伝達ゲ
ートトランジスタ用のドレイン／ソースイオン注入が行
なわれる。その後に、一様なスレッシュホールド電圧調
整用のイオン注入をプルダウントランジスタに対して実
施する。次いで、約１０００Åの厚さのドープしていな
い酸化膜をウエハ上に付着形成させる。このドープして
いない酸化膜は図７において除去する。区域１０６にお
けるドープしていない酸化膜は、ポリ１を保護するため
のレジストパターンで除去されることから保護されてお
り、従って、プルダウントランジスタに対して意図され
ている区域１０４のみが露出される。プルダウントラン
ジスタゲート酸化膜を成長させ、約５００Åの層の形態
でポリシリコンの薄いバッファ層を付着形成する。図８
において、区域１０８において共用コンタクトを開口さ
せるためにレジストパターンを使用する。次いで、ポリ
（ポリシリコン）２用としてポリ（ポリシリコン）及び
ポリサイドを付着形成する。
【００２０】図９において、区域１１０において示した
如く、ＶＳＳ線及びプルダウントランジスタ用にポリ２
をパターン形成する。次いで、プルダウントランジスタ
に対してドレイン／ソースイオン注入を実施する。その
後に、約７００Åの層の形態でウエハ上に薄い酸化膜を
付着形成する。スピンオンガラス処理を実施して約７０
０Åのガラス層を形成する。この層を硬化させ且つ稠密
化させる。その後に、約７００Åの層の形態でウエハ上
に薄いガラスを付着形成させる。図１０において、ＳＲ
ＡＭセルの残部が開口されることを保護するために、レ
ジストパターンを使用して第二の共用コンタクトを開口
させる。この第二の共用コンタクトは区域１１２におい
て開口されている。次いで、ドープしていないポリ３を
約７００Åの厚さの層の形態で付着形成させる。図１１
において、ポリ３をレジストでパターン形成し区域１１
４内に残存させる。このポリ即ちポリシリコン層はＳＲ
ＡＭセルプルアップ抵抗及びＶＣＣ電源線のために使用
する。ウエハ上に約１０００Åの層の形態でドープして
いない酸化物を付着形成し、且つポリ３に対して一様な
イオン注入を行なってウエハ上のポリシリコン抵抗の設
定を行なう。その後に、図１２における区域１１６をカ
バーするレジストパターンを使用して、ポリ３のＶＣＣ
部分に対してＮ＋イオン注入を行なう。図１３に示した
如く、区域１１８においてコンタクト窓を刻設する。
【００２１】従って、本発明はメモリセルの全体的なセ
ル面積を減少することを可能とする構成及び方法を提供
している。本発明は、プルダウントランジスタの幅を減
少させることを可能とすることによってメモリセルの面
積を減少させる能力を提供している。本発明によれば、
所望の比を維持するために伝達ゲートトランジスタとプ
ルダウントランジスタの異なるゲート酸化膜厚さを選択
することによって、幅を減少させることを可能としてい
る。
【００２２】上述した実施例においては、比、幅及び長
さにおいて特定の値を示しているが、本発明はこれらの
特定の値に限定されるべきものではなく、その他の値の
ものを使用することが可能であることは勿論である。更
に、ＳＲＡＭメモリセルにおけるトランジスタに対する
異なるゲート酸化膜厚さをトランジスタの幅又は長さが
セルが必要とする面積に影響を与えることのあるその他
のメモリセルへ適用することが可能である。
【００２３】以上、本発明の具体的実施の態様について
説明したが、本発明は、これら具体例にのみ限定される
べきものではなく、本発明の技術的範囲を逸脱すること
なしに種々の変形が可能であることは勿論である。
【図面の簡単な説明】
【図１】 本発明の好適実施例を実現することの可能な
ＳＲＡＭセルを示した概略図。
【図２】 図１に示したＳＲＡＭセルのレイアウトを示
した概略図。
【図３】 （Ａ）乃至（Ｅ）は本発明の一実施例に基づ
く製造過程におけるＳＲＡＭセルにおいての伝達ゲート
トランジスタ及びプルダウントランジスタを示した各概
略断面図。
【図４】 本発明の一実施例に基づく製造方法における
１段階におけるＳＲＡＭのレイアウトを示した概略図。
【図５】 本発明の一実施例に基づく製造方法における
１段階におけるＳＲＡＭのレイアウトを示した概略図。
【図６】 本発明の一実施例に基づく製造方法における
１段階におけるＳＲＡＭのレイアウトを示した概略図。
【図７】 本発明の一実施例に基づく製造方法における
１段階におけるＳＲＡＭのレイアウトを示した概略図。
【図８】 本発明の一実施例に基づく製造方法における
１段階におけるＳＲＡＭのレイアウトを示した概略図。
【図９】 本発明の一実施例に基づく製造方法における
１段階におけるＳＲＡＭのレイアウトを示した概略図。
【図１０】 本発明の一実施例に基づく製造方法におけ
る１段階におけるＳＲＡＭのレイアウトを示した概略
図。
【図１１】 本発明の一実施例に基づく製造方法におけ
る１段階におけるＳＲＡＭのレイアウトを示した概略
図。
【図１２】 本発明の一実施例に基づく製造方法におけ
る１段階におけるＳＲＡＭのレイアウトを示した概略
図。
【図１３】 本発明の一実施例に基づく製造方法におけ
る１段階におけるＳＲＡＭのレイアウトを示した概略
図。
【符号の説明】
２ ＳＲＡＭセル ＴＧ 伝達ゲートトランジスタ ＰＤ プルダウントランジスタ Ｒ 抵抗 ６，８ ワード線 １０，１２ ビット線 １８，２０，２２，２４ ゲート ２６ プルダウントランジスタ ３０ 基板 ３２ ゲート酸化膜層 ３４ ポリシリコン層 ３６ ソース／ドレイン領域 ３８ ＬＤＤ領域 ４０ 側壁スペーサ ４２ 窓 ４４ 絶縁層 ４６ 表面 ４８ ゲート酸化膜層 ５０ ポリシリコン層 ５２ ソース／ドレイン領域 ５４ ＬＤＤ領域 ５６ 側壁酸化物スペーサ
フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 29/78 21/336 Ｈ０１Ｌ 29/78 ３０１ Ｌ (72)発明者 フランク アール． ブライアント アメリカ合衆国， テキサス 76040， ユーレス， シィエラ ドライブ 409

Claims (19)

    【特許請求の範囲】
  1. 【請求項１】 ＳＲＡＭメモリセルにおいて、 第一及び第二伝達ゲートトランジスタが設けられてお
    り、前記第一伝達ゲートトランジスタはビット線へ接続
    した第一ソース／ドレインを有しており且つ前記第二伝
    達ゲートトランジスタは相補的ビット線へ接続した第一
    ソース／ドレインを有しており、且つ各伝達ゲートトラ
    ンジスタはワード線へ接続したゲートを有しており、 格納ラッチとして構成された第一及び第二プルダウント
    ランジスタが設けられており、前記第一プルダウントラ
    ンジスタは前記第一伝達ゲートトランジスタの第二ソー
    ス／ドレインへ接続した第一ソース／ドレインを有して
    おり、前記第二プルダウントランジスタは前記第二伝達
    ゲートトランジスタの第二ソース／ドレインへ接続した
    第一ソース／ドレインを有しており、第一及び第二プル
    ダウントランジスタは、両方共、電源電圧ノードへ接続
    した第二ソース／ドレインを有しており、 前記第一及び第二伝達ゲートトランジスタの各々は、第
    一厚さを有するゲート酸化膜層を有しており、前記第一
    及び第二プルダウントランジスタの各々は第二厚さを有
    するゲート酸化膜層を有しており、且つ前記第一厚さは
    前記第二厚さと異なるものであることを特徴とするＳＲ
    ＡＭメモリセル。
  2. 【請求項２】 請求項１において、前記第一厚さが前記
    第二厚さよりも一層厚いことを特徴とするＳＲＡＭメモ
    リセル。
  3. 【請求項３】 請求項２において、前記第一厚さが前記
    第二厚さの二倍を超えていることを特徴とするＳＲＡＭ
    メモリセル。
  4. 【請求項４】 請求項１において、前記第一及び第二厚
    さが次式、 【数１】 の如くに決定され、尚ＲＡＴＩＯは伝達ゲートトランジ
    スタとプルダウントランジスタの所望の抵抗比であり、
    Ｒtgは伝達ゲートトランジスタの抵抗であり、Ｒpdはプ
    ルダウントランジスタの抵抗であり、Ｔｏｘtgは伝達ゲ
    ートトランジスタのゲート酸化膜厚さであり、Ｔｏｘpd
    はプルダウントランジスタのゲート酸化膜厚さであり、
    Ｗpdはプルダウントランジスタの幅であり、Ｌpdはプル
    ダウントランジスタの長さであり、Ｗtgは伝達ゲートト
    ランジスタの幅であり、Ｌtgは伝達ゲートトランジスタ
    の長さであり、Ｖｔtgは伝達ゲートトランジスタのスレ
    ッシュホールド電圧であり、Ｖｔpdはプルダウントラン
    ジスタのスレッシュホールド電圧である、ことを特徴と
    するＳＲＡＭメモリセル。
  5. 【請求項５】 請求項４において、ＲＡＴＩＯが２．６
    に等しいことを特徴とするＳＲＡＭメモリセル。
  6. 【請求項６】 半導体装置内に２つのトランジスタを製
    造する方法において、 第一厚さを有するゲート酸化膜層を具備する第一ゲート
    をもった第一トランジスタを形成し、 第二厚さを有するゲート酸化膜層を具備する第二ゲート
    をもった第二トランジスタを形成し、 前記第二厚さが前記第一厚さよりも一層厚いものである
    ことを特徴とする方法。
  7. 【請求項７】 請求項６において、前記第二トランジス
    タを形成するステップにおいて、 前記第一ゲートが形成される場合に前記第二トランジス
    タの所定領域において基板上にゲート酸化膜を形成し、
    尚前記第二トランジスタの所定領域における前記ゲート
    酸化膜層は初期的に第一厚さを有しており、 その後に、半導体装置上に保護層を付着形成し、 前記第二トランジスタの該領域の上において前記保護層
    内に窓を開孔し、 前記窓内のゲート酸化膜をエッチング除去して前記基板
    を露出し、 前記第二厚さのゲート酸化膜層に到達するまで前記露出
    された基板上にゲート酸化膜を形成する、ことを特徴と
    する方法。
  8. 【請求項８】 請求項７において、前記第二トランジス
    タを形成する場合に、 前記第一ゲートを形成する場合に前記第二トランジスタ
    の所定の領域において基板上にゲート酸化膜層を形成
    し、尚前記第二ゲートにおけるゲート酸化膜層は前記第
    一厚さと等しい厚さを有しており、 前記第二トランジスタの所定領域におけるゲート酸化膜
    層が前記第二厚さに到達するまで前記第二トランジスタ
    の所定領域におけるゲート酸化膜層上に付加的なゲート
    酸化膜を形成する、ことを特徴とする方法。
  9. 【請求項９】 請求項４において、前記第一トランジス
    タを形成する場合に、ＳＲＡＭメモリセル内にプルダウ
    ントランジスタを形成することを特徴とする方法。
  10. 【請求項１０】 請求項９において、前記第二トランジ
    スタを形成する場合に、前記ＳＲＡＭメモリセル内に電
    圧ゲートトランジスタを形成することを特徴とする方
    法。
  11. 【請求項１１】 請求項１０において、ＳＲＡＭメモリ
    セル内にプルダウントランジスタと伝達ゲートトランジ
    スタとを形成する場合に、以下の抵抗比、 【数１】 を満足するトランジスタを形成し、尚ＲＡＴＩＯは伝達
    ゲートトランジスタとプルダウントランジスタとの所望
    の抵抗比であり、Ｒtgは伝達ゲートトランジスタの抵抗
    であり、Ｒpdはプルダウントランジスタの抵抗であり、
    Ｔｏｘtgは伝達ゲートトランジスタのゲート酸化膜厚さ
    であり、Ｔｏｘpdはプルダウントランジスタのゲート酸
    化膜厚さであり、Ｗpdはプルダウントランジスタの幅で
    あり、Ｌpdはプルダウントランジスタの長さであり、Ｗ
    tgは伝達ゲートトランジスタの幅であり、Ｌtgは伝達ゲ
    ートトランジスタの長さであり、Ｖｔtgは伝達ゲートト
    ランジスタのスレッシュホールド電圧であり、Ｖｔpdは
    プルダウントランジスタのスレッシュホールド電圧であ
    る、ことを特徴とする方法。
  12. 【請求項１２】 請求項１１において、前記トランジス
    タを形成する場合に、少なくとも２．６に等しいＲＡＴ
    ＩＯを使用することを特徴とする方法。
  13. 【請求項１３】 半導体回路において、 第一厚さを有するゲート酸化膜層を具備する第一ゲート
    をもった第一トランジスタが設けられており、 第二厚さを有するゲート酸化膜層を具備する第二ゲート
    をもった第二トランジスタが設けられており、 前記第二厚さが前記第一厚さよりも一層大きいものであ
    ることを特徴とする半導体回路。
  14. 【請求項１４】 請求項１３において、前記第一トラン
    ジスタがＳＲＡＭメモリセルにおけるプルダウントラン
    ジスタであることを特徴とする半導体回路。
  15. 【請求項１５】 請求項１４において、前記第二トラン
    ジスタが前記ＳＲＡＭメモリセル内の伝達ゲートトラン
    ジスタであることを特徴とする半導体回路。
  16. 【請求項１６】 請求項１５において、前記ＳＲＡＭメ
    モリセルにおける伝達ゲートトランジスタ及びプルダウ
    ントランジスタのゲート酸化膜厚さが、以下の関係、 【数１】 を使用して選択されており、尚ＲＡＴＩＯが伝達ゲート
    トランジスタとプルダウントランジスタの所望の抵抗比
    であり、Ｒtgが伝達ゲートトランジスタの抵抗であり、
    Ｒpdがプルダウントランジスタの抵抗であり、Ｔｏｘtg
    が伝達ゲートトランジスタのゲート酸化膜厚さであり、
    Ｔｏｘpdがプルダウントランジスタのゲート酸化膜厚さ
    であり、Ｗpdがプルダウントランジスタの幅であり、Ｌ
    pdがプルダウントランジスタの長さであり、Ｗtgが伝達
    ゲートトランジスタの幅であり、Ｌtgが伝達ゲートトラ
    ンジスタの長さであり、Ｖｔtgが伝達ゲートトランジス
    タのスレッシュホールド電圧であり、且つＶｔpdがプル
    ダウントランジスタのスレッシュホールド電圧である、
    ことを特徴とする半導体回路。
  17. 【請求項１７】 請求項１６において、ＲＡＴＩＯが少
    なくとも２．６であることを特徴とする半導体回路。
  18. 【請求項１８】 請求項１７において、前記プルダウン
    トランジスタがＮチャンネル電界効果装置であることを
    特徴とする半導体回路。
  19. 【請求項１９】 請求項１８において、前記伝達ゲート
    トランジスタがＮチャンネル電界効果装置であることを
    特徴とする半導体回路。
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