JPH10125804A - Ｓｒａｍセルにおけるトランジスタ装置用の構造 - Google Patents
Ｓｒａｍセルにおけるトランジスタ装置用の構造Info
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- JPH10125804A JPH10125804A JP9247105A JP24710597A JPH10125804A JP H10125804 A JPH10125804 A JP H10125804A JP 9247105 A JP9247105 A JP 9247105A JP 24710597 A JP24710597 A JP 24710597A JP H10125804 A JPH10125804 A JP H10125804A
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- Semiconductor Memories (AREA)
Abstract
(57)【要約】 （修正有）
【課題】 メモリセルが必要とする面積を減少させるこ
とを可能とするトランジスタ構成を提供する。 【解決手段】 第一伝達ゲートトランジスタはビット線
（Ａ）へ接続されている第一ソース／ドレインを有して
おり、第二伝達ゲートトランジスタは補元ビット線
（Ｂ）へ接続している第一ソース／ドレインを有してい
る。各伝達ゲートトランジスタはワード線（Ｃ）へ接続
しているゲートを有している。更に、格納ラッチとして
構成されている第一及び第二プルダウントランジスタ
（ＰＤ１，ＰＤ２）を有している。第一及び第二伝達ゲ
ートトランジスタの各々は第一厚さを持ったゲート酸化
物層を有しており、且つ第一及び第二プルダウントラン
ジスタの各々は第二厚さを持ったゲート酸化物層を有し
ており、第一厚さは第二厚さと異なっている。
とを可能とするトランジスタ構成を提供する。 【解決手段】 第一伝達ゲートトランジスタはビット線
（Ａ）へ接続されている第一ソース／ドレインを有して
おり、第二伝達ゲートトランジスタは補元ビット線
（Ｂ）へ接続している第一ソース／ドレインを有してい
る。各伝達ゲートトランジスタはワード線（Ｃ）へ接続
しているゲートを有している。更に、格納ラッチとして
構成されている第一及び第二プルダウントランジスタ
（ＰＤ１，ＰＤ２）を有している。第一及び第二伝達ゲ
ートトランジスタの各々は第一厚さを持ったゲート酸化
物層を有しており、且つ第一及び第二プルダウントラン
ジスタの各々は第二厚さを持ったゲート酸化物層を有し
ており、第一厚さは第二厚さと異なっている。
Description
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は集積回路装置に関す
るものであって、更に詳細には、集積回路において使用
する電界効果トランジスタ（ＦＥＴ）及びその製造方法
に関するものである。
るものであって、更に詳細には、集積回路において使用
する電界効果トランジスタ（ＦＥＴ）及びその製造方法
に関するものである。
【０００２】
【従来の技術】メモリは通常中央処理装置からの動作命
令に応答する装置である。メモリはデジタル形態で多量
の情報を格納することが可能である。メモリシステム又
はユニットにおいて、メモリユニットの内容へアクセス
するためにアドレスが使用される。ビットとも呼ばれる
二進デジットがメモリユニット内に格納される基本的な
情報要素である。１ビットの情報を格納することの可能
なメモリユニットの最も小さな細分化したものはメモリ
セルと呼ばれる。チップ上のメモリは、物理的に、複数
個のセルからなる二次元アレイとして物理的に構成され
ており、その場合に、複数個のセルからなる行は、ワー
ドラインとも呼ばれる行ラインによって接続されてい
る。１列のセルはビット線とも呼ばれる列ラインによっ
て接続されている。これらのメモリセルは、種々の形態
のトランジスタ及び／又はコンデンサによって構成する
ことが可能である。
令に応答する装置である。メモリはデジタル形態で多量
の情報を格納することが可能である。メモリシステム又
はユニットにおいて、メモリユニットの内容へアクセス
するためにアドレスが使用される。ビットとも呼ばれる
二進デジットがメモリユニット内に格納される基本的な
情報要素である。１ビットの情報を格納することの可能
なメモリユニットの最も小さな細分化したものはメモリ
セルと呼ばれる。チップ上のメモリは、物理的に、複数
個のセルからなる二次元アレイとして物理的に構成され
ており、その場合に、複数個のセルからなる行は、ワー
ドラインとも呼ばれる行ラインによって接続されてい
る。１列のセルはビット線とも呼ばれる列ラインによっ
て接続されている。これらのメモリセルは、種々の形態
のトランジスタ及び／又はコンデンサによって構成する
ことが可能である。
【０００３】半導体メモリはシリコン等の半導体物質内
において構成されるメモリである。金属−酸化物−半導
体（ＭＯＳ）メモリは業界において一般的なものであ
る。多数の異なるタイプのＭＯＳメモリが存在してお
り、例えば、１ビットの情報をコンデンサ上に電荷とし
て格納する金属−酸化物−半導体メモリであるダイナミ
ックランダムアクセスメモリ（ＤＲＡＭ）、及びそのメ
モリを維持するのにＤＣ電圧を印加することを必要とす
るに過ぎない双安定フリップフロップ回路を有するスタ
ティックランダムアクセスメモリ（ＳＲＡＭ）等があ
る。通常、ＳＲＡＭは４個のトランジスタと、プルアッ
プ装置として２個のトランジスタか又は２個のポリシリ
コン負荷抵抗を有している。
において構成されるメモリである。金属−酸化物−半導
体（ＭＯＳ）メモリは業界において一般的なものであ
る。多数の異なるタイプのＭＯＳメモリが存在してお
り、例えば、１ビットの情報をコンデンサ上に電荷とし
て格納する金属−酸化物−半導体メモリであるダイナミ
ックランダムアクセスメモリ（ＤＲＡＭ）、及びそのメ
モリを維持するのにＤＣ電圧を印加することを必要とす
るに過ぎない双安定フリップフロップ回路を有するスタ
ティックランダムアクセスメモリ（ＳＲＡＭ）等があ
る。通常、ＳＲＡＭは４個のトランジスタと、プルアッ
プ装置として２個のトランジスタか又は２個のポリシリ
コン負荷抵抗を有している。
【０００４】ＳＲＡＭはＤＲＡＭ等のメモリと比較して
欠点を有している。ＳＲＡＭにおける部品は、典型的
に、ＳＲＡＭがＤＲＡＭよりも一層大きなベーシックセ
ルを有することを必要とする。ＳＲＡＭメモリセルにお
いては、データ伝達ゲートトランジスタ対プルダウント
ランジスタオン抵抗比は、典型的に、メモリセルへ安定
性を与えるために、約２．６倍又はそれ以上であること
を必要とする。現在のところ、プルダウントランジスタ
の幅は、所望のＲＡＴＩＯ（比）条件を達成するため
に、伝達ゲートトランジスタの幅よりも一層大きいもの
であることが必要である。この条件は、どれほど小型に
メモリセルを製造することが可能であるかの制限を課
す。従って、メモリセルが必要とする面積を減少させる
ことを可能とするトランジスタ構成が提供されることが
望ましい。
欠点を有している。ＳＲＡＭにおける部品は、典型的
に、ＳＲＡＭがＤＲＡＭよりも一層大きなベーシックセ
ルを有することを必要とする。ＳＲＡＭメモリセルにお
いては、データ伝達ゲートトランジスタ対プルダウント
ランジスタオン抵抗比は、典型的に、メモリセルへ安定
性を与えるために、約２．６倍又はそれ以上であること
を必要とする。現在のところ、プルダウントランジスタ
の幅は、所望のＲＡＴＩＯ（比）条件を達成するため
に、伝達ゲートトランジスタの幅よりも一層大きいもの
であることが必要である。この条件は、どれほど小型に
メモリセルを製造することが可能であるかの制限を課
す。従って、メモリセルが必要とする面積を減少させる
ことを可能とするトランジスタ構成が提供されることが
望ましい。
【０００５】
【発明が解決しようとする課題】本発明は、以上の点に
鑑みなされたものであって、上述した如き従来技術の欠
点を解消し、メモリセルが必要とする面積を減少させる
ことを可能としたＳＲＡＭメモリセル及びその製造方法
を提供することを目的とする。
鑑みなされたものであって、上述した如き従来技術の欠
点を解消し、メモリセルが必要とする面積を減少させる
ことを可能としたＳＲＡＭメモリセル及びその製造方法
を提供することを目的とする。
【０００６】
【課題を解決するための手段】本発明によれば、第一及
び第二伝達ゲートトランジスタを有するＳＲＡＭメモリ
セルが提供される。第一伝達ゲートトランジスタは、ビ
ット線へ接続した第一ソース／ドレインを有しており、
且つ第二伝達ゲートトランジスタは補元ビット線へ接続
した第一ソース／ドレインを有している。各伝達ゲート
トランジスタは、ワード線へ接続したゲートを有してい
る。本ＳＲＡＭメモリセルは、更に、格納ラッチとして
構成された第一及び第二プルダウントランジスタを有し
ている。第一プルダウントランジスタは、第一伝達ゲー
トトランジスタの第二ソース／ドレインへ接続した第一
ソース／ドレインを有しており、第二プルダウントラン
ジスタは第二伝達ゲートトランジスタの第二ソース／ド
レインへ接続した第一ソース／ドレインを有している。
第一及び第二プルダウントランジスタの両方が電源電圧
ノードへ接続した第二ソース／ドレインを有している。
第一及び第二伝達ゲートトランジスタの各々は第一厚さ
を持ったゲート酸化物層を有しており、且つ第一及び第
二プルダウントランジスタの各々は第二厚さを持ったゲ
ート酸化物層を有しており、その場合に、第一厚さは第
二厚さとは異なるものである。
び第二伝達ゲートトランジスタを有するＳＲＡＭメモリ
セルが提供される。第一伝達ゲートトランジスタは、ビ
ット線へ接続した第一ソース／ドレインを有しており、
且つ第二伝達ゲートトランジスタは補元ビット線へ接続
した第一ソース／ドレインを有している。各伝達ゲート
トランジスタは、ワード線へ接続したゲートを有してい
る。本ＳＲＡＭメモリセルは、更に、格納ラッチとして
構成された第一及び第二プルダウントランジスタを有し
ている。第一プルダウントランジスタは、第一伝達ゲー
トトランジスタの第二ソース／ドレインへ接続した第一
ソース／ドレインを有しており、第二プルダウントラン
ジスタは第二伝達ゲートトランジスタの第二ソース／ド
レインへ接続した第一ソース／ドレインを有している。
第一及び第二プルダウントランジスタの両方が電源電圧
ノードへ接続した第二ソース／ドレインを有している。
第一及び第二伝達ゲートトランジスタの各々は第一厚さ
を持ったゲート酸化物層を有しており、且つ第一及び第
二プルダウントランジスタの各々は第二厚さを持ったゲ
ート酸化物層を有しており、その場合に、第一厚さは第
二厚さとは異なるものである。
【０００７】
【発明の実施の形態】以下に説明する処理ステップ及び
構成は集積回路を製造するための完全な処理の流れを構
成するものではない。本発明は、当該技術分野において
現在使用されている集積回路製造技術に関連して実施す
ることが可能なものであり、且つ本発明を理解するのに
必要な一般的に実施される処理ステップについてのみ重
点的に説明する。尚、添付の図面は、製造過程中におけ
る集積回路の一部の断面及びレイアウトを示したもので
あって、それらは縮尺通りに描いたものではなく本発明
の重要な特徴を例示するために図示されている。
構成は集積回路を製造するための完全な処理の流れを構
成するものではない。本発明は、当該技術分野において
現在使用されている集積回路製造技術に関連して実施す
ることが可能なものであり、且つ本発明を理解するのに
必要な一般的に実施される処理ステップについてのみ重
点的に説明する。尚、添付の図面は、製造過程中におけ
る集積回路の一部の断面及びレイアウトを示したもので
あって、それらは縮尺通りに描いたものではなく本発明
の重要な特徴を例示するために図示されている。
【０００８】図１は本発明の好適実施例を実現すること
の可能なＳＲＡＭセル２の概略図である。ＳＲＡＭセル
２はトランジスタＴＧ１，ＴＧ２，ＰＤ１，ＰＤ２を有
している。ＳＲＡＭセル２は、更に、抵抗Ｒ１及びＲ２
を有している。トランジスタＴＧ１及びＴＧ２はＳＲＡ
Ｍセル２における伝達ゲートトランジスタであり、一方
トランジスタＰＤ１及びＰＤ２はプルダウントランジス
タである。抵抗Ｒ１及びＲ２はプルアップ装置として使
用されている。
の可能なＳＲＡＭセル２の概略図である。ＳＲＡＭセル
２はトランジスタＴＧ１，ＴＧ２，ＰＤ１，ＰＤ２を有
している。ＳＲＡＭセル２は、更に、抵抗Ｒ１及びＲ２
を有している。トランジスタＴＧ１及びＴＧ２はＳＲＡ
Ｍセル２における伝達ゲートトランジスタであり、一方
トランジスタＰＤ１及びＰＤ２はプルダウントランジス
タである。抵抗Ｒ１及びＲ２はプルアップ装置として使
用されている。
【０００９】トランジスタＴＧ１はビット線Ａへ接続し
たソース／ドレインを有しており、且つトランジスタＴ
Ｇ２はビット線Ｂへ接続したソース／ドレインを有して
いる。ビット線Ｂはビット線Ａの補元（コンプリメン
ト）である。トランジスタＴＧ１及びＴＧ２のゲートは
ワード線Ｃへ接続している。理解されるように、トラン
ジスタＰＤ１及びＰＤ２は交差結合形態で接続されてい
る。更に、トランジスタＴＧ１及びトランジスタＰＤ１
のソース／ドレインは抵抗Ｒ１の一端部へ接続してお
り、一方トランジスタＰＤ２及びトランジスタＴＧ２の
ソース／ドレインは抵抗Ｒ２の一端部へ接続している。
抵抗Ｒ１及びＲ２の他端部は電源電圧ＶＣＣへ接続して
おり、一方トランジスタＰＤ１及びＰＤ２の各々は電源
ＶＳＳへ接続したソース／ドレインを有している。
たソース／ドレインを有しており、且つトランジスタＴ
Ｇ２はビット線Ｂへ接続したソース／ドレインを有して
いる。ビット線Ｂはビット線Ａの補元（コンプリメン
ト）である。トランジスタＴＧ１及びＴＧ２のゲートは
ワード線Ｃへ接続している。理解されるように、トラン
ジスタＰＤ１及びＰＤ２は交差結合形態で接続されてい
る。更に、トランジスタＴＧ１及びトランジスタＰＤ１
のソース／ドレインは抵抗Ｒ１の一端部へ接続してお
り、一方トランジスタＰＤ２及びトランジスタＴＧ２の
ソース／ドレインは抵抗Ｒ２の一端部へ接続している。
抵抗Ｒ１及びＲ２の他端部は電源電圧ＶＣＣへ接続して
おり、一方トランジスタＰＤ１及びＰＤ２の各々は電源
ＶＳＳへ接続したソース／ドレインを有している。
【００１０】典型的に、電源電圧ＶＣＣは電源電圧ＶＳ
Ｓよりも一層高い電圧である。典型的なＳＲＡＭセルに
おいては、トランジスタＰＤ１及びＰＤ２は、典型的
に、２．１ミクロンの幅及び０．７ミクロンの長さを有
している。トランジスタＰＧ１及びＰＧ２は、典型的
に、０．９ミクロンの幅及び０．８ミクロンの長さを有
している。
Ｓよりも一層高い電圧である。典型的なＳＲＡＭセルに
おいては、トランジスタＰＤ１及びＰＤ２は、典型的
に、２．１ミクロンの幅及び０．７ミクロンの長さを有
している。トランジスタＰＧ１及びＰＧ２は、典型的
に、０．９ミクロンの幅及び０．８ミクロンの長さを有
している。
【００１１】次に、図２を参照して、図１からのＳＲＡ
Ｍセル２のレイアウトが図示されている。図２における
ＳＲＡＭセル２はワード線６及び８を有しており、それ
らはポリ１ラインである。ビット線１０及び１２はビッ
ト線コンタクト１４ａ及び１４ｂを有している。更に、
ＳＲＡＭセル２は、更に、共用コンタクト１６ａ及び１
６ｂを有している。トランジスタＴＧ１はゲート１８を
有している。トランジスタＴＧ１は幅Ｗ１及び長さＬ１
を有している。同様に、トランジスタＴＧ２はゲート２
０と幅Ｗ２と長さＬ２とを有している。プルダウントラ
ンジスタＰＤ１はゲート２２を有しており且つ幅Ｗ３と
長さＬ３とを有しており、プルダウントランジスタＰＤ
２はゲート２４を有しており且つ幅Ｗ４と長さＬ４とを
有している。
Ｍセル２のレイアウトが図示されている。図２における
ＳＲＡＭセル２はワード線６及び８を有しており、それ
らはポリ１ラインである。ビット線１０及び１２はビッ
ト線コンタクト１４ａ及び１４ｂを有している。更に、
ＳＲＡＭセル２は、更に、共用コンタクト１６ａ及び１
６ｂを有している。トランジスタＴＧ１はゲート１８を
有している。トランジスタＴＧ１は幅Ｗ１及び長さＬ１
を有している。同様に、トランジスタＴＧ２はゲート２
０と幅Ｗ２と長さＬ２とを有している。プルダウントラ
ンジスタＰＤ１はゲート２２を有しており且つ幅Ｗ３と
長さＬ３とを有しており、プルダウントランジスタＰＤ
２はゲート２４を有しており且つ幅Ｗ４と長さＬ４とを
有している。
【００１２】図３Ａ乃至３Ｅは本発明に基づく伝達ゲー
トトランジスタ及びプルダウントランジスタの概略断面
図である。特に、図３Ａはプルダウントランジスタ２６
の概略断面図であり、それは、典型的に、当該技術分野
において公知の従来の結晶配向の単結晶シリコンである
基板３０を有している。本発明の多くの特徴は、当業者
によって理解されるようなシリコン以外の半導体物質を
使用する装置にも適用可能である。基板３０は、Ｐ型基
板又はＮ型基板のいずれかとすることが可能である。本
発明の例示的実施例においては、Ｐ型基板が使用されて
いる。
トトランジスタ及びプルダウントランジスタの概略断面
図である。特に、図３Ａはプルダウントランジスタ２６
の概略断面図であり、それは、典型的に、当該技術分野
において公知の従来の結晶配向の単結晶シリコンである
基板３０を有している。本発明の多くの特徴は、当業者
によって理解されるようなシリコン以外の半導体物質を
使用する装置にも適用可能である。基板３０は、Ｐ型基
板又はＮ型基板のいずれかとすることが可能である。本
発明の例示的実施例においては、Ｐ型基板が使用されて
いる。
【００１３】図３Ａから理解されるように、ゲート酸化
物層３２とポリシコン層３４とを有するゲート構成体が
形成されている。ソース／ドレイン領域３６が基板３０
内へイオン注入することによって構成されている。種々
のタイプの注入物を使用することが可能であり、例え
ば、Ｐ型基板内にＮ型注入物をイオン注入させることが
可能である。ソース／ドレイン領域３６は図示例におい
てはＮ型活性領域である。軽度にドープしたドレイン
（ＬＤＤ）領域３８が当業者によって公知の如く、側壁
酸化物スペーサ４０を使用して画定される。一方、ＬＤ
Ｄ３８及び側壁スペーサ４０は省略することが可能であ
る。
物層３２とポリシコン層３４とを有するゲート構成体が
形成されている。ソース／ドレイン領域３６が基板３０
内へイオン注入することによって構成されている。種々
のタイプの注入物を使用することが可能であり、例え
ば、Ｐ型基板内にＮ型注入物をイオン注入させることが
可能である。ソース／ドレイン領域３６は図示例におい
てはＮ型活性領域である。軽度にドープしたドレイン
（ＬＤＤ）領域３８が当業者によって公知の如く、側壁
酸化物スペーサ４０を使用して画定される。一方、ＬＤ
Ｄ３８及び側壁スペーサ４０は省略することが可能であ
る。
【００１４】図３Ｂにおける伝達ゲートトランジスタ２
８は、図３Ａにおけるプルダウントンラジスタ２６と同
一の処理ステップにおけるものである。図３Ａにおける
ゲート酸化物３２を形成した後に、伝達ゲートトランジ
スタ２８を形成すべき領域をマスクする。従って、伝達
ゲートトランジスタ２８の領域においては処理は行なわ
れず、一方プルダウントランジスタ２６の残部が形成さ
れる。ＳＲＡＭセル４のこの部分において理解すること
が可能であるように、誘電体層４４内に窓４２を開口さ
せてゲート酸化物層３２を露出させる。誘電体層４４は
この実施例においては酸化物である。次いで、図３Ｃに
示したように、ゲート酸化物層３２をエッチング除去
し、基板３０の表面４６を露出させる。その後に、図３
Ｄに示したように、窓４２内における基板３０の表面４
６上に新たなゲート酸化物層４８を成長させる。この新
たなゲート酸化物層４８は、好適には、元のゲート酸化
物層３２の厚さよりも薄い厚さを有している。
８は、図３Ａにおけるプルダウントンラジスタ２６と同
一の処理ステップにおけるものである。図３Ａにおける
ゲート酸化物３２を形成した後に、伝達ゲートトランジ
スタ２８を形成すべき領域をマスクする。従って、伝達
ゲートトランジスタ２８の領域においては処理は行なわ
れず、一方プルダウントランジスタ２６の残部が形成さ
れる。ＳＲＡＭセル４のこの部分において理解すること
が可能であるように、誘電体層４４内に窓４２を開口さ
せてゲート酸化物層３２を露出させる。誘電体層４４は
この実施例においては酸化物である。次いで、図３Ｃに
示したように、ゲート酸化物層３２をエッチング除去
し、基板３０の表面４６を露出させる。その後に、図３
Ｄに示したように、窓４２内における基板３０の表面４
６上に新たなゲート酸化物層４８を成長させる。この新
たなゲート酸化物層４８は、好適には、元のゲート酸化
物層３２の厚さよりも薄い厚さを有している。
【００１５】その後に、プルダウントランジスタ２８の
ゲートを図３Ｅに示したように形成する。プルダウント
ランジスタ２８のゲートは、ゲート酸化物層４８とポリ
シリコン層５０とを有している。ソース／ドレイン５２
も基板３０内にイオン注入することによって構成され
る。ソース／ドレイン５２はＬＤＤ５４を有しており、
それも側壁スペーサ５６を使用して画定される。ゲート
酸化物３２の厚さはゲート酸化物４８の厚さよりも一層
大きい。このタイプの処理は異なるゲート酸化物厚さを
有する伝達ゲートトランジスタ及びプルダウントランジ
スタを製造するために使用され、そのことはＳＲＡＭセ
ルにおけるプルダウントランジスタの幅を減少させるこ
とを可能とする。
ゲートを図３Ｅに示したように形成する。プルダウント
ランジスタ２８のゲートは、ゲート酸化物層４８とポリ
シリコン層５０とを有している。ソース／ドレイン５２
も基板３０内にイオン注入することによって構成され
る。ソース／ドレイン５２はＬＤＤ５４を有しており、
それも側壁スペーサ５６を使用して画定される。ゲート
酸化物３２の厚さはゲート酸化物４８の厚さよりも一層
大きい。このタイプの処理は異なるゲート酸化物厚さを
有する伝達ゲートトランジスタ及びプルダウントランジ
スタを製造するために使用され、そのことはＳＲＡＭセ
ルにおけるプルダウントランジスタの幅を減少させるこ
とを可能とする。
【００１６】図示例においては、プルダウントランジス
タ２８のゲート酸化物を完全にエッチング除去し、次い
で所望の厚さのゲート酸化物を製造する場合を示してい
るが、異なるゲート酸化物を製造するその他の方法を本
発明に従って使用することも可能である。例えば、伝達
ゲートトランジスタ２８に対するゲート酸化物層を最初
に成長させ、次いで、プルダウントランジスタ２６及び
伝達ゲートトランジスタ２８の両方の上に負荷的なゲー
ト酸化物層を成長させて該トランジスタの各々に対し異
なる厚さのゲート酸化物層を製造することが可能であ
る。伝達ゲートトランジスタ２８は完了後の処理から完
全にマスクされており、図３Ｂ−３Ｃにおけるプルダウ
ントランジスタ２８に対して適用される種々の処理ステ
ップの期間中に図３Ａに図示した形態を維持する。
タ２８のゲート酸化物を完全にエッチング除去し、次い
で所望の厚さのゲート酸化物を製造する場合を示してい
るが、異なるゲート酸化物を製造するその他の方法を本
発明に従って使用することも可能である。例えば、伝達
ゲートトランジスタ２８に対するゲート酸化物層を最初
に成長させ、次いで、プルダウントランジスタ２６及び
伝達ゲートトランジスタ２８の両方の上に負荷的なゲー
ト酸化物層を成長させて該トランジスタの各々に対し異
なる厚さのゲート酸化物層を製造することが可能であ
る。伝達ゲートトランジスタ２８は完了後の処理から完
全にマスクされており、図３Ｂ−３Ｃにおけるプルダウ
ントランジスタ２８に対して適用される種々の処理ステ
ップの期間中に図３Ａに図示した形態を維持する。
【００１７】本発明によれば、ＳＲＡＭセルにおける伝
達ゲートトランジスタとプルダウントランジスタとの間
のゲート酸化物厚さの比を調節することによって幅を減
少させたプルダウントランジスタの寸法を使用すること
が可能である。これらの２つのゲート酸化物の必要な厚
さは次式を使用して選択することが可能である。
達ゲートトランジスタとプルダウントランジスタとの間
のゲート酸化物厚さの比を調節することによって幅を減
少させたプルダウントランジスタの寸法を使用すること
が可能である。これらの２つのゲート酸化物の必要な厚
さは次式を使用して選択することが可能である。
【００１８】
【数４】
【００１９】尚、ＲＡＴＩＯは伝達ゲートトランジスタ
とプルダウントランジスタの所望の比であり、Ｔｏｘtg
は伝達ゲートトランジスタのゲート酸化物厚さであり、
Ｔｏｘpdはプルダウントランジスタのゲート酸化物厚さ
であり、Ｗpdはプルダウントランジスタの幅であり、Ｌ
pdはプルダウントランジスタの長さであり、Ｗtgは伝達
ゲートトランジスタの幅であり、Ｌtgは伝達ゲートトラ
ンジスタの長さであり、Ｖｃｃは上側電源電圧であり、
Ｖｔtgは伝達ゲートトランジスタのスレッシュホールド
電圧であり、Ｖｔpdはプルダウントランジスタのスレッ
シュホールド電圧である。
とプルダウントランジスタの所望の比であり、Ｔｏｘtg
は伝達ゲートトランジスタのゲート酸化物厚さであり、
Ｔｏｘpdはプルダウントランジスタのゲート酸化物厚さ
であり、Ｗpdはプルダウントランジスタの幅であり、Ｌ
pdはプルダウントランジスタの長さであり、Ｗtgは伝達
ゲートトランジスタの幅であり、Ｌtgは伝達ゲートトラ
ンジスタの長さであり、Ｖｃｃは上側電源電圧であり、
Ｖｔtgは伝達ゲートトランジスタのスレッシュホールド
電圧であり、Ｖｔpdはプルダウントランジスタのスレッ
シュホールド電圧である。
【００２０】図示例においては、ＲＡＴＩＯは２．６で
あり、ＶＣＣは３．３Ｖに等しく、Ｖｔtgはバックバイ
アスを有する０．９Ｖであり、且つＶｔpdは０．７Ｖに
等しい。０．５ミクロン特徴設計基準が使用される場合
には（Ｌ＝０．５ミクロン、Ｗ＝０．６ミクロン）、プ
ルダウントランジスタの幅は１．５６ミクロンである。
プルダウンゲート酸化物厚さが１２０Åである場合に
は、プルダウントランジスタの幅（１．０ミクロン特
徴）における３６％の減少は１３４Åの伝達ゲート酸化
物厚さを必要とする。プルダウントランジスタ幅（０．
８ミクロン特徴）における５０％の減少は１６５Å伝達
ゲート酸化物厚さを必要とする。プルダウントランジス
タの幅（Ｗpd）を減少させることによって、ＳＲＡＭセ
ルの全体的な面積を減少させることが可能である。
あり、ＶＣＣは３．３Ｖに等しく、Ｖｔtgはバックバイ
アスを有する０．９Ｖであり、且つＶｔpdは０．７Ｖに
等しい。０．５ミクロン特徴設計基準が使用される場合
には（Ｌ＝０．５ミクロン、Ｗ＝０．６ミクロン）、プ
ルダウントランジスタの幅は１．５６ミクロンである。
プルダウンゲート酸化物厚さが１２０Åである場合に
は、プルダウントランジスタの幅（１．０ミクロン特
徴）における３６％の減少は１３４Åの伝達ゲート酸化
物厚さを必要とする。プルダウントランジスタ幅（０．
８ミクロン特徴）における５０％の減少は１６５Å伝達
ゲート酸化物厚さを必要とする。プルダウントランジス
タの幅（Ｗpd）を減少させることによって、ＳＲＡＭセ
ルの全体的な面積を減少させることが可能である。
【００２１】図４−１３は本発明に基づく処理期間中に
おけるＳＲＡＭセルのレイアウト図である。図４におい
て、ウエハ上に位置されているＳＲＡＭセル４は処理済
であり且つゲート酸化物の準備がなされている。活性区
域１００はその他の全ての箇所においてフィールド酸化
膜を成長させることによってウエハの基板内に形成され
ている。伝達ゲート酸化物がウエハ上に成長され且つポ
リ１が付着形成されている。図５においては、ポリ１が
区域１０２において伝達ゲートトランジスタのためにパ
ターン形成されている。伝達ゲートトランジスタ用のド
レイン／ソースイオン注入が行なわれ、レジストパター
ンが図６におけるプルダウントランジスタ区域１０４内
に注入されることを阻止する。その後に、一様なスレッ
シュホールド電圧調節イオン注入がプルダウントランジ
スタに対して行なわれる。次いで、ウエハ上にドープし
ていない酸化物を約１０００Åの厚さに付着形成させ
る。ドープしていない酸化物を図７において除去する。
区域１０６におけるドープしていない酸化物はポリ１を
保護するためのレジストパターンで除去することから保
護されており、それは、プルダウントランジスタのため
に意図された区域１０４のみを露出させる。プルダウン
トランジスタゲート酸化物が成長され、薄いポリシリコ
ンからなるバッファが約５００Åの層内に付着形成され
る。図８において、レジストパターンが区域１０８にお
ける共用コンタクトを開口させるために使用される。次
いで、ポリ２用にポリシコンとポリサイドとが付着形成
される。図９において、図９における区域１１０におい
て示したように、プルダウントランジスタ及びＶｓｓラ
イン用にポリ２をパターン形成する。次いで、プルダウ
ントランジスタ用にドレイン／ソースイオン注入を行な
う。その後に、約７００Åの層の形態で薄い酸化物をウ
エハ上に付着形成させる。スピン・オン・ガラス処理を
実施して、約７００Åのガラス層を形成する。この層を
硬化させ且つ稠密化させる。その後に、約７００Åの層
の形態でウエハ上に薄いガラス層を付着形成する。図１
０において、レジストパターンを使用して第二の共用コ
ンタクトを開口させ、ＳＲＡＭセルの残部が開口される
ことを防止する。この第二の共用コンタクトは区域１１
２において開口される。次いで、ドープしていないポリ
３を約７００Åの厚さの層の形態で付着形成する。図１
１において、ポリ３をレジストでパターン形成して区域
１１４内に残存させる。このポリシリコン層は、ＳＲＡ
Ｍセルプルアップ抵抗及びＶＣＣ電源線用に使用され
る。ウエハ上に約１０００Åの層の形態でドープしてい
ない酸化物を付着形成し、且つポリ３用の一様なイオン
注入を実施してウエハ上にポリシリコン抵抗の抵抗値を
設定する。その後に、図１２における区域１１６をカバ
ーするレジストパターンを使用してポリ３のＶＣＣ部分
用にＮ＋注入物をイオン注入する。図１３における区域
１１８内にコンタクト窓を開口させる。
おけるＳＲＡＭセルのレイアウト図である。図４におい
て、ウエハ上に位置されているＳＲＡＭセル４は処理済
であり且つゲート酸化物の準備がなされている。活性区
域１００はその他の全ての箇所においてフィールド酸化
膜を成長させることによってウエハの基板内に形成され
ている。伝達ゲート酸化物がウエハ上に成長され且つポ
リ１が付着形成されている。図５においては、ポリ１が
区域１０２において伝達ゲートトランジスタのためにパ
ターン形成されている。伝達ゲートトランジスタ用のド
レイン／ソースイオン注入が行なわれ、レジストパター
ンが図６におけるプルダウントランジスタ区域１０４内
に注入されることを阻止する。その後に、一様なスレッ
シュホールド電圧調節イオン注入がプルダウントランジ
スタに対して行なわれる。次いで、ウエハ上にドープし
ていない酸化物を約１０００Åの厚さに付着形成させ
る。ドープしていない酸化物を図７において除去する。
区域１０６におけるドープしていない酸化物はポリ１を
保護するためのレジストパターンで除去することから保
護されており、それは、プルダウントランジスタのため
に意図された区域１０４のみを露出させる。プルダウン
トランジスタゲート酸化物が成長され、薄いポリシリコ
ンからなるバッファが約５００Åの層内に付着形成され
る。図８において、レジストパターンが区域１０８にお
ける共用コンタクトを開口させるために使用される。次
いで、ポリ２用にポリシコンとポリサイドとが付着形成
される。図９において、図９における区域１１０におい
て示したように、プルダウントランジスタ及びＶｓｓラ
イン用にポリ２をパターン形成する。次いで、プルダウ
ントランジスタ用にドレイン／ソースイオン注入を行な
う。その後に、約７００Åの層の形態で薄い酸化物をウ
エハ上に付着形成させる。スピン・オン・ガラス処理を
実施して、約７００Åのガラス層を形成する。この層を
硬化させ且つ稠密化させる。その後に、約７００Åの層
の形態でウエハ上に薄いガラス層を付着形成する。図１
０において、レジストパターンを使用して第二の共用コ
ンタクトを開口させ、ＳＲＡＭセルの残部が開口される
ことを防止する。この第二の共用コンタクトは区域１１
２において開口される。次いで、ドープしていないポリ
３を約７００Åの厚さの層の形態で付着形成する。図１
１において、ポリ３をレジストでパターン形成して区域
１１４内に残存させる。このポリシリコン層は、ＳＲＡ
Ｍセルプルアップ抵抗及びＶＣＣ電源線用に使用され
る。ウエハ上に約１０００Åの層の形態でドープしてい
ない酸化物を付着形成し、且つポリ３用の一様なイオン
注入を実施してウエハ上にポリシリコン抵抗の抵抗値を
設定する。その後に、図１２における区域１１６をカバ
ーするレジストパターンを使用してポリ３のＶＣＣ部分
用にＮ＋注入物をイオン注入する。図１３における区域
１１８内にコンタクト窓を開口させる。
【００２２】従って、本発明は、メモリセルの全体的な
セル面積を減少させる方法及び構成を提供している。本
発明は、プルダウントランジスタの幅を減少させること
を可能とすることによってメモリセルの面積を減少させ
る能力を与えている。幅における減少は、所望の比を維
持するためにプルダウントランジスタ及び伝達ゲートト
ランジスタに対する異なるゲート酸化物厚さを選択する
ことによって本発明に基づいて達成される。
セル面積を減少させる方法及び構成を提供している。本
発明は、プルダウントランジスタの幅を減少させること
を可能とすることによってメモリセルの面積を減少させ
る能力を与えている。幅における減少は、所望の比を維
持するためにプルダウントランジスタ及び伝達ゲートト
ランジスタに対する異なるゲート酸化物厚さを選択する
ことによって本発明に基づいて達成される。
【００２３】上述した実施例においては、比、幅、長さ
に対して特定の値を設定しているが、当業者によってそ
の他のパラメータを使用することが可能であることは勿
論である。更に、ＳＲＡＭメモリセルにおけるトランジ
スタ用の異なるゲート酸化物厚さを、トランジスタの幅
又は長さがセルが必要とする面積に影響を与える可能性
のあるその他のタイプのメモリセルへ適用することが可
能である。
に対して特定の値を設定しているが、当業者によってそ
の他のパラメータを使用することが可能であることは勿
論である。更に、ＳＲＡＭメモリセルにおけるトランジ
スタ用の異なるゲート酸化物厚さを、トランジスタの幅
又は長さがセルが必要とする面積に影響を与える可能性
のあるその他のタイプのメモリセルへ適用することが可
能である。
【００２４】以上、本発明の具体的実施の態様について
詳細に説明したが、本発明は、これら具体例にのみ限定
されるべきものではなく、本発明の技術的範囲を逸脱す
ることなしに種々の変形が可能であることは勿論であ
る。
詳細に説明したが、本発明は、これら具体例にのみ限定
されるべきものではなく、本発明の技術的範囲を逸脱す
ることなしに種々の変形が可能であることは勿論であ
る。
【図１】 本発明の好適実施例を実現することの可能な
ＳＲＡＭセルを示した概略図。
ＳＲＡＭセルを示した概略図。
【図２】 図１に示したＳＲＡＭセルのレイアウトを示
した概略図。
した概略図。
【図３Ａ】 処理中の一段階におけるＳＲＡＭセルにお
ける伝達ゲートトランジスタ及びプルダウントランジス
タを示した概略断面図。
ける伝達ゲートトランジスタ及びプルダウントランジス
タを示した概略断面図。
【図３Ｂ】 処理中の一段階におけるＳＲＡＭセルにお
ける伝達ゲートトランジスタ及びプルダウントランジス
タを示した概略断面図。
ける伝達ゲートトランジスタ及びプルダウントランジス
タを示した概略断面図。
【図３Ｃ】 処理中の一段階におけるＳＲＡＭセルにお
ける伝達ゲートトランジスタ及びプルダウントランジス
タを示した概略断面図。
ける伝達ゲートトランジスタ及びプルダウントランジス
タを示した概略断面図。
【図３Ｄ】 処理中の一段階におけるＳＲＡＭセルにお
ける伝達ゲートトランジスタ及びプルダウントランジス
タを示した概略断面図。
ける伝達ゲートトランジスタ及びプルダウントランジス
タを示した概略断面図。
【図３Ｅ】 処理中の一段階におけるＳＲＡＭセルにお
ける伝達ゲートトランジスタ及びプルダウントランジス
タを示した概略断面図。
ける伝達ゲートトランジスタ及びプルダウントランジス
タを示した概略断面図。
【図４】 本発明に基づく処理期間中の一段階における
ＳＲＡＭのレイアウトを示した概略図。
ＳＲＡＭのレイアウトを示した概略図。
【図５】 本発明に基づく処理期間中の一段階における
ＳＲＡＭのレイアウトを示した概略図。
ＳＲＡＭのレイアウトを示した概略図。
【図６】 本発明に基づく処理期間中の一段階における
ＳＲＡＭのレイアウトを示した概略図。
ＳＲＡＭのレイアウトを示した概略図。
【図７】 本発明に基づく処理期間中の一段階における
ＳＲＡＭのレイアウトを示した概略図。
ＳＲＡＭのレイアウトを示した概略図。
【図８】 本発明に基づく処理期間中の一段階における
ＳＲＡＭのレイアウトを示した概略図。
ＳＲＡＭのレイアウトを示した概略図。
【図９】 本発明に基づく処理期間中の一段階における
ＳＲＡＭのレイアウトを示した概略図。
ＳＲＡＭのレイアウトを示した概略図。
【図１０】 本発明に基づく処理期間中の一段階におけ
るＳＲＡＭのレイアウトを示した概略図。
るＳＲＡＭのレイアウトを示した概略図。
【図１１】 本発明に基づく処理期間中の一段階におけ
るＳＲＡＭのレイアウトを示した概略図。
るＳＲＡＭのレイアウトを示した概略図。
【図１２】 本発明に基づく処理期間中の一段階におけ
るＳＲＡＭのレイアウトを示した概略図。
るＳＲＡＭのレイアウトを示した概略図。
【図１３】 本発明に基づく処理期間中の一段階におけ
るＳＲＡＭのレイアウトを示した概略図。
るＳＲＡＭのレイアウトを示した概略図。
２ ＳＲＡＭセル ６，８ ワード線 １０，１２ ビット線 １４ ビット線コンタクト １６ 共用コンタクト １８，２０，２２，２４ ゲート ２６ プルダウントランジスタ ３０ 基板 ３２ ゲート酸化物層 ３４ ポリシリコン層 ３６ ソース／ドレイン領域 ３８ 軽度にドープしたドレイン（ＬＤＤ）領域 ４０ 側壁酸化物スペーサ ４２ 窓 ４４ 誘電体層 ４８ ゲート酸化物層 ５０ ポリシリコン層 ５２ ソース／ドレイン ５４ ＬＤＤ ５６ 側壁酸化物スペーサ ＰＤ プルダウントランジスタ Ｒ 抵抗 ＴＧ 伝達ゲートトランジスタ
フロントページの続き (72)発明者 ツィウ シー． チャン アメリカ合衆国， テキサス 75006， カーロルトン， カメロ ドライブ 1633
Claims (19)
- 【請求項１】 ＳＲＡＭメモリセルにおいて、 第一及び第二伝達ゲートトランジスタが設けられてお
り、前記第一伝達ゲートトランジスタは、ビット線へ接
続している第一ソース／ドレインを具備しており、且つ
前記第二伝達ゲートトランジスタは補元ビット線へ接続
している第一ソース／ドレインを具備しており、且つ各
伝達ゲートトランジスタはワード線へ接続しているゲー
トを具備しており、 格納ラッチとして構成された第一及び第二プルダウント
ランジスタが設けられており、前記第一プルダウントラ
ンジスタは、前記第一伝達ゲートトランジスタの第二ソ
ース／ドレインへ接続している第一ソース／ドレインを
具備しており、且つ前記第二プルダウントランジスタ
は、前記第二伝達ゲートトランジスタの第二ソース／ド
レインへ接続している第一ソース／ドレインを具備して
おり、第一及び第二プルダウントランジスタの両方が電
源電圧ノードへ接続している第二ソース／ドレインを具
備しており、 前記第一及び第二伝達ゲートトランジスタの各々が、第
一厚さを有するゲート酸化物層を有しており、前記第一
及び第二プルダウントラジスタの各々が第二厚さを有す
るゲート酸化物層を有しており、且つ前記第一厚さは前
記第二厚さと異なるものであることを特徴とするＳＲＡ
Ｍメモリセル。 - 【請求項２】 請求項１において、前記第一厚さが前記
第二厚さよりも一層厚いことを特徴とするＳＲＡＭメモ
リセル。 - 【請求項３】 請求項２において、前記第一厚さが前記
第二厚さの２倍を超えるものであることを特徴とするＳ
ＲＡＭメモリセル。 - 【請求項４】 請求項１において、前記第一及び第二厚
さが次式、 【数１】 尚、ＲＡＴＩＯは、伝達ゲートトランジスタとプルダウ
ントランジスタの所望の比であり、Ｔｏｘtgは伝達ゲー
トトランジスタのゲート酸化物厚さであり、Ｔｏｘpdは
プルダウントランジスタのゲート酸化物厚さであり、Ｗ
pdはプルダウントランジスタの幅であり、Ｌpdはプルダ
ウントランジスタの長さであり、Ｗtgは伝達ゲートトラ
ンジスタの幅であり、Ｌtgは伝達ゲートトランジスタの
長さであり、Ｖｔtgは伝達ゲートトランジスタのスレッ
シュホールド電圧であり、Ｖｔpdはプルダウントランジ
スタのスレッシュホールド電圧である。 - 【請求項５】 請求項４において、ＲＡＴＩＯが２．６
に等しいことを特徴とするＳＲＡＭメモリセル。 - 【請求項６】 半導体装置において２つのトランジスタ
を製造する方法において、 第一厚さを持ったゲート酸化物層を含む第一ゲートを有
する第一トランジスタを形成し、 第二厚さを持ったゲート酸化物層を含む第二ゲートを有
する第二トランジスタを形成し、前記第二厚さが前記第
一厚さよりも大きいことを特徴とする方法。 - 【請求項７】 請求項６において、前記第二トランジス
タを形成するステップが、 前記第一ゲートを形成する場合に前記第二トランジスタ
の領域において基板上にゲート酸化物を形成し、尚前記
第二トランジスタの領域における前記ゲート酸化物層は
初期的に第一厚さを有しており、 その後に、前記半導体装置上に保護層を付着形成し、 前記第二トランジスタの領域上の前記保護層内に窓を開
口し、 前記窓内のゲート酸化物をエッチング除去して前記基板
を露出させ、 前記第二厚さのゲート酸化物層に到達するまで露出され
た基板上にゲート酸化物を形成する、上記各ステップを
有することを特徴とする方法。 - 【請求項８】 請求項７において、前記第二トランジス
タを形成するステップが、 前記第一ゲートを形成する場合に前記第二トランジスタ
の領域における基板上にゲート酸化物層を形成し、尚前
記第二ゲートにおけるゲート酸化物層は前記第一厚さに
等しい厚さを有しており、 前記第二トランジスタの領域におけるゲート酸化物層が
第二厚さに到達するまで前記第二トランジスタの領域に
おける前記ゲート酸化物層上に付加的なゲート酸化物を
形成する、上記各ステップを有することを特徴とする方
法。 - 【請求項９】 請求項４において、前記第一トランジス
タを形成するステップがＳＲＡＭメモリセル内にプルダ
ウントランジスタを形成することを特徴とする方法。 - 【請求項１０】 請求項９において、前記第二トランジ
スタを形成するステップが、ＳＲＡＭメモリセル内に伝
達ゲートトランジスタを形成することを特徴とする方
法。 - 【請求項１１】 請求項１０において、ＳＲＡＭメモリ
セル内にプルダウントランジスタ及び伝達ゲートトラン
ジスタを形成するステップが、 【数２】 尚、ＲＡＴＩＯは、伝達ゲートトランジスタとプルダウ
ントランジスタの所望の比であり、Ｔｏｘtgは伝達ゲー
トトランジスタのゲート酸化物厚さであり、Ｔｏｘpdは
プルダウントランジスタのゲート酸化物厚さであり、Ｗ
pdはプルダウントランジスタの幅であり、Ｌpdはプルダ
ウントランジスタの長さであり、Ｗtgは伝達ゲートトラ
ンジスタの幅であり、Ｌtgは伝達ゲートトランジスタの
長さであり、Ｖｔtgは伝達ゲートトランジスタのスレッ
シュホールド電圧であり、Ｖｔpdはプルダウントランジ
スタのスレッシュホールド電圧である、上式で示される
固有抵抗比を達成するためのトランジスタを形成するこ
とを特徴とする方法。 - 【請求項１２】 請求項１１において、前記トランジス
タを形成するステップが、少なくとも２．６に等しいＲ
ＡＴＩＯを使用することを特徴とする方法。 - 【請求項１３】 半導体回路において、第一厚さを持っ
たゲート酸化物層を含む第一ゲートを有する第一トラン
ジスタ、 第二厚さを持ったゲート酸化物層を含む第二ゲートを有
する第二トランジスタ、を有しており、前記第二厚さが
前記第一厚さよりも大きいことを特徴とする半導体回
路。 - 【請求項１４】 請求項１３において、前記第一トラン
ジスタがＳＲＡＭメモリセルにおけるプルダウントラン
ジスタであることを特徴とする半導体回路。 - 【請求項１５】 請求項１４において、前記第二トラン
ジスタがＳＲＡＭメモリセルにおける伝達ゲートトラン
ジスタであることを特徴とする半導体回路。 - 【請求項１６】 請求項１５において、前記プルダウン
トランジスタのゲート酸化物厚さ及びＳＲＡＭメモリセ
ルにおける伝達ゲートトランジスタが、 【数３】 尚、ＲＡＴＩＯは、伝達ゲートトランジスタとプルダウ
ントランジスタの所望の比であり、Ｔｏｘtgは伝達ゲー
トトランジスタのゲート酸化物厚さであり、Ｔｏｘpdは
プルダウントランジスタのゲート酸化物厚さであり、Ｗ
pdはプルダウントランジスタの幅であり、Ｌpdはプルダ
ウントランジスタの長さであり、Ｗtgは伝達ゲートトラ
ンジスタの幅であり、Ｌtgは伝達ゲートトランジスタの
長さであり、Ｖｔtgは伝達ゲートトランジスタのスレッ
シュホールド電圧であり、Ｖｔpdはプルダウントランジ
スタのスレッシュホールド電圧である、上式を使用して
選択されることを特徴とする半導体回路。 - 【請求項１７】 請求項１６において、ＲＡＴＩＯが少
なくとも２．６であることを特徴とする半導体回路。 - 【請求項１８】 請求項１７において、前記プルダウン
トランジスタがＮチャンネル電界効果装置であることを
特徴とする半導体回路。 - 【請求項１９】 請求項１８において、前記伝達ゲート
トランジスタがＮチャンネル電界効果装置であることを
特徴とする半導体回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US08/712,808 US5825070A (en) | 1993-11-30 | 1996-09-12 | Structure for transistor devices in an SRAM cell |
| US08/712808 | 1996-09-12 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10125804A true JPH10125804A (ja) | 1998-05-15 |
Family
ID=24863637
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9247105A Pending JPH10125804A (ja) | 1996-09-12 | 1997-09-11 | Ｓｒａｍセルにおけるトランジスタ装置用の構造 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10125804A (ja) |
-
1997
- 1997-09-11 JP JP9247105A patent/JPH10125804A/ja active Pending
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