JPH04334054A - 半導体装置、電界効果トランジスタおよびその製造方法 - Google Patents
半導体装置、電界効果トランジスタおよびその製造方法Info
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- JPH04334054A JPH04334054A JP3104516A JP10451691A JPH04334054A JP H04334054 A JPH04334054 A JP H04334054A JP 3104516 A JP3104516 A JP 3104516A JP 10451691 A JP10451691 A JP 10451691A JP H04334054 A JPH04334054 A JP H04334054A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66742—Thin film unipolar transistors
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-
- H—ELECTRICITY
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
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- H01L29/78621—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device characterised by the drain or the source properties, e.g. the doping structure, the composition, the sectional shape or the contact structure with LDD structure or an extension or an offset region or characterised by the doping profile
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B10/00—Static random access memory [SRAM] devices
- H10B10/12—Static random access memory [SRAM] devices comprising a MOSFET load element
- H10B10/125—Static random access memory [SRAM] devices comprising a MOSFET load element the MOSFET being a thin film transistor [TFT]
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S257/00—Active solid-state devices, e.g. transistors, solid-state diodes
- Y10S257/903—FET configuration adapted for use as static memory cell
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】この発明は、一般的にはスタティ
ック型半導体記憶装置、電界効果トランジスタおよびそ
の製造方法に関し、より特定的には、薄膜トランジスタ
（ＴＦＴ）、ＴＦＴの製造方法、相補型電界効果トラン
ジスタを有するメモリセルを備えたスタティック型半導
体記憶装置に関するものである。この発明は、ＴＦＴが
適用されたＣＭＯＳ型のＳＲＡＭ（スタティック・ラン
ダム・アクセス・メモリ）に関して特に有用である。
ック型半導体記憶装置、電界効果トランジスタおよびそ
の製造方法に関し、より特定的には、薄膜トランジスタ
（ＴＦＴ）、ＴＦＴの製造方法、相補型電界効果トラン
ジスタを有するメモリセルを備えたスタティック型半導
体記憶装置に関するものである。この発明は、ＴＦＴが
適用されたＣＭＯＳ型のＳＲＡＭ（スタティック・ラン
ダム・アクセス・メモリ）に関して特に有用である。
【０００２】
【従来の技術】スタティック型半導体記憶装置として、
いわゆるＳＲＡＭはすでによく知られている。この発明
はＳＲＡＭに適用されたとき、最も好ましい効果が得ら
れるので、以下、ＳＲＡＭについて説明する。
いわゆるＳＲＡＭはすでによく知られている。この発明
はＳＲＡＭに適用されたとき、最も好ましい効果が得ら
れるので、以下、ＳＲＡＭについて説明する。
【０００３】図１６の（Ａ）は、従来のＣＭＯＳ型のＳ
ＲＡＭの１つのメモリセルを示す等価回路図である。図
１６の（Ｂ）は、（Ａ）に示されたＳＲＡＭのメモリセ
ルの平面的配置を模式的に示す平面図である。図１６の
（Ｃ）は、（Ａ）に示されたＳＲＡＭのメモリセルの断
面構造を模式的に示す断面図である。
ＲＡＭの１つのメモリセルを示す等価回路図である。図
１６の（Ｂ）は、（Ａ）に示されたＳＲＡＭのメモリセ
ルの平面的配置を模式的に示す平面図である。図１６の
（Ｃ）は、（Ａ）に示されたＳＲＡＭのメモリセルの断
面構造を模式的に示す断面図である。
【０００４】図１６を参照して、１つのメモリセル内に
おいては、そのゲート電極とドレイン電極がクロスカッ
プルされた２つのドライバトランジスタ（ｎチャネルＭ
ＯＳトランジスタ）Ｑ３，Ｑ４と、ドライバトランジス
タの各ドレイン電極に接続された２つのロードトランジ
スタ（ｐチャネルＭＯＳトランジスタ）Ｑ５，Ｑ６とに
より、フリップ・フロップ型のメモリセルが構成されて
いる。この２つのドライバトランジスタＱ３，Ｑ４の各
ドレイン電極にはそれぞれ、２つのアクセストランジス
タ（ｎチャネルＭＯＳトランジスタ）Ｑ１，Ｑ２が接続
されている。このアクセストランジスタＱ１，Ｑ２のゲ
ート電極はワード線ＷＬに接続されている。このワード
線ＷＬが選択されたとき、ドライバトランジスタＱ３，
Ｑ４に保持された情報がアクセストランジスタＱ１，Ｑ
２を介してビット線ＢＬａ，ＢＬｂに転送される。一方
のメモリセルノードＮ１は、ドライバトランジスタＱ３
のドレイン電極と、ドライバトランジスタＱ４のゲート
電極と、ロードトランジスタＱ５のドレイン電極と、ロ
ードトランジスタＱ６のゲート電極とに接続されている
。他方のメモリセルノードＮ２は、ドライバトランジス
タＱ３のゲート電極と、ドライバトランジスタＱ４のド
レイン電極と、ロードトランジスタＱ５のゲート電極と
、ロードトランジスタＱ６のドレイン電極とに接続され
ている。ドライバトランジスタＱ３，Ｑ４のソース電極
は、接地電位ＧＮＤに接続されている。また、ロードト
ランジスタＱ５，Ｑ６のソース電極は電源電位Ｖｃｃに
接続されている。
おいては、そのゲート電極とドレイン電極がクロスカッ
プルされた２つのドライバトランジスタ（ｎチャネルＭ
ＯＳトランジスタ）Ｑ３，Ｑ４と、ドライバトランジス
タの各ドレイン電極に接続された２つのロードトランジ
スタ（ｐチャネルＭＯＳトランジスタ）Ｑ５，Ｑ６とに
より、フリップ・フロップ型のメモリセルが構成されて
いる。この２つのドライバトランジスタＱ３，Ｑ４の各
ドレイン電極にはそれぞれ、２つのアクセストランジス
タ（ｎチャネルＭＯＳトランジスタ）Ｑ１，Ｑ２が接続
されている。このアクセストランジスタＱ１，Ｑ２のゲ
ート電極はワード線ＷＬに接続されている。このワード
線ＷＬが選択されたとき、ドライバトランジスタＱ３，
Ｑ４に保持された情報がアクセストランジスタＱ１，Ｑ
２を介してビット線ＢＬａ，ＢＬｂに転送される。一方
のメモリセルノードＮ１は、ドライバトランジスタＱ３
のドレイン電極と、ドライバトランジスタＱ４のゲート
電極と、ロードトランジスタＱ５のドレイン電極と、ロ
ードトランジスタＱ６のゲート電極とに接続されている
。他方のメモリセルノードＮ２は、ドライバトランジス
タＱ３のゲート電極と、ドライバトランジスタＱ４のド
レイン電極と、ロードトランジスタＱ５のゲート電極と
、ロードトランジスタＱ６のドレイン電極とに接続され
ている。ドライバトランジスタＱ３，Ｑ４のソース電極
は、接地電位ＧＮＤに接続されている。また、ロードト
ランジスタＱ５，Ｑ６のソース電極は電源電位Ｖｃｃに
接続されている。
【０００５】ドライバトランジスタＱ３，Ｑ４は、その
ドレイン電極とゲート電極が相互に交差接続されること
により、２つの安定な状態を有するフリップ・フロップ
回路が形成されている。これにより、ビット・情報（デ
ータ）の記憶が可能になる。具体的には、一方のメモリ
セルノードＮ１が“Ｈｉｇｈ”レベルの電位、他方のメ
モリセルノードＮ２が“Ｌｏｗ”レベルの電位にされた
状態、または、これらと逆の状態が保持されることによ
り、１ビットの情報が記憶され得る。所望のメモリセル
が選択されたとき、すなわち、ワード線ＷＬが“Ｈｉｇ
ｈ”レベルのとき、アクセストランジスタＱ１，Ｑ２が
オン状態にされる。これにより、メモリセルノードＮ１
，Ｎ２がビット線ＢＬａ，ＢＬｂと導通状態にされる。 このとき、ビット線ＢＬａ，ＢＬｂに、それぞれのドラ
イバトランジスタＱ３，Ｑ４の状態に対応した電圧がア
クセストランジスタＱ１，Ｑ２を介して現われる。 このようにして、メモリセルに保持された情報が読出さ
れる。メモリセルにデータの書込を行なうときは、アク
セストランジスタＱ１，Ｑ２がオン状態において、ビッ
ト線ＢＬａ，ＢＬｂの各々に所望の書込まれるべき状態
に対応した電圧が印加される。なお、ドライバトランジ
スタＱ３，Ｑ４によって構成されるフリップ・フロップ
回路によりラッチされたデータの記憶状態を維持するた
めに、ロードトランジスタＱ５，Ｑ６を介して電源電位
Ｖｃｃから電流が供給される。
ドレイン電極とゲート電極が相互に交差接続されること
により、２つの安定な状態を有するフリップ・フロップ
回路が形成されている。これにより、ビット・情報（デ
ータ）の記憶が可能になる。具体的には、一方のメモリ
セルノードＮ１が“Ｈｉｇｈ”レベルの電位、他方のメ
モリセルノードＮ２が“Ｌｏｗ”レベルの電位にされた
状態、または、これらと逆の状態が保持されることによ
り、１ビットの情報が記憶され得る。所望のメモリセル
が選択されたとき、すなわち、ワード線ＷＬが“Ｈｉｇ
ｈ”レベルのとき、アクセストランジスタＱ１，Ｑ２が
オン状態にされる。これにより、メモリセルノードＮ１
，Ｎ２がビット線ＢＬａ，ＢＬｂと導通状態にされる。 このとき、ビット線ＢＬａ，ＢＬｂに、それぞれのドラ
イバトランジスタＱ３，Ｑ４の状態に対応した電圧がア
クセストランジスタＱ１，Ｑ２を介して現われる。 このようにして、メモリセルに保持された情報が読出さ
れる。メモリセルにデータの書込を行なうときは、アク
セストランジスタＱ１，Ｑ２がオン状態において、ビッ
ト線ＢＬａ，ＢＬｂの各々に所望の書込まれるべき状態
に対応した電圧が印加される。なお、ドライバトランジ
スタＱ３，Ｑ４によって構成されるフリップ・フロップ
回路によりラッチされたデータの記憶状態を維持するた
めに、ロードトランジスタＱ５，Ｑ６を介して電源電位
Ｖｃｃから電流が供給される。
【０００６】上記のように、ＣＭＯＳ型のＳＲＡＭのメ
モリセルは、６個のトランジスタＱ１〜Ｑ６から構成さ
れる。そのため、図１６の（Ｂ）に示されるように、１
つのメモリセルを構成するためには４個のｎチャネルＭ
ＯＳトランジスタが形成される領域と、２個のｐチャネ
ルＭＯＳトランジスタが形成される領域とが必要とされ
る。また、図１６の（Ｃ）に示されるように、半導体基
板内にｎチャネルＭＯＳトランジスタとｐチャネルＭＯ
Ｓトランジスタとを形成するためには、ｐ型ウェル領域
（ｐ−Ｗｅｌｌ）とｎ型ウェル領域（ｎ−Ｗｅｌｌ）が
必要とされる。このため、ＣＭＯＳ型ＳＲＡＭのメモリ
セルを構成するには、バルク型のＭＯＳトランジスタ（
半導体基板の表面に形成されたＭＯＳトランジスタ）を
用いる限りにおいては大きな平面積が必要とされる。 したがって、バルクＭＯＳトランジスタから構成される
ＣＭＯＳ型ＳＲＡＭのメモリセルは、高密度化を図る上
では不利である。
モリセルは、６個のトランジスタＱ１〜Ｑ６から構成さ
れる。そのため、図１６の（Ｂ）に示されるように、１
つのメモリセルを構成するためには４個のｎチャネルＭ
ＯＳトランジスタが形成される領域と、２個のｐチャネ
ルＭＯＳトランジスタが形成される領域とが必要とされ
る。また、図１６の（Ｃ）に示されるように、半導体基
板内にｎチャネルＭＯＳトランジスタとｐチャネルＭＯ
Ｓトランジスタとを形成するためには、ｐ型ウェル領域
（ｐ−Ｗｅｌｌ）とｎ型ウェル領域（ｎ−Ｗｅｌｌ）が
必要とされる。このため、ＣＭＯＳ型ＳＲＡＭのメモリ
セルを構成するには、バルク型のＭＯＳトランジスタ（
半導体基板の表面に形成されたＭＯＳトランジスタ）を
用いる限りにおいては大きな平面積が必要とされる。 したがって、バルクＭＯＳトランジスタから構成される
ＣＭＯＳ型ＳＲＡＭのメモリセルは、高密度化を図る上
では不利である。
【０００７】上記の問題点を解消し、高密度化が可能な
ＳＲＡＭのメモリセルの構造として高抵抗負荷型のメモ
リセルがある。図１７の（Ａ）は高抵抗負荷型のＳＲＡ
Ｍのメモリセルの構成を示す等価回路図である。図１７
の（Ｂ）は、（Ａ）に示されたメモリセルの平面的配置
を模式的に示す平面図である。図１７の（Ｃ）は、（Ａ
）に示されたメモリセルの断面構造を模式的に示す断面
図である。
ＳＲＡＭのメモリセルの構造として高抵抗負荷型のメモ
リセルがある。図１７の（Ａ）は高抵抗負荷型のＳＲＡ
Ｍのメモリセルの構成を示す等価回路図である。図１７
の（Ｂ）は、（Ａ）に示されたメモリセルの平面的配置
を模式的に示す平面図である。図１７の（Ｃ）は、（Ａ
）に示されたメモリセルの断面構造を模式的に示す断面
図である。
【０００８】図１７を参照して、１つのメモリセル内に
おいては、そのゲート電極とドレイン電極とがクロスカ
ップルされた２つのドライバトランジスタ（ｎチャネル
ＭＯＳトランジスタ）Ｑ３，Ｑ４と、ドライバトランジ
スタの各ドレイン電極に接続された２つの高抵抗負荷体
ＨＲ１，ＨＲ２とにより、フリップ・フロップ型のメモ
リセルが構成されている。この２つのドライバトランジ
スタＱ３，Ｑ４の各ドレイン電極には、それぞれ、２つ
のアクセストランジスタ（ｎチャネルＭＯＳトランジス
タ）Ｑ１，Ｑ２が接続されている。このアクセストラン
ジスタＱ１，Ｑ２のゲート電極は、ワード線ＷＬに接続
されている。このワード線ＷＬが選択されたとき、ドラ
イバトランジスタＱ３，Ｑ４に保持された情報が、アク
セストランジスタＱ１，Ｑ２を介してビット線ＢＬａ，
ＢＬｂに転送される。一方のメモリセルノードＮ１は、
ドライバトランジスタＱ３のドレイン電極とドライバト
ランジスタＱ４のゲート電極に接続されている。他方の
メモリセルノードＮ２は、ドライバトランジスタＱ３の
ゲート電極とドライバトランジスタＱ４のドレイン電極
とに接続されている。ドライバトランジスタＱ３，Ｑ４
のソース電極は接地電位ＧＮＤに接続されている。また
、ドライバトランジスタＱ３，Ｑ４のドレイン電極は、
高抵抗負荷体ＨＲ１，ＨＲ２のそれぞれを介して電源電
位Ｖｃｃに接続されている。
おいては、そのゲート電極とドレイン電極とがクロスカ
ップルされた２つのドライバトランジスタ（ｎチャネル
ＭＯＳトランジスタ）Ｑ３，Ｑ４と、ドライバトランジ
スタの各ドレイン電極に接続された２つの高抵抗負荷体
ＨＲ１，ＨＲ２とにより、フリップ・フロップ型のメモ
リセルが構成されている。この２つのドライバトランジ
スタＱ３，Ｑ４の各ドレイン電極には、それぞれ、２つ
のアクセストランジスタ（ｎチャネルＭＯＳトランジス
タ）Ｑ１，Ｑ２が接続されている。このアクセストラン
ジスタＱ１，Ｑ２のゲート電極は、ワード線ＷＬに接続
されている。このワード線ＷＬが選択されたとき、ドラ
イバトランジスタＱ３，Ｑ４に保持された情報が、アク
セストランジスタＱ１，Ｑ２を介してビット線ＢＬａ，
ＢＬｂに転送される。一方のメモリセルノードＮ１は、
ドライバトランジスタＱ３のドレイン電極とドライバト
ランジスタＱ４のゲート電極に接続されている。他方の
メモリセルノードＮ２は、ドライバトランジスタＱ３の
ゲート電極とドライバトランジスタＱ４のドレイン電極
とに接続されている。ドライバトランジスタＱ３，Ｑ４
のソース電極は接地電位ＧＮＤに接続されている。また
、ドライバトランジスタＱ３，Ｑ４のドレイン電極は、
高抵抗負荷体ＨＲ１，ＨＲ２のそれぞれを介して電源電
位Ｖｃｃに接続されている。
【０００９】上記のように構成される高抵抗負荷型のメ
モリセルにおいても、ＣＭＯＳ型のメモリセルと同様に
、ドライバトランジスタＱ３，Ｑ４は、そのドレイン電
極とゲート電極が相互に交差接続されることにより、２
つの安定な状態を有するフリップ・フロップ回路が形成
されている。これにより、ビット・情報（データ）の記
憶が可能になる。データの読出と書込動作は、上述のＣ
ＭＯＳ型のメモリセルと同様である。ＣＭＯＳ型のメモ
リセルと異なる点は、ドライバトランジスタＱ３，Ｑ４
によって構成されるフリップ・フロップ回路によりラッ
チされたデータの記憶状態を維持するために、高抵抗負
荷体ＨＲ１，ＨＲ２を介して電源電位Ｖｃｃから電流が
供給される点である。
モリセルにおいても、ＣＭＯＳ型のメモリセルと同様に
、ドライバトランジスタＱ３，Ｑ４は、そのドレイン電
極とゲート電極が相互に交差接続されることにより、２
つの安定な状態を有するフリップ・フロップ回路が形成
されている。これにより、ビット・情報（データ）の記
憶が可能になる。データの読出と書込動作は、上述のＣ
ＭＯＳ型のメモリセルと同様である。ＣＭＯＳ型のメモ
リセルと異なる点は、ドライバトランジスタＱ３，Ｑ４
によって構成されるフリップ・フロップ回路によりラッ
チされたデータの記憶状態を維持するために、高抵抗負
荷体ＨＲ１，ＨＲ２を介して電源電位Ｖｃｃから電流が
供給される点である。
【００１０】上記のように、高抵抗負荷型のメモリセル
は４個のトランジスタＱ１〜Ｑ４と２個の高抵抗負荷体
ＨＲ１，ＨＲ２から構成される。図１７の（Ｂ）に示さ
れるように、１つの高抵抗負荷型のメモリセルを構成す
るためには、まず、４個のｎチャネルＭＯＳトランジス
タが形成される領域が確保される。高抵抗負荷体ＨＲは
、ドライバトランジスタＱ３，Ｑ４を構成する２個のｎ
チャネルＭＯＳトランジスタの上に形成される。また、
図１７の（Ｃ）に示されるように、高抵抗負荷型のメモ
リセルを構成するにはｐ型ウェル領域（ｐ−Ｗｅｌｌ）
のみが必要とされる。そのため、メモリセル内にｐ型ウ
ェルとｎ型ウェルとを必要とするＣＭＯＳ型のメモリセ
ルに比べてメモリセルに必要な平面積が小さくてすむ。 したがって、高抵抗負荷型のメモリセルはＳＲＡＭの高
密度化の点で有利である。
は４個のトランジスタＱ１〜Ｑ４と２個の高抵抗負荷体
ＨＲ１，ＨＲ２から構成される。図１７の（Ｂ）に示さ
れるように、１つの高抵抗負荷型のメモリセルを構成す
るためには、まず、４個のｎチャネルＭＯＳトランジス
タが形成される領域が確保される。高抵抗負荷体ＨＲは
、ドライバトランジスタＱ３，Ｑ４を構成する２個のｎ
チャネルＭＯＳトランジスタの上に形成される。また、
図１７の（Ｃ）に示されるように、高抵抗負荷型のメモ
リセルを構成するにはｐ型ウェル領域（ｐ−Ｗｅｌｌ）
のみが必要とされる。そのため、メモリセル内にｐ型ウ
ェルとｎ型ウェルとを必要とするＣＭＯＳ型のメモリセ
ルに比べてメモリセルに必要な平面積が小さくてすむ。 したがって、高抵抗負荷型のメモリセルはＳＲＡＭの高
密度化の点で有利である。
【００１１】しかしながら、高抵抗負荷型のメモリセル
においては、ドライバトランジスタＱ３，Ｑ４によって
構成されるフリップ・フロップ回路によりラッチされた
データの記憶状態を維持するために、高抵抗負荷体ＨＲ
１，ＨＲ２を介して電源電位Ｖｃｃから電流が供給され
る。この電流は待機時における消費電力を抑えるために
微小であることが望まれる。そのため、高抵抗負荷体の
電気抵抗値を可能な限り高くする必要がある。しかしな
がら、抵抗負荷体の高抵抗化には限度があり、また、デ
ータを維持するためには高抵抗負荷体を流れる電流はト
ランジスタのオフ時のリーク電流よりも大きいことが必
要である。一方、ＣＭＯＳ型のメモリセルにおいては、
フリップ・フロップ回路によりラッチされたデータの記
憶状態を維持するためにロードトランジスタ（ｐチャネ
ルＭＯＳトランジスタ）Ｑ５，Ｑ６を介して電源電位Ｖ
ｃｃから電流が供給される。そのため、待機時の消費電
流を接合リーク電流のレベルにまで低減させることがで
きる。以上のように、ＳＲＡＭの高密度化の点では高抵
抗負荷型のメモリセルが有利であるが、データの記憶状
態を保持するための消費電流を小さくするためには、す
なわち待機時における消費電力を抑えるためにはＣＭＯ
Ｓ型のメモリセルが有利である。
においては、ドライバトランジスタＱ３，Ｑ４によって
構成されるフリップ・フロップ回路によりラッチされた
データの記憶状態を維持するために、高抵抗負荷体ＨＲ
１，ＨＲ２を介して電源電位Ｖｃｃから電流が供給され
る。この電流は待機時における消費電力を抑えるために
微小であることが望まれる。そのため、高抵抗負荷体の
電気抵抗値を可能な限り高くする必要がある。しかしな
がら、抵抗負荷体の高抵抗化には限度があり、また、デ
ータを維持するためには高抵抗負荷体を流れる電流はト
ランジスタのオフ時のリーク電流よりも大きいことが必
要である。一方、ＣＭＯＳ型のメモリセルにおいては、
フリップ・フロップ回路によりラッチされたデータの記
憶状態を維持するためにロードトランジスタ（ｐチャネ
ルＭＯＳトランジスタ）Ｑ５，Ｑ６を介して電源電位Ｖ
ｃｃから電流が供給される。そのため、待機時の消費電
流を接合リーク電流のレベルにまで低減させることがで
きる。以上のように、ＳＲＡＭの高密度化の点では高抵
抗負荷型のメモリセルが有利であるが、データの記憶状
態を保持するための消費電流を小さくするためには、す
なわち待機時における消費電力を抑えるためにはＣＭＯ
Ｓ型のメモリセルが有利である。
【００１２】以上の点を考慮して、ＳＲＡＭの高密度化
を図ることが可能なＣＭＯＳ型メモリセルの構造が提案
されている。図１８の（Ａ）は、図１６の（Ａ）に示さ
れたＣＭＯＳ型のメモリセルにおいて占有平面積の縮小
を図ったメモリセルの平面的配置を模式的に示す平面図
である。図１８の（Ｂ）は図１８の（Ａ）に対応して示
す断面図である。
を図ることが可能なＣＭＯＳ型メモリセルの構造が提案
されている。図１８の（Ａ）は、図１６の（Ａ）に示さ
れたＣＭＯＳ型のメモリセルにおいて占有平面積の縮小
を図ったメモリセルの平面的配置を模式的に示す平面図
である。図１８の（Ｂ）は図１８の（Ａ）に対応して示
す断面図である。
【００１３】図１６の（Ａ）と図１８を参照して、ロー
ドトランジスタＱ５，Ｑ６として、バルク型のｐチャネ
ルＭＯＳトランジスタの代わりにｐチャネル薄膜トラン
ジスタ（ＴＦＴ）が採用されている。そのため、図１８
の（Ａ）に示されるように、１つのメモリセルを構成す
るためには４個のｎチャネルＭＯＳトランジスタの形成
領域が必要とされる。ロードトランジスタＱ５，Ｑ６を
構成するｐチャネルＴＦＴは、ドライバトランジスタＱ
３，Ｑ４を構成するｎチャネルＭＯＳトランジスタの上
に形成される。また、図１８の（Ｂ）に示されるように
４個のバルク型のｎチャネルＭＯＳトランジスタがｐ型
ウェル領域（ｐ−Ｗｅｌｌ）に形成される。このように
ロードトランジスタにｐチャネルＴＦＴを採用すると、
１つのメモリセルを形成するためにはｐ型ウェル領域の
みが必要とされる。そのため、ｐチャネルＴＦＴを採用
することにより、ＣＭＯＳ型のメモリセルが占める平面
積を縮小することができ、高密度化に有利なＣＭＯＳ型
のメモリセルの構造が提供される。
ドトランジスタＱ５，Ｑ６として、バルク型のｐチャネ
ルＭＯＳトランジスタの代わりにｐチャネル薄膜トラン
ジスタ（ＴＦＴ）が採用されている。そのため、図１８
の（Ａ）に示されるように、１つのメモリセルを構成す
るためには４個のｎチャネルＭＯＳトランジスタの形成
領域が必要とされる。ロードトランジスタＱ５，Ｑ６を
構成するｐチャネルＴＦＴは、ドライバトランジスタＱ
３，Ｑ４を構成するｎチャネルＭＯＳトランジスタの上
に形成される。また、図１８の（Ｂ）に示されるように
４個のバルク型のｎチャネルＭＯＳトランジスタがｐ型
ウェル領域（ｐ−Ｗｅｌｌ）に形成される。このように
ロードトランジスタにｐチャネルＴＦＴを採用すると、
１つのメモリセルを形成するためにはｐ型ウェル領域の
みが必要とされる。そのため、ｐチャネルＴＦＴを採用
することにより、ＣＭＯＳ型のメモリセルが占める平面
積を縮小することができ、高密度化に有利なＣＭＯＳ型
のメモリセルの構造が提供される。
【００１４】ＣＭＯＳ型のＳＲＡＭのメモリセルにおい
てロードトランジスタとしてポリシリコン層からなるｐ
チャネルＴＦＴを採用したものは“Ａ ２５μｍ２
ＮｅｗＰｏｌｙ−Ｓｉ ＰＭＯＳ Ｌｏａｄ（
ＰＰＬ）ＳＲＡＭ Ｃｅｌｌ Ｈａｖｉｎｇ Ｅ
ｘｃｅｌｌｅｎｔ Ｓｏｆｔ Ｅｒｒｏｒ Ｉｍ
ｍｕｎｉｔｙ”ＩＥＤＭ，１９８８，ｐｐ．４８〜５１
に開示されている。図１９はそのようなＳＲＡＭのメモ
リセルにおける上層部分のみの平面的配置を示す部分平
面図である。図２０は図１９のＸＸ−ＸＸ線における断
面構造を示す部分断面図である。図２１の（Ａ）〜（Ｃ
）は、図２０に示されたメモリセルの製造方法を、特に
ロードトランジスタを構成するｐチャネルＴＦＴの形成
方法の各工程における断面構造を順に示す部分断面図で
ある。
てロードトランジスタとしてポリシリコン層からなるｐ
チャネルＴＦＴを採用したものは“Ａ ２５μｍ２
ＮｅｗＰｏｌｙ−Ｓｉ ＰＭＯＳ Ｌｏａｄ（
ＰＰＬ）ＳＲＡＭ Ｃｅｌｌ Ｈａｖｉｎｇ Ｅ
ｘｃｅｌｌｅｎｔ Ｓｏｆｔ Ｅｒｒｏｒ Ｉｍ
ｍｕｎｉｔｙ”ＩＥＤＭ，１９８８，ｐｐ．４８〜５１
に開示されている。図１９はそのようなＳＲＡＭのメモ
リセルにおける上層部分のみの平面的配置を示す部分平
面図である。図２０は図１９のＸＸ−ＸＸ線における断
面構造を示す部分断面図である。図２１の（Ａ）〜（Ｃ
）は、図２０に示されたメモリセルの製造方法を、特に
ロードトランジスタを構成するｐチャネルＴＦＴの形成
方法の各工程における断面構造を順に示す部分断面図で
ある。
【００１５】図１９および図２０を参照して、ｐ型シリ
コン基板５０１の上に順にｎ型ウェル領域５０２とｐ型
ウェル領域５０３とが形成されている。ｐ型ウェル領域
５０３にはドライバトランジスタやアクセストランジス
タを構成するｎチャネルＭＯＳトランジスタのｎ＋ 不
純物領域２０９が形成されている。また、各ｎチャネル
ＭＯＳトランジスタを分離するために分離酸化膜２００
が形成されている。ｐ型ウェル領域５０３の上にはゲー
ト絶縁膜２１０を介在して第１のポリシリコン層からな
るゲート電極２０１，２０２が形成されている。これら
のゲート電極２０１，２０２はアクセストランジスタや
ドライバトランジスタのゲートを構成する。ゲート電極
２０１，２０２の上方には絶縁膜を介在して、第２のポ
リシリコン層からなるゲート電極２０４が形成されてい
る。ゲート電極２０４は、ロードトランジスタＱ５，Ｑ
６としてのｐチャネルＴＦＴのゲートを構成する。ゲー
ト電極２０４の上にゲート絶縁膜２１２を介在して、第
３のポリシリコン層からなるＴＦＴのソース領域２０６
ａ、チャネル領域２０６、ドレイン領域２０６ｂが形成
されている。ＴＦＴのソース領域２０６ａは電源配線Ｖ
ｃｃを構成する。各ＴＦＴのドレイン領域２０６ｂはコ
ンタクトホール２０５を通じて他方のＴＦＴのゲート電
極２０４に接続されている。各トランジスタを被覆する
ように層間絶縁膜２１４が形成されている。ｎ＋ 不純
物領域２０９にコンタクトホール２０８を通じて接触す
るように高融点金属層２０７ａが形成されている。高融
点金属層２０７ａの上には層間絶縁膜２１６が形成され
ている。アルミニウム金属層２０７ｂは高融点金属層２
０７ａに接続している。ビット線はアルミニウム金属層
２０７ｂから構成される。
コン基板５０１の上に順にｎ型ウェル領域５０２とｐ型
ウェル領域５０３とが形成されている。ｐ型ウェル領域
５０３にはドライバトランジスタやアクセストランジス
タを構成するｎチャネルＭＯＳトランジスタのｎ＋ 不
純物領域２０９が形成されている。また、各ｎチャネル
ＭＯＳトランジスタを分離するために分離酸化膜２００
が形成されている。ｐ型ウェル領域５０３の上にはゲー
ト絶縁膜２１０を介在して第１のポリシリコン層からな
るゲート電極２０１，２０２が形成されている。これら
のゲート電極２０１，２０２はアクセストランジスタや
ドライバトランジスタのゲートを構成する。ゲート電極
２０１，２０２の上方には絶縁膜を介在して、第２のポ
リシリコン層からなるゲート電極２０４が形成されてい
る。ゲート電極２０４は、ロードトランジスタＱ５，Ｑ
６としてのｐチャネルＴＦＴのゲートを構成する。ゲー
ト電極２０４の上にゲート絶縁膜２１２を介在して、第
３のポリシリコン層からなるＴＦＴのソース領域２０６
ａ、チャネル領域２０６、ドレイン領域２０６ｂが形成
されている。ＴＦＴのソース領域２０６ａは電源配線Ｖ
ｃｃを構成する。各ＴＦＴのドレイン領域２０６ｂはコ
ンタクトホール２０５を通じて他方のＴＦＴのゲート電
極２０４に接続されている。各トランジスタを被覆する
ように層間絶縁膜２１４が形成されている。ｎ＋ 不純
物領域２０９にコンタクトホール２０８を通じて接触す
るように高融点金属層２０７ａが形成されている。高融
点金属層２０７ａの上には層間絶縁膜２１６が形成され
ている。アルミニウム金属層２０７ｂは高融点金属層２
０７ａに接続している。ビット線はアルミニウム金属層
２０７ｂから構成される。
【００１６】図２１の（Ａ）〜（Ｃ）を参照して、上記
のように構成されたＳＲＡＭのメモリセルの製造方法、
特にｐチャネルＴＦＴの製造方法について説明する。
のように構成されたＳＲＡＭのメモリセルの製造方法、
特にｐチャネルＴＦＴの製造方法について説明する。
【００１７】図２１の（Ａ）を参照して、ドライバトラ
ンジスタやアクセストランジスタを構成するために分離
酸化膜２００、ｎ＋ 不純物領域２０９、ゲート絶縁膜
２１０およびゲート電極２０１，２０２がｐ型ウェル領
域５０３に形成される。各トランジスタを被覆するよう
に層間絶縁膜２１１が形成される。層間絶縁膜２１１の
上に第２層のポリシリコン層が、たとえば減圧ＣＶＤ法
を用いて形成される。このポリシリコン層にヒ素イオン
が注入された後、パターニングされることによって、ロ
ードトランジスタを構成するｐチャネルＴＦＴのゲート
電極２０４が形成される。一部のゲート電極２０４はド
ライバトランジスタのゲート電極２０２に接続するよう
に形成される。
ンジスタやアクセストランジスタを構成するために分離
酸化膜２００、ｎ＋ 不純物領域２０９、ゲート絶縁膜
２１０およびゲート電極２０１，２０２がｐ型ウェル領
域５０３に形成される。各トランジスタを被覆するよう
に層間絶縁膜２１１が形成される。層間絶縁膜２１１の
上に第２層のポリシリコン層が、たとえば減圧ＣＶＤ法
を用いて形成される。このポリシリコン層にヒ素イオン
が注入された後、パターニングされることによって、ロ
ードトランジスタを構成するｐチャネルＴＦＴのゲート
電極２０４が形成される。一部のゲート電極２０４はド
ライバトランジスタのゲート電極２０２に接続するよう
に形成される。
【００１８】その後、図２１の（Ｂ）に示すように、ゲ
ート絶縁膜２１２を構成する、たとえば酸化膜が減圧Ｃ
ＶＤ法を用いて全面上に形成される。必要に応じてゲー
ト絶縁膜２１２がパターニングされた後、第３層のポリ
シリコン層が、たとえば減圧ＣＶＤ法を用いて形成され
る。このポリシリコン層をパターニングすることにより
、ＴＦＴのソース、チャネル、ドレイン領域となるポリ
シリコン層２０６が形成される。ＴＦＴのドレイン領域
に相当するポリシリコン層２０６の一部領域は他方のＴ
ＦＴのゲート電極２０４に接続される。
ート絶縁膜２１２を構成する、たとえば酸化膜が減圧Ｃ
ＶＤ法を用いて全面上に形成される。必要に応じてゲー
ト絶縁膜２１２がパターニングされた後、第３層のポリ
シリコン層が、たとえば減圧ＣＶＤ法を用いて形成され
る。このポリシリコン層をパターニングすることにより
、ＴＦＴのソース、チャネル、ドレイン領域となるポリ
シリコン層２０６が形成される。ＴＦＴのドレイン領域
に相当するポリシリコン層２０６の一部領域は他方のＴ
ＦＴのゲート電極２０４に接続される。
【００１９】図２１の（Ｃ）に示すように、チャネル領
域に相当するポリシリコン層２０６の上にのみフォトレ
ジスト膜２１７が形成される。このフォトレジスト膜２
１７をマスクとして用いて、ポリシリコン層２０６に、
たとえばＢＦ２ がイオン注入によって導入される。そ
の後、フォトレジスト膜２１７を除去し、熱処理を施す
ことにより、ポリシリコン層２０６内にボロンが拡散す
る。これにより、ソース領域２０６ａとドレイン領域２
０６ｂが形成される。
域に相当するポリシリコン層２０６の上にのみフォトレ
ジスト膜２１７が形成される。このフォトレジスト膜２
１７をマスクとして用いて、ポリシリコン層２０６に、
たとえばＢＦ２ がイオン注入によって導入される。そ
の後、フォトレジスト膜２１７を除去し、熱処理を施す
ことにより、ポリシリコン層２０６内にボロンが拡散す
る。これにより、ソース領域２０６ａとドレイン領域２
０６ｂが形成される。
【００２０】
【発明が解決しようとする課題】以上のようにロードト
ランジスタとしてｐチャネルＴＦＴが採用された従来の
ＣＭＯＳ型ＳＲＡＭメモリセルにおいては、次に述べる
ような種々の問題点が発生する。
ランジスタとしてｐチャネルＴＦＴが採用された従来の
ＣＭＯＳ型ＳＲＡＭメモリセルにおいては、次に述べる
ような種々の問題点が発生する。
【００２１】図１９に示すように、ＴＦＴのソース領域
２０６ａは電源配線Ｖｃｃとしても用いられる。そのた
め、適度にソース領域の電気導通抵抗を下げる必要があ
る。これを実現するためには、ＴＦＴのソース／ドレイ
ン領域の不純物濃度を高くする必要がある。しかしなが
ら、ソース／ドレイン領域の不純物濃度を高くすると、
チャネル領域とドレイン領域との接合界面での電界が強
くなり、ドレイン領域からチャネル領域へ電子が流れ込
みやすくなり、漏れ電流が多くなるという問題が生ずる
。ロードトランジスタを構成するＴＦＴのオフ時の漏れ
電流が多くなると、データの記憶状態を保持するための
電流、すなわち待機時における消費電力が大きくなる。 言い換えれば、ロードトランジスタを構成するＴＦＴが
オフ状態のときのドレイン電流が大きくなる。一方、こ
の漏れ電流を少なくするためにソース／ドレイン領域の
不純物濃度を低くすると、電源配線等を構成する配線領
域の電気導通抵抗が高くなり、ＳＲＡＭの動作性能を低
下させるという問題点が生ずる。以上のように、ｐチャ
ネルＴＦＴをＣＭＯＳ型ＳＲＡＭメモリセルに適用する
場合には、待機時における消費電力を極力小さくするた
めにＴＦＴの非動作時における漏れ電流を極力小さくす
る必要がある。
２０６ａは電源配線Ｖｃｃとしても用いられる。そのた
め、適度にソース領域の電気導通抵抗を下げる必要があ
る。これを実現するためには、ＴＦＴのソース／ドレイ
ン領域の不純物濃度を高くする必要がある。しかしなが
ら、ソース／ドレイン領域の不純物濃度を高くすると、
チャネル領域とドレイン領域との接合界面での電界が強
くなり、ドレイン領域からチャネル領域へ電子が流れ込
みやすくなり、漏れ電流が多くなるという問題が生ずる
。ロードトランジスタを構成するＴＦＴのオフ時の漏れ
電流が多くなると、データの記憶状態を保持するための
電流、すなわち待機時における消費電力が大きくなる。 言い換えれば、ロードトランジスタを構成するＴＦＴが
オフ状態のときのドレイン電流が大きくなる。一方、こ
の漏れ電流を少なくするためにソース／ドレイン領域の
不純物濃度を低くすると、電源配線等を構成する配線領
域の電気導通抵抗が高くなり、ＳＲＡＭの動作性能を低
下させるという問題点が生ずる。以上のように、ｐチャ
ネルＴＦＴをＣＭＯＳ型ＳＲＡＭメモリセルに適用する
場合には、待機時における消費電力を極力小さくするた
めにＴＦＴの非動作時における漏れ電流を極力小さくす
る必要がある。
【００２２】また、図１６の（Ａ）を参照して、メモリ
セルノードＮ１が“Ｈｉｇｈ”レベルの電位を有し、メ
モリセルノードＮ２が“Ｌｏｗ”レベルの電位を有する
場合、ドライバトランジスタＱ３はオフ状態であり、ド
ライバトランジスタＱ４はオン状態である。このとき、
ｐチャネルＴＦＴから構成されるロードトランジスタＱ
５のゲート電極には“Ｌｏｗ”レベルの電位が印加され
るので、ロードトランジスタＱ５はオン状態にある。ま
た、ｐチャネルＴＦＴから構成されるロードトランジス
タＱ６のゲート電極には“Ｈｉｇｈ”レベルの電位が印
加されるので、ロードトランジスタＱ６はオフ状態にあ
る。メモリセルノードＮ１は、オン状態にあるロードト
ランジスタＱ５を通じて電源Ｖｃｃから充電されること
により、“Ｈｉｇｈ”レベルの電位が保持される。メモ
リセルノードＮ２は、オフ状態にあるロードトランジス
タＱ６を通じて電源Ｖｃｃから漏れ電流が供給されるこ
とにより、“Ｌｏｗ”レベルの電位が保持される。この
ようにして、データが保持され得るこの場合、オフ状態
にあるドライバトランジスタＱ３は半導体基板に形成さ
れたバルク型のｎチャネルＭＯＳトランジスタから構成
されるので、外部からのα線などによるノイズ電荷の発
生によってドライバトランジスタＱ３には漏れ電流が発
生している。そのため、メモリセルノードＮ１の電位は
“Ｈｉｇｈ”レベルよりも少し下がった状態にある。こ
のノイズ電荷の発生による影響を解消するために、メモ
リセルノードＮ１の“Ｈｉｇｈ”レベルの電位を保持す
るために供給される電流、すなわちオン状態にあるロー
ドトランジスタＱ５のドレイン電流を大きくする必要が
ある。したがって、ロードトランジスタをｐチャネルＴ
ＦＴから構成する場合、データ保持特性を安定させるた
めに動作時におけるドレイン電流ができるだけ大きくな
るようにＴＦＴを構成しなければならない。
セルノードＮ１が“Ｈｉｇｈ”レベルの電位を有し、メ
モリセルノードＮ２が“Ｌｏｗ”レベルの電位を有する
場合、ドライバトランジスタＱ３はオフ状態であり、ド
ライバトランジスタＱ４はオン状態である。このとき、
ｐチャネルＴＦＴから構成されるロードトランジスタＱ
５のゲート電極には“Ｌｏｗ”レベルの電位が印加され
るので、ロードトランジスタＱ５はオン状態にある。ま
た、ｐチャネルＴＦＴから構成されるロードトランジス
タＱ６のゲート電極には“Ｈｉｇｈ”レベルの電位が印
加されるので、ロードトランジスタＱ６はオフ状態にあ
る。メモリセルノードＮ１は、オン状態にあるロードト
ランジスタＱ５を通じて電源Ｖｃｃから充電されること
により、“Ｈｉｇｈ”レベルの電位が保持される。メモ
リセルノードＮ２は、オフ状態にあるロードトランジス
タＱ６を通じて電源Ｖｃｃから漏れ電流が供給されるこ
とにより、“Ｌｏｗ”レベルの電位が保持される。この
ようにして、データが保持され得るこの場合、オフ状態
にあるドライバトランジスタＱ３は半導体基板に形成さ
れたバルク型のｎチャネルＭＯＳトランジスタから構成
されるので、外部からのα線などによるノイズ電荷の発
生によってドライバトランジスタＱ３には漏れ電流が発
生している。そのため、メモリセルノードＮ１の電位は
“Ｈｉｇｈ”レベルよりも少し下がった状態にある。こ
のノイズ電荷の発生による影響を解消するために、メモ
リセルノードＮ１の“Ｈｉｇｈ”レベルの電位を保持す
るために供給される電流、すなわちオン状態にあるロー
ドトランジスタＱ５のドレイン電流を大きくする必要が
ある。したがって、ロードトランジスタをｐチャネルＴ
ＦＴから構成する場合、データ保持特性を安定させるた
めに動作時におけるドレイン電流ができるだけ大きくな
るようにＴＦＴを構成しなければならない。
【００２３】さらに、図２１の（Ｃ）に示されるように
、ｐチャネルＴＦＴのゲート電極２０４とソース／ドレ
イン領域２０６ａ，２０６ｂとの位置関係は、フォトリ
ソグラフィ技術を用いて形成されるフォトレジスト膜２
１７の位置によって決定される。そのため、ゲート電極
２０４に対してソース／ドレイン領域２０６ａ，２０６
ｂを自己整合的に形成することができないという問題点
があった。
、ｐチャネルＴＦＴのゲート電極２０４とソース／ドレ
イン領域２０６ａ，２０６ｂとの位置関係は、フォトリ
ソグラフィ技術を用いて形成されるフォトレジスト膜２
１７の位置によって決定される。そのため、ゲート電極
２０４に対してソース／ドレイン領域２０６ａ，２０６
ｂを自己整合的に形成することができないという問題点
があった。
【００２４】そこで、この発明の目的は、上述のような
問題点を解消することであり、動作時においてドレイン
電流が大きく、非動作時において漏れ電流が極力小さい
薄膜トランジスタを得ることであり、薄膜トランジスタ
が用いられたＣＭＯＳ型のスタティック型半導体記憶装
置において消費電力を低減し、データ保持特性を安定さ
せることであり、さらにゲート電極に対してソース／ド
レイン領域が自己整合的に形成されるように薄膜トラン
ジスタを製造することである。
問題点を解消することであり、動作時においてドレイン
電流が大きく、非動作時において漏れ電流が極力小さい
薄膜トランジスタを得ることであり、薄膜トランジスタ
が用いられたＣＭＯＳ型のスタティック型半導体記憶装
置において消費電力を低減し、データ保持特性を安定さ
せることであり、さらにゲート電極に対してソース／ド
レイン領域が自己整合的に形成されるように薄膜トラン
ジスタを製造することである。
【００２５】
【課題を解決するための手段】この発明の第１の局面に
従った電界効果トランジスタは、絶縁性の基板と、ゲー
ト電極と、絶縁膜と、半導体膜と、不純物領域とを備え
る。ゲート電極は基板の主表面上に形成されている。絶
縁膜はゲート電極の上に形成されている。半導体膜はゲ
ート電極の上に絶縁膜を介在させて形成されている。不
純物領域はゲート電極によって隔てられた半導体膜の一
方と他方の領域に形成されている。不純物領域の少なく
とも一方は、第１の不純物領域と第２の不純物領域を含
む。第１の不純物領域はゲート電極に近接する位置に形
成され、第１の濃度で不純物を含有する。第２の不純物
領域は第１の不純物領域に隣接するように形成され、第
１の濃度よりも高い第２の濃度で不純物を含有する。
従った電界効果トランジスタは、絶縁性の基板と、ゲー
ト電極と、絶縁膜と、半導体膜と、不純物領域とを備え
る。ゲート電極は基板の主表面上に形成されている。絶
縁膜はゲート電極の上に形成されている。半導体膜はゲ
ート電極の上に絶縁膜を介在させて形成されている。不
純物領域はゲート電極によって隔てられた半導体膜の一
方と他方の領域に形成されている。不純物領域の少なく
とも一方は、第１の不純物領域と第２の不純物領域を含
む。第１の不純物領域はゲート電極に近接する位置に形
成され、第１の濃度で不純物を含有する。第２の不純物
領域は第１の不純物領域に隣接するように形成され、第
１の濃度よりも高い第２の濃度で不純物を含有する。
【００２６】この発明の第２の局面に従った相補型電界
効果トランジスタを有するメモリセルを備えたスタティ
ック型半導体記憶装置は、第１導電型の半導体基板と、
第２導電型の電界効果トランジスタと、第１導電型の電
界効果トランジスタとを備える。第２導電型の電界効果
トランジスタは半導体基板の主表面上に形成されている
。第１導電型の電界効果トランジスタは第２導電型の電
界効果トランジスタに電気的に接続されている。第１導
電型の電界効果トランジスタは、ゲート電極と、絶縁膜
と、半導体膜と、第１導電型の不純物領域とを備える。 ゲート電極は第２導電型の電界効果トランジスタの上方
に形成されている。絶縁膜はゲート電極の上に形成され
ている。半導体膜はゲート電極の上に絶縁膜を介在させ
て形成されている。第１導電型の不純物領域はゲート電
極によって隔てられた半導体膜の一方と他方の領域に形
成されている。不純物領域の少なくとも一方は、第１の
不純物領域と第２の不純物領域とを含む。第１の不純物
領域はゲート電極に近接する位置に形成され、第１の濃
度で第１導電型の不純物を含有する。第２の不純物領域
は第１の不純物領域に隣接するように形成され、第１の
濃度よりも高い第２の濃度で第１導電型の不純物を含有
する。
効果トランジスタを有するメモリセルを備えたスタティ
ック型半導体記憶装置は、第１導電型の半導体基板と、
第２導電型の電界効果トランジスタと、第１導電型の電
界効果トランジスタとを備える。第２導電型の電界効果
トランジスタは半導体基板の主表面上に形成されている
。第１導電型の電界効果トランジスタは第２導電型の電
界効果トランジスタに電気的に接続されている。第１導
電型の電界効果トランジスタは、ゲート電極と、絶縁膜
と、半導体膜と、第１導電型の不純物領域とを備える。 ゲート電極は第２導電型の電界効果トランジスタの上方
に形成されている。絶縁膜はゲート電極の上に形成され
ている。半導体膜はゲート電極の上に絶縁膜を介在させ
て形成されている。第１導電型の不純物領域はゲート電
極によって隔てられた半導体膜の一方と他方の領域に形
成されている。不純物領域の少なくとも一方は、第１の
不純物領域と第２の不純物領域とを含む。第１の不純物
領域はゲート電極に近接する位置に形成され、第１の濃
度で第１導電型の不純物を含有する。第２の不純物領域
は第１の不純物領域に隣接するように形成され、第１の
濃度よりも高い第２の濃度で第１導電型の不純物を含有
する。
【００２７】この発明の第３の局面に従った電界効果ト
ランジスタの製造方法によれば、まず、絶縁性の基板の
主表面上にゲート電極が形成される。第１の絶縁膜がゲ
ート電極の上に形成される。半導体膜がゲート電極の上
に第１の絶縁膜を介在させて形成される。第２の絶縁膜
が、ゲート電極の領域では第１の厚みを有し、ゲート電
極以外の領域では第１の厚みよりも小さい第２の厚みを
有するように半導体膜の上に形成される。第２の絶縁膜
を通じて不純物をイオン注入することにより、半導体膜
内でゲート電極以外の領域に第１の濃度で不純物を含有
する第１の不純物領域が形成される。ゲート電極に近接
する第１の不純物領域の一部において絶縁膜が少なくと
も第１の厚みを有するように第３の絶縁膜が第２の絶縁
膜の上に選択的に形成される。第２の絶縁膜と第３の絶
縁膜を通じて不純物をイオン注入することにより、半導
体膜内で上記一部以外の第１の不純物領域に第１の濃度
より高い第２の濃度で不純物を含有する第２の不純物領
域が形成される。
ランジスタの製造方法によれば、まず、絶縁性の基板の
主表面上にゲート電極が形成される。第１の絶縁膜がゲ
ート電極の上に形成される。半導体膜がゲート電極の上
に第１の絶縁膜を介在させて形成される。第２の絶縁膜
が、ゲート電極の領域では第１の厚みを有し、ゲート電
極以外の領域では第１の厚みよりも小さい第２の厚みを
有するように半導体膜の上に形成される。第２の絶縁膜
を通じて不純物をイオン注入することにより、半導体膜
内でゲート電極以外の領域に第１の濃度で不純物を含有
する第１の不純物領域が形成される。ゲート電極に近接
する第１の不純物領域の一部において絶縁膜が少なくと
も第１の厚みを有するように第３の絶縁膜が第２の絶縁
膜の上に選択的に形成される。第２の絶縁膜と第３の絶
縁膜を通じて不純物をイオン注入することにより、半導
体膜内で上記一部以外の第１の不純物領域に第１の濃度
より高い第２の濃度で不純物を含有する第２の不純物領
域が形成される。
【００２８】
【作用】この発明の第１の局面に従った電界効果トラン
ジスタを構成する不純物領域の少なくとも一方は、低濃
度の不純物領域と、それに隣接する高濃度の不純物領域
とを含む。そのため、チャネルとドレインの接合界面で
の電界が緩和され、ドレイン領域からチャネル領域へ流
れ込む電子の量が少なくなる。その結果、非動作時にお
けるリーク電流が少なくなる。また、電界効果トランジ
スタの不純物領域の少なくとも一方が低濃度の領域と高
濃度の領域とから構成されているので、動作時において
ドレイン電流が大きくなる。
ジスタを構成する不純物領域の少なくとも一方は、低濃
度の不純物領域と、それに隣接する高濃度の不純物領域
とを含む。そのため、チャネルとドレインの接合界面で
の電界が緩和され、ドレイン領域からチャネル領域へ流
れ込む電子の量が少なくなる。その結果、非動作時にお
けるリーク電流が少なくなる。また、電界効果トランジ
スタの不純物領域の少なくとも一方が低濃度の領域と高
濃度の領域とから構成されているので、動作時において
ドレイン電流が大きくなる。
【００２９】この発明の第２の局面に従ったスタティッ
ク型半導体記憶装置は、上記のように構成された電界効
果トランジスタを備えているので、データの記憶を保持
するための最小電流を上記の電界効果トランジスタのリ
ーク電流のレベルにまで低減させることができる。その
ため、スタティック型半導体記憶装置の待機時における
消費電力を極力小さくすることが可能になる。また、上
記のように構成された電界効果トランジスタを用いるこ
とにより、データの記憶状態を保持するために、より大
きな電流を動作状態の上記電界効果トランジスタから得
ることができる。したがって、スタティック型半導体記
憶装置のデータ保持特性を安定させることができる。
ク型半導体記憶装置は、上記のように構成された電界効
果トランジスタを備えているので、データの記憶を保持
するための最小電流を上記の電界効果トランジスタのリ
ーク電流のレベルにまで低減させることができる。その
ため、スタティック型半導体記憶装置の待機時における
消費電力を極力小さくすることが可能になる。また、上
記のように構成された電界効果トランジスタを用いるこ
とにより、データの記憶状態を保持するために、より大
きな電流を動作状態の上記電界効果トランジスタから得
ることができる。したがって、スタティック型半導体記
憶装置のデータ保持特性を安定させることができる。
【００３０】さらに、この発明の第３の局面に従った電
界効果トランジスタの製造方法においては、ゲート電極
の領域とそれ以外の領域とにおいて厚みを異ならせた絶
縁膜を通じて不純物をイオン注入することにより、電界
効果トランジスタを構成する不純物領域が形成される。 そのため、不純物領域がゲート電極に対して自己整合的
に形成され得る。
界効果トランジスタの製造方法においては、ゲート電極
の領域とそれ以外の領域とにおいて厚みを異ならせた絶
縁膜を通じて不純物をイオン注入することにより、電界
効果トランジスタを構成する不純物領域が形成される。 そのため、不純物領域がゲート電極に対して自己整合的
に形成され得る。
【００３１】
【実施例】以下、この発明の一実施例を図について説明
する。
する。
【００３２】図１はこの発明の一実施例による電界効果
トランジスタとしてｐチャネル薄膜トランジスタ（ＴＦ
Ｔ）の断面構造を示す断面図である。図１を参照して、
絶縁性の基板１０００の上に第１の多結晶シリコン膜か
らなるゲート電極１が形成されている。このゲート電極
１を被覆するように、ゲート電極１と基板１０００の上
に酸化膜からなるゲート絶縁膜２が形成されている。ゲ
ート絶縁膜２の上には第２の多結晶シリコン膜３が形成
されている。第２の多結晶シリコン膜３の上には下層絶
縁膜４が形成されている。この下層絶縁膜４はゲート電
極１と同じ平面形状を有するように形成される。下層絶
縁膜４を被覆するように、下層絶縁膜４と第２の多結晶
シリコン膜３の上に上層絶縁膜５が形成されている。上
層絶縁膜５の側壁部には側壁絶縁膜７が形成されている
。。側壁絶縁膜７のちょうど下方に位置するように、第
２の多結晶シリコン膜３内に低濃度のソース／ドレイン
領域６が形成されている。低濃度のソース／ドレイン領
域６に隣接するように、高濃度のソース／ドレイン領域
８が第２の多結晶シリコン膜３内に形成されている。
トランジスタとしてｐチャネル薄膜トランジスタ（ＴＦ
Ｔ）の断面構造を示す断面図である。図１を参照して、
絶縁性の基板１０００の上に第１の多結晶シリコン膜か
らなるゲート電極１が形成されている。このゲート電極
１を被覆するように、ゲート電極１と基板１０００の上
に酸化膜からなるゲート絶縁膜２が形成されている。ゲ
ート絶縁膜２の上には第２の多結晶シリコン膜３が形成
されている。第２の多結晶シリコン膜３の上には下層絶
縁膜４が形成されている。この下層絶縁膜４はゲート電
極１と同じ平面形状を有するように形成される。下層絶
縁膜４を被覆するように、下層絶縁膜４と第２の多結晶
シリコン膜３の上に上層絶縁膜５が形成されている。上
層絶縁膜５の側壁部には側壁絶縁膜７が形成されている
。。側壁絶縁膜７のちょうど下方に位置するように、第
２の多結晶シリコン膜３内に低濃度のソース／ドレイン
領域６が形成されている。低濃度のソース／ドレイン領
域６に隣接するように、高濃度のソース／ドレイン領域
８が第２の多結晶シリコン膜３内に形成されている。
【００３３】図２の（Ａ）〜（Ｃ）は上記のように構成
されたＴＦＴの製造方法の各工程における断面構造を示
す断面図である。
されたＴＦＴの製造方法の各工程における断面構造を示
す断面図である。
【００３４】図２の（Ａ）を参照して、通常の方法でシ
リコン基板上に能動素子や配線を形成し、その上に絶縁
膜が形成される。図においては、その絶縁膜として絶縁
性の基板１０００が示されている。絶縁性の基板１００
０の上に、たとえば減圧ＣＶＤ法を用いて第１の多結晶
シリコン膜が１５００Å程度の膜厚で形成される。この
第１の多結晶シリコン膜をパターニングすることにより
、ゲート電極１が形成される。次に、ゲート絶縁膜２を
構成する、たとえば酸化膜が減圧ＣＶＤ法を用いて全面
上に形成される。必要に応じて酸化膜がパターニングさ
れることにより、ゲート絶縁膜２が形成される。このゲ
ート絶縁膜２の厚みは２５０Å程度である。ゲート絶縁
膜２の上に第２の多結晶シリコン膜３が、たとえば減圧
ＣＶＤ法を用いて形成される。この第２の多結晶シリコ
ン膜３はフォトリソグラフィ技術を用いて所望の形状に
パターニングされる。この第２の多結晶シリコン膜３の
膜厚は２００Å程度である。この第２の多結晶シリコン
膜３の上に酸化膜からなる絶縁膜６が減圧ＣＶＤ法を用
いて形成される。フォトリソグラフィ技術を用いて絶縁
膜６はゲート電極１と同様の平面形状を有するようにパ
ターニングされる。絶縁膜６の厚みは１０００Å程度で
ある。
リコン基板上に能動素子や配線を形成し、その上に絶縁
膜が形成される。図においては、その絶縁膜として絶縁
性の基板１０００が示されている。絶縁性の基板１００
０の上に、たとえば減圧ＣＶＤ法を用いて第１の多結晶
シリコン膜が１５００Å程度の膜厚で形成される。この
第１の多結晶シリコン膜をパターニングすることにより
、ゲート電極１が形成される。次に、ゲート絶縁膜２を
構成する、たとえば酸化膜が減圧ＣＶＤ法を用いて全面
上に形成される。必要に応じて酸化膜がパターニングさ
れることにより、ゲート絶縁膜２が形成される。このゲ
ート絶縁膜２の厚みは２５０Å程度である。ゲート絶縁
膜２の上に第２の多結晶シリコン膜３が、たとえば減圧
ＣＶＤ法を用いて形成される。この第２の多結晶シリコ
ン膜３はフォトリソグラフィ技術を用いて所望の形状に
パターニングされる。この第２の多結晶シリコン膜３の
膜厚は２００Å程度である。この第２の多結晶シリコン
膜３の上に酸化膜からなる絶縁膜６が減圧ＣＶＤ法を用
いて形成される。フォトリソグラフィ技術を用いて絶縁
膜６はゲート電極１と同様の平面形状を有するようにパ
ターニングされる。絶縁膜６の厚みは１０００Å程度で
ある。
【００３５】次に図２の（Ｂ）を参照して、酸化膜から
なる上層絶縁膜７が、たとえば、減圧ＣＶＤ法を用いて
全面上に形成される。絶縁膜の上からｐ型の不純物とし
て、たとえばＢＦ２ がイオン注入法により１０１２〜
１０１３／ｃｍ２ 程度のドーズ量で注入される。上層
絶縁膜５の厚みは５００Å程度である。このとき、注入
エネルギは、上層絶縁膜５の厚み分に対してはイオンが
通過するが、下層絶縁膜４と上層絶縁膜５の厚みを合計
した厚み分に対してはイオンが通過しない程度のエネル
ギに設定される。この不純物のイオン注入により、ゲー
ト電極１の段差により形成された上層絶縁膜５の段差の
両側に位置する多結晶シリコン膜３内のみ不純物が注入
される。 これにより、後工程の熱処理により１０１５〜１０１６
／ｃｍ３ 程度の濃度を有するｐ型ソース／ドレイン領
域６が多結晶シリコン膜３内に形成される。この低濃度
のソース／ドレイン領域６は、ゲート電極１の段差によ
り形成された上層絶縁膜５の厚み分だけ、ゲート電極１
に対してオフセットとなる。しかし、これは、トランジ
スタ形成後の熱処理において不純物が拡散したとき、そ
の拡散による実効チャネル長の短縮化を制御する役割を
果たす。
なる上層絶縁膜７が、たとえば、減圧ＣＶＤ法を用いて
全面上に形成される。絶縁膜の上からｐ型の不純物とし
て、たとえばＢＦ２ がイオン注入法により１０１２〜
１０１３／ｃｍ２ 程度のドーズ量で注入される。上層
絶縁膜５の厚みは５００Å程度である。このとき、注入
エネルギは、上層絶縁膜５の厚み分に対してはイオンが
通過するが、下層絶縁膜４と上層絶縁膜５の厚みを合計
した厚み分に対してはイオンが通過しない程度のエネル
ギに設定される。この不純物のイオン注入により、ゲー
ト電極１の段差により形成された上層絶縁膜５の段差の
両側に位置する多結晶シリコン膜３内のみ不純物が注入
される。 これにより、後工程の熱処理により１０１５〜１０１６
／ｃｍ３ 程度の濃度を有するｐ型ソース／ドレイン領
域６が多結晶シリコン膜３内に形成される。この低濃度
のソース／ドレイン領域６は、ゲート電極１の段差によ
り形成された上層絶縁膜５の厚み分だけ、ゲート電極１
に対してオフセットとなる。しかし、これは、トランジ
スタ形成後の熱処理において不純物が拡散したとき、そ
の拡散による実効チャネル長の短縮化を制御する役割を
果たす。
【００３６】図２の（Ｃ）に示すように、まず、酸化膜
からなる絶縁膜が減圧ＣＶＤ法を用いて全面上に堆積さ
れる。この絶縁膜を異方性エッチング技術でその堆積厚
みに相当するだけ、除去することにより、上層絶縁膜５
の側壁のみに絶縁膜を残存させる。これにより、側壁絶
縁膜７が、ゲート電極１と下層絶縁膜４と上層絶縁膜５
によって形成された段差部に沿って枠状に残存するよう
に形成される。側壁絶縁膜７の幅は２０００Å程度であ
る。その後、ｐ型の不純物として、たとえばＢＦ２ が
イオン注入法により１０１４〜１０１５／ｃｍ２ のド
ーズ量で注入される。このとき、注入エネルギは、上層
絶縁膜５の厚み分に対してはイオンが通過するが、下層
絶縁膜４と上層絶縁膜５の厚みを合計した厚み分に対し
てはイオンが通り抜けない程度のエネルギに設定される
。これにより、不純物は側壁絶縁膜７の段差の両側の多
結晶シリコン膜３内のみに注入される。後工程の熱処理
により、１０１８〜１０１９／ｃｍ３ 程度の不純物濃
度を有する高濃度のｐ型ソース／ドレイン領域８が形成
される。このようにして、多結晶シリコン膜３の上に形
成される絶縁膜の厚みと、それに応じてイオン注入エネ
ルギとを制御することにより、低濃度のソース／ドレイ
ン領域６と高濃度のソース／ドレイン領域８とがゲート
電極１に対して自己整合的に形成され得る。
からなる絶縁膜が減圧ＣＶＤ法を用いて全面上に堆積さ
れる。この絶縁膜を異方性エッチング技術でその堆積厚
みに相当するだけ、除去することにより、上層絶縁膜５
の側壁のみに絶縁膜を残存させる。これにより、側壁絶
縁膜７が、ゲート電極１と下層絶縁膜４と上層絶縁膜５
によって形成された段差部に沿って枠状に残存するよう
に形成される。側壁絶縁膜７の幅は２０００Å程度であ
る。その後、ｐ型の不純物として、たとえばＢＦ２ が
イオン注入法により１０１４〜１０１５／ｃｍ２ のド
ーズ量で注入される。このとき、注入エネルギは、上層
絶縁膜５の厚み分に対してはイオンが通過するが、下層
絶縁膜４と上層絶縁膜５の厚みを合計した厚み分に対し
てはイオンが通り抜けない程度のエネルギに設定される
。これにより、不純物は側壁絶縁膜７の段差の両側の多
結晶シリコン膜３内のみに注入される。後工程の熱処理
により、１０１８〜１０１９／ｃｍ３ 程度の不純物濃
度を有する高濃度のｐ型ソース／ドレイン領域８が形成
される。このようにして、多結晶シリコン膜３の上に形
成される絶縁膜の厚みと、それに応じてイオン注入エネ
ルギとを制御することにより、低濃度のソース／ドレイ
ン領域６と高濃度のソース／ドレイン領域８とがゲート
電極１に対して自己整合的に形成され得る。
【００３７】図３は、以上のようにして形成されたｐチ
ャネルＴＦＴのゲート電圧とドレイン電流との関係を示
すグラフである。低濃度のソース／ドレイン領域６を形
成するためのイオン注入量は３×１０１３ｃｍ−２に設
定され、高濃度のソース／ドレイン領域８を形成するた
めのイオン注入量は１×１０１５ｃｍ−２に設定されて
いる。ゲート酸化膜の厚み（ｔｏｘ）は２５ｎｍ、ソー
ス、チャネル、ドレイン領域を構成する多結晶シリコン
膜の厚み（ｔｐｏｌｙ）は２０ｎｍである。また、チャ
ネル長とチャネル幅の比（Ｌ／Ｗ）は１．６／０．６μ
ｍである。以上の条件の下でｐチャネルＴＦＴのドレイ
ン電圧（ＶＤ）が−１Ｖから−５Ｖに変化しても、非動
作時の漏れ電流、すなわちゲート電圧が０Ｖのときのド
レイン電流は−１０−１３ Ａ以下の値を示す。また、
動作時、たとえばゲート電圧が５Ｖのときのドレイン電
流も−１０−９Ａ以上の値を示す。
ャネルＴＦＴのゲート電圧とドレイン電流との関係を示
すグラフである。低濃度のソース／ドレイン領域６を形
成するためのイオン注入量は３×１０１３ｃｍ−２に設
定され、高濃度のソース／ドレイン領域８を形成するた
めのイオン注入量は１×１０１５ｃｍ−２に設定されて
いる。ゲート酸化膜の厚み（ｔｏｘ）は２５ｎｍ、ソー
ス、チャネル、ドレイン領域を構成する多結晶シリコン
膜の厚み（ｔｐｏｌｙ）は２０ｎｍである。また、チャ
ネル長とチャネル幅の比（Ｌ／Ｗ）は１．６／０．６μ
ｍである。以上の条件の下でｐチャネルＴＦＴのドレイ
ン電圧（ＶＤ）が−１Ｖから−５Ｖに変化しても、非動
作時の漏れ電流、すなわちゲート電圧が０Ｖのときのド
レイン電流は−１０−１３ Ａ以下の値を示す。また、
動作時、たとえばゲート電圧が５Ｖのときのドレイン電
流も−１０−９Ａ以上の値を示す。
【００３８】これに対する比較例として、図４は、ｐチ
ャネルＴＦＴのソース／ドレイン領域を高濃度の領域（
イオン注入量１×１０１５ｃｍ−２）のみから構成した
場合のゲート電圧とドレイン電流との関係を示すグラフ
である。この図によれば、非動作時の漏れ電流、すなわ
ちゲート電圧が０Ｖのときのドレイン電流の値が、ドレ
イン電圧（ＶＤ ）が−５Ｖのとき、−１０−１２ Ａ
程度と高い値を示す。一方、動作時、たとえばゲート電
圧が５Ｖのときのドレイン電流は−１０−９以上の高い
値を示す。
ャネルＴＦＴのソース／ドレイン領域を高濃度の領域（
イオン注入量１×１０１５ｃｍ−２）のみから構成した
場合のゲート電圧とドレイン電流との関係を示すグラフ
である。この図によれば、非動作時の漏れ電流、すなわ
ちゲート電圧が０Ｖのときのドレイン電流の値が、ドレ
イン電圧（ＶＤ ）が−５Ｖのとき、−１０−１２ Ａ
程度と高い値を示す。一方、動作時、たとえばゲート電
圧が５Ｖのときのドレイン電流は−１０−９以上の高い
値を示す。
【００３９】また、比較例として、図５は、ｐチャネル
ＴＦＴのソース／ドレイン領域を中程度の濃度の領域（
イオン注入量１×１０１４ｃｍ−２）のみから構成した
場合のゲート電圧とドレイン電流との関係を示すグラフ
である。この図によれば、ゲート電圧が０Ｖのときのド
レイン電流は−１０−１２ Ａ以下の低い値を示すが、
動作時のドレイン電流、たとえばゲート電圧が−５Ｖの
ときのドレイン電流は−１０−９以下の低い値を示す。
ＴＦＴのソース／ドレイン領域を中程度の濃度の領域（
イオン注入量１×１０１４ｃｍ−２）のみから構成した
場合のゲート電圧とドレイン電流との関係を示すグラフ
である。この図によれば、ゲート電圧が０Ｖのときのド
レイン電流は−１０−１２ Ａ以下の低い値を示すが、
動作時のドレイン電流、たとえばゲート電圧が−５Ｖの
ときのドレイン電流は−１０−９以下の低い値を示す。
【００４０】以上のように、この発明のｐチャネルＴＦ
Ｔによれば、非動作時において極めて低い漏れ電流を示
し、動作時において高いドレイン電流を示す。
Ｔによれば、非動作時において極めて低い漏れ電流を示
し、動作時において高いドレイン電流を示す。
【００４１】図６は、この発明のｐチャネルＴＦＴが適
用されたＳＲＡＭのメモリセルを示す等価回路図である
。図７は、この発明の一実施例によるＳＲＡＭのメモリ
セルの断面構造を示す部分断面図である。図８は、この
発明の一実施例によるＳＲＡＭのメモリセルにおける上
層部の平面的配置を示す部分平面図である。図９は、こ
の発明の一実施例によるＳＲＡＭのメモリセルの下層部
の平面的配置を示す部分平面図である。なお、図７に示
される断面構造は図８、図９のＶＩＩ−ＶＩＩ線におけ
る断面に対応する。
用されたＳＲＡＭのメモリセルを示す等価回路図である
。図７は、この発明の一実施例によるＳＲＡＭのメモリ
セルの断面構造を示す部分断面図である。図８は、この
発明の一実施例によるＳＲＡＭのメモリセルにおける上
層部の平面的配置を示す部分平面図である。図９は、こ
の発明の一実施例によるＳＲＡＭのメモリセルの下層部
の平面的配置を示す部分平面図である。なお、図７に示
される断面構造は図８、図９のＶＩＩ−ＶＩＩ線におけ
る断面に対応する。
【００４２】この発明に従ったＣＭＯＳ型のＳＲＡＭメ
モリセル５０内においては、そのゲート電極とドレイン
電極とがクロスカップルされた２つのドライバトランジ
スタとしてのｎチャネルＭＯＳトランジスタ（Ｑ３，Ｑ
４）３３，３４と、ドライバトランジスタの各ドレイン
電極に接続された２つのロードトランジスタとしてのｐ
チャネルＴＦＴ（Ｑ５，Ｑ６）３５，３６とにより、フ
リップ・フロップ型のメモリセルが構成されている。こ
の２つのｎチャネルＭＯＳトランジスタ３３，３４の各
ドレイン電極には、それぞれ、２つのアクセストランジ
スタとしてのｎチャネルＭＯＳトランジスタ（Ｑ１，Ｑ
２）３１，３２が接続されている。このｎチャネルＭＯ
Ｓトランジスタ３１，３２のゲート電極は、ワード線４
３に接続されている。このワード線４３が選択されたと
き、ｎチャネルＭＯＳトランジスタ３３，３４に保持さ
れた情報がｎチャネルＭＯＳトランジスタ３１，３２を
介してビット線３９，４０に転送される。一方のメモリ
セルノード４１は、ｎチャネルＭＯＳトランジスタ３３
のドレイン電極と、ｎチャネルＭＯＳトランジスタ３４
のゲート電極と、ｐチャネルＴＦＴ３５のドレイン電極
と、ｐチャネルＴＦＴ３６のゲート電極に接続されてい
る。他方のメモリセルノード４２は、ｎチャネルＭＯＳ
トランジスタ３３のゲート電極と、ｎチャネルＭＯＳト
ランジスタ３４のドレイン電極と、ｐチャネルＴＦＴ３
５のゲート電極と、ｐチャネルＴＦＴ３６のドレイン電
極とに接続されている。ｎチャネルＭＯＳトランジスタ
３１，３２は、それぞれ接続点４４，４５を介してビッ
ト線３９，４０に接続されている。また、ｎチャネルＭ
ＯＳトランジスタ３３，３４のソース電極は接地電位３
８に接続されている。ｎチャネルＭＯＳトランジスタ３
３，３４のドレイン電極は、それぞれｐチャネルＴＦＴ
３５，３６のドレイン電極に接続されている。ｐチャネ
ルＴＦＴ３５，３６のソース電極は電源電位３７に接続
されている。
モリセル５０内においては、そのゲート電極とドレイン
電極とがクロスカップルされた２つのドライバトランジ
スタとしてのｎチャネルＭＯＳトランジスタ（Ｑ３，Ｑ
４）３３，３４と、ドライバトランジスタの各ドレイン
電極に接続された２つのロードトランジスタとしてのｐ
チャネルＴＦＴ（Ｑ５，Ｑ６）３５，３６とにより、フ
リップ・フロップ型のメモリセルが構成されている。こ
の２つのｎチャネルＭＯＳトランジスタ３３，３４の各
ドレイン電極には、それぞれ、２つのアクセストランジ
スタとしてのｎチャネルＭＯＳトランジスタ（Ｑ１，Ｑ
２）３１，３２が接続されている。このｎチャネルＭＯ
Ｓトランジスタ３１，３２のゲート電極は、ワード線４
３に接続されている。このワード線４３が選択されたと
き、ｎチャネルＭＯＳトランジスタ３３，３４に保持さ
れた情報がｎチャネルＭＯＳトランジスタ３１，３２を
介してビット線３９，４０に転送される。一方のメモリ
セルノード４１は、ｎチャネルＭＯＳトランジスタ３３
のドレイン電極と、ｎチャネルＭＯＳトランジスタ３４
のゲート電極と、ｐチャネルＴＦＴ３５のドレイン電極
と、ｐチャネルＴＦＴ３６のゲート電極に接続されてい
る。他方のメモリセルノード４２は、ｎチャネルＭＯＳ
トランジスタ３３のゲート電極と、ｎチャネルＭＯＳト
ランジスタ３４のドレイン電極と、ｐチャネルＴＦＴ３
５のゲート電極と、ｐチャネルＴＦＴ３６のドレイン電
極とに接続されている。ｎチャネルＭＯＳトランジスタ
３１，３２は、それぞれ接続点４４，４５を介してビッ
ト線３９，４０に接続されている。また、ｎチャネルＭ
ＯＳトランジスタ３３，３４のソース電極は接地電位３
８に接続されている。ｎチャネルＭＯＳトランジスタ３
３，３４のドレイン電極は、それぞれｐチャネルＴＦＴ
３５，３６のドレイン電極に接続されている。ｐチャネ
ルＴＦＴ３５，３６のソース電極は電源電位３７に接続
されている。
【００４３】図７と図９を参照して、ｐ型ウェル領域５
００にはｎチャネルＭＯＳトランジスタのｎ＋ 不純物
領域１０９ａ，１０９ｂ，１０９ｃが形成されている。 また、各ｎ＋ 不純物領域を分離するために分離酸化膜
１００がｐ型ウェル領域５００に形成されている。ｐ型
ウェル領域５００の上にはゲート絶縁膜１１０を介在し
てｎチャネルＭＯＳトランジスタのゲート電極１０１，
１０２ａ，１０２ｂが形成されている。これらのゲート
電極１０２ａ，１０２ｂはそれぞれ埋込コンタクト１０
３ａ，１０３ｂ，１０３ｃを通じてｎ＋ 不純物領域１
０９ｂに接続されている。これにより、メモリセルノー
ド４１，４２の接続部が構成される。次に図７と図８を
参照して、層間絶縁膜１１１を介在して上層部分に第２
の多結晶シリコン膜からなるｐチャネルＴＦＴのゲート
電極１０４ａ，１０４ｂが形成されている。ゲート電極
１０４ａ，１０４ｂの上にはゲート絶縁膜１１２が形成
されている。ゲート絶縁膜１１２の上には、ｐチャネル
ＴＦＴのソース、チャネル、ドレイン領域を構成する第
３の多結晶シリコン膜１０６が形成されている。図７に
示すように、ゲート電極１０４ｂを間に挟む両側の領域
の多結晶シリコン膜１０６には、それぞれ、低濃度のソ
ース／ドレイン領域１０６ａと高濃度のソース／ドレイ
ン領域１０６ｂとが形成されている。高濃度のソース／
ドレイン領域１０６ｂは配線領域としても用いられる。 図８に示すように、この高濃度のソース／ドレイン領域
１０６ｂは電源配線３７を構成する。また、図７と図８
に示すように、高濃度のソース／ドレイン領域１０６ｂ
はｐチャネルＴＦＴのゲート電極１０４ａを介在してコ
ンタクトホール１０５ｂを通じてｎチャネルＭＯＳトラ
ンジスタのゲート電極１０２ｂに接続する。同様に、高
濃度のソース／ドレイン領域１０６ｂはコンタクトホー
ル１０５ａを通じてｎチャネルＭＯＳトランジスタのゲ
ート電極１０２ａに接続する（図８と図９参照）。さら
に、ｐチャネルＴＦＴのゲート電極１０４ｂはコンタク
トホール１０５ｃを通じてｎチャネルＭＯＳトランジス
タのゲート電極１０２ａに接続する（図８と図９参照）
。このようにして、メモリセルノード４１，４２の接続
部が形成される。
００にはｎチャネルＭＯＳトランジスタのｎ＋ 不純物
領域１０９ａ，１０９ｂ，１０９ｃが形成されている。 また、各ｎ＋ 不純物領域を分離するために分離酸化膜
１００がｐ型ウェル領域５００に形成されている。ｐ型
ウェル領域５００の上にはゲート絶縁膜１１０を介在し
てｎチャネルＭＯＳトランジスタのゲート電極１０１，
１０２ａ，１０２ｂが形成されている。これらのゲート
電極１０２ａ，１０２ｂはそれぞれ埋込コンタクト１０
３ａ，１０３ｂ，１０３ｃを通じてｎ＋ 不純物領域１
０９ｂに接続されている。これにより、メモリセルノー
ド４１，４２の接続部が構成される。次に図７と図８を
参照して、層間絶縁膜１１１を介在して上層部分に第２
の多結晶シリコン膜からなるｐチャネルＴＦＴのゲート
電極１０４ａ，１０４ｂが形成されている。ゲート電極
１０４ａ，１０４ｂの上にはゲート絶縁膜１１２が形成
されている。ゲート絶縁膜１１２の上には、ｐチャネル
ＴＦＴのソース、チャネル、ドレイン領域を構成する第
３の多結晶シリコン膜１０６が形成されている。図７に
示すように、ゲート電極１０４ｂを間に挟む両側の領域
の多結晶シリコン膜１０６には、それぞれ、低濃度のソ
ース／ドレイン領域１０６ａと高濃度のソース／ドレイ
ン領域１０６ｂとが形成されている。高濃度のソース／
ドレイン領域１０６ｂは配線領域としても用いられる。 図８に示すように、この高濃度のソース／ドレイン領域
１０６ｂは電源配線３７を構成する。また、図７と図８
に示すように、高濃度のソース／ドレイン領域１０６ｂ
はｐチャネルＴＦＴのゲート電極１０４ａを介在してコ
ンタクトホール１０５ｂを通じてｎチャネルＭＯＳトラ
ンジスタのゲート電極１０２ｂに接続する。同様に、高
濃度のソース／ドレイン領域１０６ｂはコンタクトホー
ル１０５ａを通じてｎチャネルＭＯＳトランジスタのゲ
ート電極１０２ａに接続する（図８と図９参照）。さら
に、ｐチャネルＴＦＴのゲート電極１０４ｂはコンタク
トホール１０５ｃを通じてｎチャネルＭＯＳトランジス
タのゲート電極１０２ａに接続する（図８と図９参照）
。このようにして、メモリセルノード４１，４２の接続
部が形成される。
【００４４】図７に示すように、ｐチャネルＴＦＴを被
覆するように層間絶縁膜１１６が形成されている。層間
絶縁膜１１６に形成されたコンタクトホール１０８ｂを
通じてアルミニウム配線層１０７ｂがｎチャネルＭＯＳ
トランジスタのｎ＋ 不純物領域１０９ｃに接続されて
いる。同様に、図８と図９に示すように、アルミニウム
配線層１０７ａがコンタクトホール１０８ａを通じてｎ
チャネルＭＯＳトランジスタの不純物領域１０９ｃに接
続される。このようにして、ビット線３９，４０とアク
セストランジスタのソース／ドレイン領域との接続部４
４，４５が形成される。
覆するように層間絶縁膜１１６が形成されている。層間
絶縁膜１１６に形成されたコンタクトホール１０８ｂを
通じてアルミニウム配線層１０７ｂがｎチャネルＭＯＳ
トランジスタのｎ＋ 不純物領域１０９ｃに接続されて
いる。同様に、図８と図９に示すように、アルミニウム
配線層１０７ａがコンタクトホール１０８ａを通じてｎ
チャネルＭＯＳトランジスタの不純物領域１０９ｃに接
続される。このようにして、ビット線３９，４０とアク
セストランジスタのソース／ドレイン領域との接続部４
４，４５が形成される。
【００４５】以上のように構成されるＣＭＯＳ型のＳＲ
ＡＭメモリセルにおいて、データの書込・読出動作は従
来のＳＲＡＭと同様である。図６を参照して、ワード線
４３の電位が“Ｌｏｗ”レベルであるとき、各ｎチャネ
ルＭＯＳトランジスタ３１，３２はオフ状態である。こ
のとき、これらのｎチャネルＭＯＳトランジスタ３１，
３２を無視してデータの保持動作について考える。たと
えば、メモリセルノード４１が“Ｈｉｇｈ”レベルの電
位を有し、メモリセルノード４２が“Ｌｏｗ”レベルの
電位を有する場合、ｎチャネルＭＯＳトランジスタ３３
はオフ状態であり、ｎチャネルＭＯＳトランジスタ３４
はオン状態である。このとき、ｐチャネルＴＦＴ３５は
オン状態にあり、ｐチャネルＴＦＴ３６はオフ状態にあ
る。メモリセルノード４１には、オン状態にあるｐチャ
ネルＴＦＴ３５を通じて電源３７から電流が供給される
ことにより、“Ｈｉｇｈ”レベルの電位が保持される。 また、メモリセルノード４２は、オフ状態にあるｐチャ
ネルＴＦＴ３６を通じて電源３７から漏れ電流が供給さ
れることにより、“Ｌｏｗ”レベルの電位が保持される
。
ＡＭメモリセルにおいて、データの書込・読出動作は従
来のＳＲＡＭと同様である。図６を参照して、ワード線
４３の電位が“Ｌｏｗ”レベルであるとき、各ｎチャネ
ルＭＯＳトランジスタ３１，３２はオフ状態である。こ
のとき、これらのｎチャネルＭＯＳトランジスタ３１，
３２を無視してデータの保持動作について考える。たと
えば、メモリセルノード４１が“Ｈｉｇｈ”レベルの電
位を有し、メモリセルノード４２が“Ｌｏｗ”レベルの
電位を有する場合、ｎチャネルＭＯＳトランジスタ３３
はオフ状態であり、ｎチャネルＭＯＳトランジスタ３４
はオン状態である。このとき、ｐチャネルＴＦＴ３５は
オン状態にあり、ｐチャネルＴＦＴ３６はオフ状態にあ
る。メモリセルノード４１には、オン状態にあるｐチャ
ネルＴＦＴ３５を通じて電源３７から電流が供給される
ことにより、“Ｈｉｇｈ”レベルの電位が保持される。 また、メモリセルノード４２は、オフ状態にあるｐチャ
ネルＴＦＴ３６を通じて電源３７から漏れ電流が供給さ
れることにより、“Ｌｏｗ”レベルの電位が保持される
。
【００４６】このようなデータの保持動作において、ロ
ードトランジスタを構成するｐチャネルＴＦＴのソース
／ドレイン領域は低濃度の領域１０６ａと高濃度の領域
１０６ｂから構成されているので、以下のような利点を
有する。まず、上記のデータ保持の動作において、オフ
状態にあるｐチャネルＴＦＴ３６のドレイン電流は極め
て小さくされ得る（図３参照）。そのため、データの記
憶状態を保持するための最小電流を低減させることがで
きる。このことは、待機時の消費電力を低減させること
を意味する。
ードトランジスタを構成するｐチャネルＴＦＴのソース
／ドレイン領域は低濃度の領域１０６ａと高濃度の領域
１０６ｂから構成されているので、以下のような利点を
有する。まず、上記のデータ保持の動作において、オフ
状態にあるｐチャネルＴＦＴ３６のドレイン電流は極め
て小さくされ得る（図３参照）。そのため、データの記
憶状態を保持するための最小電流を低減させることがで
きる。このことは、待機時の消費電力を低減させること
を意味する。
【００４７】また、上記のデータ保持の動作において、
オン状態にあるｐチャネルＴＦＴ３５のドレイン電流は
大きくなる（図３参照）。そのため、バルク型のｎチャ
ネルＭＯＳトランジスタ３３に供給される電流が大きく
なる。このことは、α線等の外部ノイズによる電荷がｎ
チャネルＭＯＳトランジスタ３３の接合領域において発
生し、データ保持のための電流が漏れたとしても、それ
に十分耐え得るだけの電流がｐチャネルＴＦＴ３５から
供給されることを意味する。したがって、ＣＭＯＳ型の
ＳＲＡＭメモリセルにおいてデータ保持特性が安定する
。
オン状態にあるｐチャネルＴＦＴ３５のドレイン電流は
大きくなる（図３参照）。そのため、バルク型のｎチャ
ネルＭＯＳトランジスタ３３に供給される電流が大きく
なる。このことは、α線等の外部ノイズによる電荷がｎ
チャネルＭＯＳトランジスタ３３の接合領域において発
生し、データ保持のための電流が漏れたとしても、それ
に十分耐え得るだけの電流がｐチャネルＴＦＴ３５から
供給されることを意味する。したがって、ＣＭＯＳ型の
ＳＲＡＭメモリセルにおいてデータ保持特性が安定する
。
【００４８】次に、図７に示されたメモリセルの製造方
法について説明する。図１０〜図１５はこの発明の一実
施例によるＳＲＡＭメモリセルの製造方法の各工程にお
ける断面構造を順に示す部分断面図である。
法について説明する。図１０〜図１５はこの発明の一実
施例によるＳＲＡＭメモリセルの製造方法の各工程にお
ける断面構造を順に示す部分断面図である。
【００４９】図１０を参照して、素子形成領域を分離す
るために分離酸化膜１００がｐ型ウェル領域５００に選
択的に形成される。ｐ型ウェル領域５００にｎ＋ 不純
物領域１０９ｂ，１０９ｃが形成される。ｎチャネルＭ
ＯＳトランジスタのゲート電極１０１，１０２ｂがゲー
ト絶縁膜１１０を介在させてｐ型ウェル領域５００の上
に第１の多結晶シリコン膜から形成される。これらのゲ
ート電極１０１，１０２ｂの上には層間絶縁膜１１１が
形成される。ゲート電極１０２ｂは埋込コンタクト１０
３ｃを通じてｎ＋ 不純物領域１０９ｂに接触するよう
に形成される。層間絶縁膜１１１にはゲート電極１０２
ｂの一部表面を露出するようにコンタクトホール１０５
ｂが形成される。
るために分離酸化膜１００がｐ型ウェル領域５００に選
択的に形成される。ｐ型ウェル領域５００にｎ＋ 不純
物領域１０９ｂ，１０９ｃが形成される。ｎチャネルＭ
ＯＳトランジスタのゲート電極１０１，１０２ｂがゲー
ト絶縁膜１１０を介在させてｐ型ウェル領域５００の上
に第１の多結晶シリコン膜から形成される。これらのゲ
ート電極１０１，１０２ｂの上には層間絶縁膜１１１が
形成される。ゲート電極１０２ｂは埋込コンタクト１０
３ｃを通じてｎ＋ 不純物領域１０９ｂに接触するよう
に形成される。層間絶縁膜１１１にはゲート電極１０２
ｂの一部表面を露出するようにコンタクトホール１０５
ｂが形成される。
【００５０】図１１を参照して、層間絶縁膜１１１の上
に第２の多結晶シリコン膜からなるｐチャネルＴＦＴの
ゲート電極１０４ｂが形成される。このとき、コンタク
トホール１０５ｂによって露出したゲート電極１０２ｂ
の表面に接触するように第２の多結晶シリコン膜からな
るｐチャネルＴＦＴのゲート電極１０４ａが形成される
。
に第２の多結晶シリコン膜からなるｐチャネルＴＦＴの
ゲート電極１０４ｂが形成される。このとき、コンタク
トホール１０５ｂによって露出したゲート電極１０２ｂ
の表面に接触するように第２の多結晶シリコン膜からな
るｐチャネルＴＦＴのゲート電極１０４ａが形成される
。
【００５１】図１２を参照して、第２の多結晶シリコン
膜１０４ａ，１０４ｂを被覆するようにゲート絶縁膜１
１２が形成される。第２の多結晶シリコン膜１０４ａの
上には、コンタクトホール１０５ｂに通じるように開口
部１０５ｄが設けられる。
膜１０４ａ，１０４ｂを被覆するようにゲート絶縁膜１
１２が形成される。第２の多結晶シリコン膜１０４ａの
上には、コンタクトホール１０５ｂに通じるように開口
部１０５ｄが設けられる。
【００５２】図１３に示すように、第２の多結晶シリコ
ン膜１０４ａの一部を除去した後、ゲート絶縁膜１１２
の上に、ｐチャネルＴＦＴのソース、チャネル、ドレイ
ン領域を構成する第３の多結晶シリコン膜１０６が形成
される。
ン膜１０４ａの一部を除去した後、ゲート絶縁膜１１２
の上に、ｐチャネルＴＦＴのソース、チャネル、ドレイ
ン領域を構成する第３の多結晶シリコン膜１０６が形成
される。
【００５３】図１４に示すように、ゲート電極１０４ｂ
と同様の平面形状を有するように下層絶縁膜１１３が第
３の多結晶シリコン膜１０６の上に形成される。この下
層絶縁膜１１３を被覆するように全面上に上層絶縁膜１
１４が形成される。下層絶縁膜１１３と上層絶縁膜１１
４の厚みを利用して注入エネルギを制御することにより
、ｐ型の不純物が第３の多結晶シリコン膜１０６内に注
入される。後工程の熱処理により、低濃度のｐ型ソース
／ドレイン領域１０６ａが形成される。
と同様の平面形状を有するように下層絶縁膜１１３が第
３の多結晶シリコン膜１０６の上に形成される。この下
層絶縁膜１１３を被覆するように全面上に上層絶縁膜１
１４が形成される。下層絶縁膜１１３と上層絶縁膜１１
４の厚みを利用して注入エネルギを制御することにより
、ｐ型の不純物が第３の多結晶シリコン膜１０６内に注
入される。後工程の熱処理により、低濃度のｐ型ソース
／ドレイン領域１０６ａが形成される。
【００５４】次に、図１５に示すように、全面上に絶縁
膜が形成された後、異方性エッチング処理を施すことに
より、ゲート電極１０４ｂによって形成された段差の両
側壁部に側壁絶縁膜１１５が形成される。この側壁絶縁
膜１１５と上層絶縁膜１１４の厚みを利用して注入エネ
ルギを制御してｐ型不純物がイオン注入されることによ
り、高濃度のｐ型ソース／ドレイン領域１０６ｂが第３
の多結晶シリコン膜１０６内に形成される。
膜が形成された後、異方性エッチング処理を施すことに
より、ゲート電極１０４ｂによって形成された段差の両
側壁部に側壁絶縁膜１１５が形成される。この側壁絶縁
膜１１５と上層絶縁膜１１４の厚みを利用して注入エネ
ルギを制御してｐ型不純物がイオン注入されることによ
り、高濃度のｐ型ソース／ドレイン領域１０６ｂが第３
の多結晶シリコン膜１０６内に形成される。
【００５５】最後に、図７に示すように、ｐチャネルＴ
ＦＴを被覆するように層間絶縁膜１１６が形成される。 この層間絶縁膜１１６には、ｎ＋ 不純物領域１０９ｃ
の表面を露出するようにコンタクトホール１０８ｂが形
成される。コンタクトホール１０８ｂを通じてｎ＋ 不
純物領域１０９ｃに接触するようにアルミニウム配線層
１０７ｂが形成されている。このようにして、この発明
のｐチャネルＴＦＴが適用されたＣＭＯＳ型ＳＲＡＭメ
モリセルが製造される。
ＦＴを被覆するように層間絶縁膜１１６が形成される。 この層間絶縁膜１１６には、ｎ＋ 不純物領域１０９ｃ
の表面を露出するようにコンタクトホール１０８ｂが形
成される。コンタクトホール１０８ｂを通じてｎ＋ 不
純物領域１０９ｃに接触するようにアルミニウム配線層
１０７ｂが形成されている。このようにして、この発明
のｐチャネルＴＦＴが適用されたＣＭＯＳ型ＳＲＡＭメ
モリセルが製造される。
【００５６】なお、上記の実施例においては、ｐチャネ
ルＴＦＴのソース／ドレイン領域の両方ともが高濃度と
低濃度の不純物領域から構成されるものを示したが、い
ずれか一方、特にドレイン領域のみを低濃度と高濃度の
不純物領域から構成し、ソース領域を高濃度の不純物領
域から構成してもよい。
ルＴＦＴのソース／ドレイン領域の両方ともが高濃度と
低濃度の不純物領域から構成されるものを示したが、い
ずれか一方、特にドレイン領域のみを低濃度と高濃度の
不純物領域から構成し、ソース領域を高濃度の不純物領
域から構成してもよい。
【００５７】
【発明の効果】以上のように、この発明の第１の局面に
従った電界効果トランジスタによれば、不純物領域が低
濃度と高濃度の領域から構成されるので、チャネルとド
レインの接合界面での電界が緩和され、ドレインからチ
ャネル領域への電子の流れ込みが少なくなり、非動作時
の漏れ電流も極力小さくすることが可能になる。また、
電界効果トランジスタの動作時においてドレイン電流を
高めることが可能になる。
従った電界効果トランジスタによれば、不純物領域が低
濃度と高濃度の領域から構成されるので、チャネルとド
レインの接合界面での電界が緩和され、ドレインからチ
ャネル領域への電子の流れ込みが少なくなり、非動作時
の漏れ電流も極力小さくすることが可能になる。また、
電界効果トランジスタの動作時においてドレイン電流を
高めることが可能になる。
【００５８】また、この発明の第２の局面に従ったスタ
ティック型半導体記憶装置によれば、ロードトランジス
タとして上記の電界効果トランジスタを採用することに
より、待機時の消費電力を低減することができるととも
に、データ保持特性を安定させることができる。
ティック型半導体記憶装置によれば、ロードトランジス
タとして上記の電界効果トランジスタを採用することに
より、待機時の消費電力を低減することができるととも
に、データ保持特性を安定させることができる。
【００５９】さらに、この発明の第３の局面に従った電
界効果トランジスタの製造方法によれば、ゲート電極に
よって形成された段差部分を利用してイオン注入するこ
とにより不純物領域を形成するため、不純物領域はゲー
ト電極に対して自己整合的に形成され得る。
界効果トランジスタの製造方法によれば、ゲート電極に
よって形成された段差部分を利用してイオン注入するこ
とにより不純物領域を形成するため、不純物領域はゲー
ト電極に対して自己整合的に形成され得る。
【図１】この発明の一実施例による電界効果トランジス
タとして薄膜トランジスタの断面構造を示す断面図であ
る。
タとして薄膜トランジスタの断面構造を示す断面図であ
る。
【図２】この発明の一実施例による電界効果トランジス
タとして薄膜トランジスタの製造方法の各工程（Ａ）〜
（Ｃ）における断面構造を順に示す断面図である。
タとして薄膜トランジスタの製造方法の各工程（Ａ）〜
（Ｃ）における断面構造を順に示す断面図である。
【図３】この発明の一実施例によるｐチャネル薄膜トラ
ンジスタのゲート電圧とドレイン電流との関係を示すグ
ラフである。
ンジスタのゲート電圧とドレイン電流との関係を示すグ
ラフである。
【図４】この発明の第１の比較例としてｐチャネル薄膜
トランジスタのゲート電圧とドレイン電流との関係を示
すグラフである。
トランジスタのゲート電圧とドレイン電流との関係を示
すグラフである。
【図５】この発明の第２の比較例としてｐチャネル薄膜
トランジスタのゲート電圧とドレイン電流との関係を示
すグラフである。
トランジスタのゲート電圧とドレイン電流との関係を示
すグラフである。
【図６】この発明の薄膜トランジスタが適用されたＣＭ
ＯＳ型ＳＲＡＭの１つのメモリセルを示す等価回路図で
ある。
ＯＳ型ＳＲＡＭの１つのメモリセルを示す等価回路図で
ある。
【図７】この発明の一実施例によるＳＲＡＭのメモリセ
ルの断面構造を示す部分断面図である。
ルの断面構造を示す部分断面図である。
【図８】この発明の一実施例によるＳＲＡＭのメモリセ
ルにおける上層部分の平面的配置を示す部分平面図であ
る。
ルにおける上層部分の平面的配置を示す部分平面図であ
る。
【図９】この発明の一実施例によるＳＲＡＭのメモリセ
ルにおける下層部分の平面的配置を示す部分平面図であ
る。
ルにおける下層部分の平面的配置を示す部分平面図であ
る。
【図１０】この発明の一実施例によるＳＲＡＭのメモリ
セルの製造方法の第１工程における断面構造を示す部分
断面図である。
セルの製造方法の第１工程における断面構造を示す部分
断面図である。
【図１１】この発明の一実施例によるＳＲＡＭのメモリ
セルの製造方法の第２工程における断面構造を示す部分
断面図である。
セルの製造方法の第２工程における断面構造を示す部分
断面図である。
【図１２】この発明の一実施例によるＳＲＡＭのメモリ
セルの製造方法の第３工程における断面構造を示す部分
断面図である。
セルの製造方法の第３工程における断面構造を示す部分
断面図である。
【図１３】この発明の一実施例によるＳＲＡＭのメモリ
セルの製造方法の第４工程における断面構造を示す部分
断面図である。
セルの製造方法の第４工程における断面構造を示す部分
断面図である。
【図１４】この発明の一実施例によるＳＲＡＭのメモリ
セルの製造方法の第５工程における断面構造を示す部分
断面図である。
セルの製造方法の第５工程における断面構造を示す部分
断面図である。
【図１５】この発明の一実施例によるＳＲＡＭのメモリ
セルの製造方法の第６工程における断面構造を示す部分
断面図である。
セルの製造方法の第６工程における断面構造を示す部分
断面図である。
【図１６】従来のＣＭＯＳ型ＳＲＡＭのメモリセルを示
す等価回路図（Ａ）、模式的に示す平面図（Ｂ）、模式
的に示す断面図（Ｃ）である。
す等価回路図（Ａ）、模式的に示す平面図（Ｂ）、模式
的に示す断面図（Ｃ）である。
【図１７】従来の高抵抗負荷型ＳＲＡＭのメモリセルを
示す等価回路図（Ａ）、模式的に示す平面図（Ｂ）、模
式的に示す断面図（Ｃ）である。
示す等価回路図（Ａ）、模式的に示す平面図（Ｂ）、模
式的に示す断面図（Ｃ）である。
【図１８】ｐチャネル薄膜トランジスタが適用された従
来のＣＭＯＳ型ＳＲＡＭのメモリセルを模式的に示す平
面図（Ａ）、模式的に示す断面図（Ｂ）である。
来のＣＭＯＳ型ＳＲＡＭのメモリセルを模式的に示す平
面図（Ａ）、模式的に示す断面図（Ｂ）である。
【図１９】薄膜トランジスタが適用された従来のＣＭＯ
Ｓ型ＳＲＡＭのメモリセルの上層部分の平面的配置を示
す部分平面図である。
Ｓ型ＳＲＡＭのメモリセルの上層部分の平面的配置を示
す部分平面図である。
【図２０】図１９のＸＸ−ＸＸ線における断面を示す部
分断面図である。
分断面図である。
【図２１】薄膜トランジスタが適用された従来のＣＭＯ
Ｓ型ＳＲＡＭのメモリセルの製造方法の各工程（Ａ）〜
（Ｃ）における断面構造を順に示す部分断面図である。
Ｓ型ＳＲＡＭのメモリセルの製造方法の各工程（Ａ）〜
（Ｃ）における断面構造を順に示す部分断面図である。
１ ゲート電極
２ ゲート絶縁膜
３ 多結晶シリコン膜
４ 下層絶縁膜
５ 上層絶縁膜
６ 低濃度ソース／ドレイン領域
７ 側壁絶縁膜
８ 高濃度ソース／ドレイン領域
１０００ 基板
Claims (3)
- 【請求項１】 主表面を有する絶縁性の基板と、前記
基板の主表面上に形成されたゲート電極と、前記ゲート
電極の上に形成された絶縁膜と、前記ゲート電極の上に
前記絶縁膜を介在させて形成された半導体膜と、前記ゲ
ート電極によって隔てられた前記半導体膜の一方と他方
の領域に形成された不純物領域とを備え、前記不純物領
域の少なくとも一方は、前記ゲート電極に近接する位置
に形成された第１の濃度で不純物を含有する第１の不純
物領域と、前記第１の不純物領域に隣接するように形成
され、前記第１の濃度よりも高い第２の濃度で不純物を
含有する第２の不純物領域とを含む、電界効果トランジ
スタ。 - 【請求項２】 相補型電界効果トランジスタを有する
メモリセルを備えたスタティック型半導体記憶装置であ
って、主表面を有する第１導電型の半導体基板と、前記
半導体基板の主表面上に形成された第２導電型の電界効
果トランジスタと、前記第２導電型の電界効果トランジ
スタに電気的に接続された第１導電型の電界効果トラン
ジスタとを備え、前記第１導電型の電界効果トランジス
タは、前記第２導電型の電界効果トランジスタの上方に
形成されたゲート電極と、前記ゲート電極の上に形成さ
れた絶縁膜と、前記ゲート電極の上に前記絶縁膜を介在
させて形成された半導体膜と、前記ゲート電極によって
隔てられた前記半導体膜の一方と他方の領域に形成され
た第１導電型の不純物領域とを備え、前記不純物領域の
少なくとも一方は、前記ゲート電極に近接する位置に形
成され、第１の濃度で第１導電型の不純物を含有する第
１の不純物領域と、前記第１の不純物領域に隣接するよ
うに形成され、前記第１の濃度よりも高い第２の濃度で
第１導電型の不純物を含有する第２の不純物領域とを含
む、スタティック型半導体記憶装置。 - 【請求項３】 絶縁性の基板の主表面上にゲート電極
を形成する工程と、前記ゲート電極の上に第１の絶縁膜
を形成する工程と、前記ゲート電極の上に前記第１の絶
縁膜を介在させて半導体膜を形成する工程と、前記ゲー
ト電極の領域では第１の厚みを有し、前記ゲート電極以
外の領域では前記第１の厚みよりも小さい第２の厚みを
有する第２の絶縁膜を前記半導体膜の上に形成する工程
と、前記第２の絶縁膜を通じて不純物をイオン注入する
ことにより、前記ゲート電極以外の領域に第１の濃度で
不純物を含有する第１の不純物領域を前記半導体膜内に
形成する工程と、前記ゲート電極に近接する前記第１の
不純物領域の一部において絶縁膜が少なくとも前記第１
の厚みを有するように前記第２の絶縁膜の上にさらに第
３の絶縁膜を選択的に形成する工程と、前記第２の絶縁
膜と前記第３の絶縁膜を通じて不純物をイオン注入する
ことにより、前記一部以外の前記第１の不純物領域に前
記第１の濃度より高い第２の濃度で不純物を含有する第
２の不純物領域を前記半導体膜内に形成する工程とを備
えた、電界効果トランジスタの製造方法。
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| JP3104516A JPH04334054A (ja) | 1991-05-09 | 1991-05-09 | 半導体装置、電界効果トランジスタおよびその製造方法 |
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