DE69215429T2 - Dünnfilm-Feldeffekttransistor und statische und Herstellungsmethode dafür - Google Patents

Dünnfilm-Feldeffekttransistor und statische und Herstellungsmethode dafür

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Description

  • Die vorliegende Erfindung bezieht sich allgemein auf einen Feldeffekttransistor und Verfahren zum Herstellen desselben, und insbesondere auf einen Dünnfilm-Transistor (TFT) und ein Verfahren zum Herstellen eines TFT. Die vorliegende Erfindung ist insbesondere nützlich in Zusammenhang mit einem CMOS-SRAM (statischer Direktzugriffsspeicher), auf den ein TFT angewendet wird.
    • Beschreibung des Standes der Technik
  • Was ein SRAM genannt wird, ist bereits gut als eine statische Halbleiterspeichereinrichtung bekannt. Da die vorliegende Erfindung die bevorzugtesten Effekte aufweist, wenn sie auf einen SRAM angewendet wird, wird ein SRAM im folgenden beschrieben.
  • Fig. 16A ist ein Äquivalentschaltbild, das eine Speicherzelle in einem herkömmlichen CMOS-SRAM darstellt. Fig. 16B ist eine Draufsicht, die schematisch eine Anordnung in der Speicherzelle in dem in Fig. 16A dargestellten SRAM darstellt. Fig. 16C ist eine Querschnittsansicht, die schematisch einen Querschnittsaufbau der Speicherzelle in dem Figur 16A dargestellten SRAM darstellt.
  • Es wird Bezug genommen auf Figuren 16A bis 16C, eine Speicherzelle vom Flip-Flop-Typ ist eingesetzt mit zwei Treibertransistoren (n-Kanal-MOS-Transistoren) Q3, Q4, deren Gateelektroden und Drainelektroden überkreuzt miteinander verbunden sind, und zwei Lasttransistoren (p-Kanal-MOS-Transistoren) Q5, Q6, die entsprechend mit den Drainelektroden der Treibertransistoren verbunden sind. Zwei Zugriffstransistoren (n-Kanal-MOS- Transistoren) Q1, Q2 sind entsprechend mit den Drainelektroden der zwei Treibertransistoren Q3, Q4 verbunden. Die Gateelektroden der Zugriffstransistoren Q1, Q2 sind mit einer Wortleitung WL verbunden. Wenn die Wortleitung WL ausgewählt ist, werden die in den Treibertransistoren Q3, Q4 gehaltenen Daten durch die Zugriffstransistoren Q1, Q2 zu Bitleitungen BLa BLb übertragen. Ein Speicherzellenknoten N1 ist mit der Drainelektrode des Treibertransistors Q3, mit der Gateelektrode des Treibertransistors Q4, mit der Drainelektrode des Lasttransistors Q5 und mit der Gateelektrode des Lasttransistors Q6 verbunden. Der andere Speicherzellenknoten N2 ist mit der Gateelektrode des Treibertransistors Q3, mit der Drainelektrode des Treibertransistors Q4, mit der Gateelektrode des Lasttransistors Q5 und mit der Drainelektrode des Lasttransistors Q6 verbunden. Die Sourceelektroden der Treibertransistoren Q3, Q4 sind mit einem Massepotential GND verbunden. Die Sourceelektroden der Lasttransistoren Q5, Q6 sind mit einem Versorgungspotential Vcc verbunden.
  • Die Drainelektroden und die Gateelektroden der Treibertransistoren Q3, Q4 sind gegenseitig überkreuz miteinander verbunden zum Bilden einer Flip-Flop-Schaltung mit zwei stabilen Zuständen. Dieses ermöglicht das Speichern von Bitdaten. Insbesondere kann der Wert von einem Bit durch Halten eines Zustandes gespeichert werden, indem das Potential des einen Speicherzellenknotens N1 auf einem "Hoch"-Pegel ist und das Potential des anderen Speicherzellenknotens N2 auf einem "Niedrig"-Pegel ist, oder in einem Zustand, der zu diesem Zustand umgekehrt ist. Wenn eine gewünschte Speicherzelle ausgewählt wird, d.h. wenn die Wortleitung WL auf dem "Hoch"-Pegel ist, werden die Zugriffstransistoren Q1, Q2 in den EIN-Zustand gebracht. Dieses bewirkt, daß die Speicherzellenknoten N1, N2 mit den Bitleitungen BLa, BLb leitend sind. Zu diesem Zeitpunkt erscheinen Spannung, die den Zuständen der entsprechenden Treibertransistoren Q3, Q4 entsprechen, auf den Bitleitungen BLa, BLb durch die Zugriffstransistoren Q1, Q2. Somit wird der in der Speicherzelle gehaltene Wert gelesen. Wenn der Wert in die Speicherzelle geschrieben wird, werden Spannungen, die den gewünschten Zuständen entsprechen, die zu schreiben sind, an die entsprechenden Bitleitungen BLa, BLb angelegt, wobei die Zugriffstransistoren Q1, Q2 in dem EIN-Zustand sind. Damit der Zustand des Speicherns von Daten, die durch die Flip-Flop-Schaltung, die durch die Treibertransistoren Q3, Q4 implementiert ist, verriegelt sind, gehalten wird, wird Strom von dem Versorgungspotential Vcc durch die Lasttransistoren Q5, Q6 geliefert.
  • Wie oben beschrieben wurde, wird eine Speicherzelle in einem CMOS-SRAM mit sechs Transistoren Q1-Q6 realisiert. Daher sind, wie in Figur 16B dargestellt ist, ein Gebiet, in dem vier n- Kanal-MOS-Transistoren gebildet sind, und ein Gebiet, in dem zwei p-Kanal-MOS-Transistoren gebildet sind, zum Darstellen einer Speicherzelle notwendig. Zusätzlich sind, wie in Figur 16C dargestellt ist, ein p-Wannengebiet (p-Wanne) und ein n-Wannengebiet (n-Wanne) nötig zum Bilden der n-Kanal-MOS-Transistoren und der p-Kanal-MOS-Transistoren in einem Halbleitersubstrat. Daher ist ein großes flaches Gebiet notwendig zum Bilden einer Speicherzelle in einem CMOS-SRAM, solange ein MOS-Transistor (ein MOS-Transistor, der auf der Oberfläche eines Halbleitersubstrates gebildet ist) benutzt wird. Folglich ist eine Speicherzelle in einem CMOS-SRAM, die mit einem MOS-Transistor realisiert wird, nachteilhaftig zum Erzielen einer hohen Dichte.
  • Eine Speicherzelle mit hoher Widerstandslast weist einen Aufbau einer Speicherzelle in einem SRAM zum Lösen des obigen Problemes und zum Ermöglichen einer hohen Verdichtung auf. Figur 17A ist ein Äquivalentschaltbild, das einen Aufbau einer Speicherzelle in einem SRAM mit hoher Widerstandslast darstellt. Figur 17B ist eine Draufsicht, die schematisch eine Anordnung in der in Figur 17A dargestellten Speicherzelle zeigt. Figur 17C ist eine Querschnittsansicht, die schematisch einen Querschnittsaufbau der in Figur 17A dargestellten Speicherzelle zeigt.
  • Es wird Bezug genommen auf Figuren 17A bis 17C. Eine Speicherzelle vom Flip-Flop-Typ ist eingesetzt mit zwei Treibertransistoren (n-Kanal-MOS-Transistoren) Q3, Q4, deren Gateelektroden bzw. Drainelektroden überkreuz verbunden sind, und bei der zwei Hochwiderstandslasten HR1, HR2 mit den entsprechenden Drainelektroden der Treibertransistoren verbunden sind. Zwei Zugriffstransistoren (n-Kanal-MOS-Transistoren) Q1, Q2 sind mit den Drainelektroden der zwei Treibertransistoren Q3 bzw. Q4 verbunden. Die Gateelektroden der Zugriffstransistoren Q1, Q2 sind mit einer Wortleitung WL verbunden. Wenn die Wortleitung WL ausgewählt wird, werden die in den Treibertransistoren Q3, Q4 gehaltenen Daten durch die Zugriffstransistoren Q1, Q2 zu Bitleitungen BLa, BLb übertragen. Ein Speicherzellenknoten N1 ist mit der Drainelektrode des Treibertransistors Q3 und der Gateelektrode des Treibertransistors Q4 verbunden. Der andere Speicherzellenknoten N2 ist mit der Gateelektrode des Treibertransistors Q3 und mit der Drainelektrode des Treibertransistors Q4 verbunden. Die Sourceelektroden der Treibertransistoren Q3, Q4 sind mit einem Massepotential GND verbunden. Die Drainelektroden der Treibertransistoren Q3, Q4 sind über Hochwiderstandslasten HR1, HR2 mit einem Versorgungspotential Vcc verbunden.
  • Bei der wie oben beschriebenen Speicherzelle vom Hochwiderstandslasttyp sind die Drainelektroden und die Gateelektroden der Treibertransistoren Q3, Q4 gegenseitig überkreuz zum Bilden einer Flip-Flop-Schaltung mit zwei stabilen Zuständen wie in einer CMOS-Speicherzelle verbunden. Dies ermöglicht das Speichern von Bitdaten. Die Datenlesetätigkeit und die Datenschreibtätigkeit sind die gleichen wie bei der oben beschriebenen Speicherzelle vom CMOS-Typ. Diese Speicherzelle unterscheidet sich von der Speicherzelle des CMOS-Types dadurch, daß Strom von dem Versorgungspotential Vcc durch die Hochwiderstandslasten HR1, HR2 zum Aufrechterhalten des Zustandes des Speicherns von Daten, die in der Flip-Flop-Schaltung verriegelt sind, die mit den Treibertransistoren Q3, Q4 realisiert ist, geliefert wird.
  • Wie oben beschrieben wurde, ist eine Speicherzelle vom Hochwiderstandslasttyp durch vier Transistoren Q1 bis Q4 und zwei Hochwiderstandslasten H1, HR2 realisiert. Wie in Figur 17B gezeigt ist, wird, damit eine Speicherzelle vom Hochwiderstandslasttyp gebildet wird, zuerst ein Bereich sichergestellt, in dem vier n-Kanal-MOS-Transistoren zu bilden sind. Eine Hochwiderstandslast HR wird auf zwei n-Kanal-MOS-Transistoren gebildet, die die Treibertransistoren Q3, Q4 darstellen. Wie in Figur 17C gezeigt ist, ist nur ein p-Wannenbereich (p-Wanne) notwendig zum Realisieren einer Speicherzelle vom Hochwiderstandslasttyp. Daher ist das flache Gebiet, das für eine Speicherzelle notwendig ist, kleiner als im Vergleich zu einer Speicherzelle des CMOS-Types, die eine p-Wanne und eine n-Wanne in einer Speicherzelle benötigt. Folglich ist eine Speicherzelle vom Hochwiderstandslasttyp vorteilhaft für hohe Verdichtung des SRAM.
  • Bei der Speicherzelle vom Hochwiderstandslasttyp wird jedoch Strom von dem Versorgungspotential Vcc durch die Hochwiderstandslasten HR1, HR2 zum Aufrechterhalten des Zustandes des Speicherns von Daten, die durch die Flip-Flop-Schaltung verriegelt sind, die mit den Treibertransistoren Q3, Q4 realisiert wird, geliefert. Es ist wünschenswert, daß der Strom zum Unterdrücken von Energieverbrauch während des Wartens klein ist. Daher ist es notwendig, den elektrischen Widerstandswert der Hochwiderstandslasten so groß wie möglich zu machen. Es gibt jedoch eine Grenze für den Widerstand der Widerstandslasten, und es ist notwendig, daß der in den Hochwiderstandslasten zum Halten der Daten fließende Strom größer als der Leckstrom in dem Fall ist, in dem der Transistor ausgeschaltet ist. Andererseits wird in der Speicherzelle vom CMOS-Typ Strom von dem Versorgungspotential Vcc durch Lasttransistoren (P-Kanal-MOS- Transistoren) Q5, Q6 zum Aufrechterhalten des Zustandes des Speicherns von Daten, die durch die Flip-Flop-Schaltung verriegelt sind, geliefert. Daher ist es möglich, den Stromverbrauch während des Wartens auf den Pegel des Grenzschichtleckstromes zu verringern. Obwohl, wie oben beschrieben wurde, die Speicherzelle vom Hochwiderstandslasttyp vorteilhaft für eine hohe Verdichtung eines SRAM ist, ist die Speicherzelle vom CMOS-Typ vorteilhaft zum Verringern des Stromverbrauches zum Halten des Zustandes des Speicherns von Daten, d.h. zum Unterdrücken von Leistungsverbrauch während des Wartens.
  • Im Hinblick auf die obigen Umstände ist ein Aufbau einer CMOS- Speicherzelle vorgeschlagen, die eine hohe Verdichtung eines SRAM erzielen kann. Figur 18A ist eine Draufsicht, die schematisch eine Anordnung in einer Speicherzelle darstellt, die durch Verringern des besetzten flachen Gebietes in der Speicherzelle vom CMOS-Typ realisiert wird, die in Figur 16A dargestellt ist. Figur 18B ist eine Querschnittsansicht, die der Figur 18A entspricht.
  • Es wird Bezug genommen auf Figuren 16A und 18A bis 18B. P- Kanal-Dünnfilmtransistoren (TFTs) sind als Lasttransistoren Q5, Q6 anstelle der großen P-Kanal-MOS-Transistoren ausgelegt. Daher wird, wie in Figur 18A dargestellt ist, ein Gebiet zum Bilden von vier n-Kanal-MOS-Transistoren zum Darstellen einer Speicherzelle benötigt. P-Kanal-TFTs, die Lasttransistoren Q5, Q6 darstellen, sind auf n-Kanal-MOS-Transistoren gebildet, die Treibertransistoren Q3, Q4 darstellen. Wie in Figur 18B gezeigt ist, sind vier große n-Kanal-MOS-Transistoren in einem p- Wannengebiet (p-Wanne) gebildet. Wenn die p-Kanal-TFTs als Lasttransistoren in dieser Art ausgelegt sind, wird nur ein p- Wannenbereich zum Bilden einer Speicherzelle benötigt. Daher ist es möglich, daß flache Gebiet zu verringern, das von einer Speicherzelle von CMOS-Typ belegt wird, und einen Aufbau einer Speicherzelle vom CMOS-Typ vorzusehen, der vorteilhaft für hohe Verdichtung ist, durch Anpassen eines p-Kanal-TFT.
  • Eine Speicherzelle in einem SRAM vom CMOS-Typ, in der ein P- Kanal-TFT mit einer polykristallinen Siliziumfilm als ein Lasttransistor ausgelegt ist, ist offenbart in "A 25µm² New Poly-Si PMOS Load (PPL) SRAM Cell Having Excellent Soft Error Immunity" IEDM, 1988, Seiten 48-51 offenbart. Figur 19 ist eine Teildraufsicht, die eine Anordnung in nur dem oberen Schichtteil in solch einer Speicherzelle in einem SRAM darstellt. Figur 20 ist eine Teilquerschnittsansicht, die einen Querschnittsaufbau darstellt und entlang der Linie XX-XX in Figur 19 genommen ist. Figuren 21A bis 21C sind Teilquerschnittsansichten, die ein Verfahren zum Herstellen der in Figur 20 dargestellten Speicherzelle darstellen, insbesondere zeigen sie aufeinanderfolgend Querschnittsaufbauten in bezug auf Schritte eines Verfahrens zum Bilden eines P-Kanal-TFT, der einen Lasttransistor darstellt.
  • Es wird Bezug genommen auf Figuren 19 und 20. Ein n-Wannenbereich 502 und ein p-Wannenbereich 503 werden nacheinander auf einem p-Siliziumsubstrat 501 gebildet. Ein n&spplus;-Störstellenbereich 209 eines n-Kanal-MOS-Transistors, der einen Treibertransistor oder einen Zugriffstransistor darstellt, ist in dem p-Wannenbereich 503 gebildet. Ein Isolationsoxidfilm 200 ist zum Isolieren eines jeden n-Kanal-MOS-Transistors gebildet. Gateelektroden 201, 202 einer ersten polykristallinen Siliziumschicht sind auf dem p-Wannenbereich 503 mit einem dazwischen vorgesehenen Gateisolierfilm 210 gebildet. Die Gateelektroden 201, 202 stellen das Gate eines Zugriffstransistors oder eines Treibertransistors dar. Eine Gateelektrode 204 einer zweiten polykristallinen Siliziumschicht ist auf den Gateelektroden 201, 202 mit einem dazwischen vorgesehenen Isolierfilm gebildet. Die Gateelektrode 204 stellt die Gates der p-Kanal-TFTs als Lasttransistoren Q5, Q6 dar. Ein Sourcebereich 206a, ein Kanalbereich 206 und ein Drainbereich 206B eines TFT einer dritten polykristallinen Siliziumschicht sind auf der Gateelektrode 204 mit einem dazwischen vorgesehenen Gateisolierfilm 212 gebildet. Der Sourcebereich 206a des TFT stellt die Spannungsversorgungsverbindungsleitung Vcc dar. Der Drainbereich 206b eines jeden TFT ist durch ein Kontaktloch 205 mit der Gateelektrode 204 eines anderen TFT verbunden. Ein Zwischenschicht- Isolierfilm 214 ist zum Bedecken eines Transistors gebildet. Eine hochwärmefeste Metallschicht 207a ist so gebildet, daß sie durch ein Kontaktloch 208 mit dem n&spplus;-Störstellenbereich 209 in Verbindung steht. Ein Zwischenschicht-Isolierfilm 216 ist auf der hochwärmefesten Metallschicht 207a gebildet. Eine Aluminiummetallschicht 207b ist mit der hochwärmefesten Metallschicht 207a verbunden. Eine Bitleitung ist durch die Aluminiummetallschicht 207b dargestellt.
  • Ein Verfahren zum Herstellen der Speicherzelle in einem SRAM, die wie oben beschrieben gebildet ist, insbesondere ein Verfahren zum Herstellen eines p-Kanal-TFT wird unter Bezugnahme auf Figuren 21A bis 21C beschrieben.
  • Es wird Bezug genommen auf Figur 21A, ein Isolationsoxidfilm 200, ein n&spplus;-Störstellenbereich 209, ein Gateisolierfilm 210 und Gateelektroden 201, 202 werden in einem p-Wannenbereich 503 zum Darstellen eines Treibertransistors oder eines Zugriffstransistors gebildet. Ein Zwischenschicht-Isolierfilm 211 wird zum Bedecken eines jeden Transistors gebildet. Eine zweite Schicht aus einer polykristallinen Siliziumschicht wird auf dem Zwischenschicht-Isolierfilm 211 durch ein Niederdruck-CVD- Verfahren zum Beispiel gebildet. Arsenionen werden in die polykristalline Siliziumschicht implantiert, und dann wird die polykristalline Siliziumschicht zum Bilden einer Gateelektrode 204 eines p-Kanal-TFT bemustert, der einen Lasttransistor darstellt. Die Gateelektrode 204 wird so gebildet, daß sie mit der Gateelektrode 202 eines Treibertransistors in einem Teil verbunden ist.
  • Dann wird, wie in Figur 218 dargestellt ist, ein Oxidfilm zum Beispiel, der einen Gateisolierfilm 212 darstellt, auf der gesamten Oberfläche durch ein Niederdruck-CVD-Verfahren gebildet. Der Gateisolierfilm 212 wird bemustert, wie es nötig ist, und dann wird eine dritte Schicht einer polykristallinen Siliziumschicht durch ein Niederdruck-CVD-Verfahren zum Beispiel gebildet. Die polykristalline Siliziumschicht wird zum Bilden einer polykristallinen Siliziumschicht 206 bemustert, die Soure-, Kanal- und Drainbereich eines TFT werden soll. Ein Bereich der polykristallinen Siliziumschicht 206, der dem Drainbereich des TFT entspricht, ist mit der Gateelektrode 204 eines anderen TFT verbunden.
  • Wie in Figur 21C dargestellt ist, wird ein Photoresistfilm 217 nur auf einem Teil der polykristallinen Siliziumschicht 206 entsprechend dem Kanalbereich gebildet. BF&sub2; wird zum Beispiel in die polykristalline Siliziumschicht 206 durch Ionenimplantation unter Benutzung des Photoresistfilmes 217 als Maske eingeführt. Dann wird der Photoresistfilm 217 entfernt, und eine Wärmebehandlung wird so ausgeführt, daß Bor in der polykristallinen Siliziumschicht 206 diffundiert. Ein Sourcebereich 206a und ein Drainbereich 206b werden hierdurch gebildet.
  • Ein SRAM ist durch einen kleineren Leistungsverbrauch im Vergleich mit dem eines DRAM gekennzeichnet. Daher wird ein SRAM bei tragbaren Computern oder Textverarbeitungssystemen, einer IC-Karte und ähnliches abgesehen von allgemeiner elektronischer Ausrüstung benutzt. Diese tragbaren Produkte werden mit Batterien benutzt, so daß der Leistungsverbrauch eines SRAM niedriger gemacht werden muß.
  • In dem Fall eines herkömmlichen SRAM, der eine Speicherzelle vom Hochwiderstandslasttyp benutzt, ist es notwendig, den Widerstandswert einer Last zum Verringern des Leistungsverbrauches zu erhöhen. Wenn jedoch der Widerstandswert erhöht wird, gibt es den Nachteil, daß die Stabilität einer Speicherzelle gesenkt wird, und die gespeicherten Inhalte geändert werden. Andererseits gibt es in dem Fall eines SRAM, der eine Speicherzelle benutzt, die einen TFT als Lasttransistor verwendet, den Vorteil, daß sowohl ein niedriger Leistungsverbrauch als auch Stabilität der Speicherzelle erreicht werden können. Daher wird ein SRAM mit einer hohen Leistung vorgesehen, in dem ein TFT mit einer hohen Leistung vorgesehen wird. Damit ein TFT mit einer hohen Leistung vorgesehen wird, ist es notwendig, einen TFT mit Eigenschaften vorzusehen, wie sie im folgenden beschrieben werden.
  • Wie in Figur 19 dargestellt ist, dient der Sourcebereich 206a des TFT auch als Leistungsversorgungsverbindungsleitung Vcc. Daher ist es notwendig, den elektrischen Leitungswiderstand des Sourcebereiches geeignet zu senken. Damit dieses erreicht wird, ist es notwendig, die Störstellenkonzentration des Source/Drainbereiche des TFT anzuheben. Wenn jedoch die Störstellenkonzentration der Source/Drainbereiche höher gemacht wird, wird das elektrische Feld an der Grenzschicht zwischen dem Kanalbereich und dem Drainbereich stärker, mehr Elektronen neigen dazu, von dem Drainbereich zu dem Kanalbereich zu fließen, so daß der Leckstrom erhöht wird, und dieses ist ein Problem. Wenn der Leckstrom in dem AUS-Zustand eines TFT, der einen Lasttransistor darstellt, erhöht wird, wird der Strom zum Halten des Zustandes des Speicherns der Daten, d.h. der Leistungsverbrauch wird des Wartens erhöht. Mit anderen Worten, der Drainstrom wird in dem Fall, in dem ein TFT einen Lasttransistor dargestellt, in dem AUS-Zustand erhöht. Wenn andererseits die Störstellenkonzentration des Source/Drainbereiches zum Verringern des Leckstromes gesenkt wird, gibt es ein Problem des höheren elektrischen Leitungswiderstandes des Verbindungsbereiches, der die Leistungsversorgungsverbindungsleitung oder ähnliches darstellt, was die Betriebsleistung des SRAM verschlechtert.
  • Wenn, wie oben beschrieben wurde, ein p-Kanal-TFT in einer CMOS-SRAM-Speicherzelle angewendet wird, ist es notwendig, den Leckstrom im Nichtbetriebszustand des TFT so klein wie möglich zu machen, damit der Leistungsverbrauch während des Wartens so klein wie möglich gemacht wird.
  • Es wird Bezug genommen auf Figur 16A, wenn der Speicherzellenknoten N1 das Potential auf "Hoch"-Pegel aufweist und der Speicherzellenknoten N2 das Potential auf "Niedrig"-Pegel aufweist, ist der Treibertransistor Q3 in dem AUS-Zustand, und der Treibertransistor Q4 ist in dem EIN-Zustand. Zu dieser Zeit wird ein Potential auf dem "Niedrig"-Pegel an die Gateelektrode des Lasttransistors Q5 angelegt, der durch einen p-Kanal-TFT realisiert ist, so daß der Lasttransistor Q5 in dem EIN-Zustand ist. Ein Potential auf dem "Hoch"-Pegel wird an die Gateelektrode des Lasttransistors Q6 angelegt, der durch einen p-Kanal-TFT realisiert ist, so daß der Lasttransistor Q6 in dem AUS-Zustand ist. Der Speicherzellenknoten N1 wird durch die Spannungsversorgung Vcc durch den Lasttransistor Q5 in dem EIN-Zustand aufgeladen, so daß sein Potential auf dem "Hoch"-Pegel gehalten wird. Leckstrom wird von der Spannungsversorgung Vcc durch den Lasttransistor Q6 in dem AUS-Zustand an den Speicherzellenknoten N2 geliefert, so daß sein Potential auf dem "Niedrig"-Pegel gehalten wird. Somit können Daten gehalten werden.
  • In diesem Fall ist der Treibertransistor Q3 in dem AUS-Zustand durch einen N-Kanal-MOS-Transistor realisiert, der auf einem Halbleitersubstrat gebildet ist, so daß der Leckstrom in dem Treibertransistor Q3 wegen der Erzeugung von Rauschladungen erzeugt wird, die durch Alphastrahlen oder ähnliches von außen verursacht werden. Daher ist das Potential des Speicherzellenknotens N1 ein wenig niedriger als der "Hoch"-Pegel. Zum Gegenwirken gegen die Effekte des Erzeugens der Rauschladung ist es notwendig, den Strom zu erhöhen, der zum Halten des Potentiales des Speicherzellenknotens N1 auf dem "Hoch"-Pegel geliefert wird, d.h. der Drainstrom des Lasttransistors Q5 in dem EIN- Zustand. Wenn folglich ein Lasttransistor durch einen p-Kanal- TFT realisiert wird, ist es notwendig, den TFT so zu bilden, daß der Drainstrom während des Betriebes so groß wie möglich ist zum Stabilisieren der Datenhalteeigenschaft.
  • Weiterhin wird, wie in Figur 21C dargestellt ist, die Positionsbeziehung zwischen der Gateelektrode 204 eines p-Kanal-TFT und den Source/Drainbereichen 206a, 206b durch die Position des Photoresistfilmes 217 bestimmt, der durch eine photolithographische Technik gebildet wird. Daher gibt es das Problem, daß die Source/Drainbereiche 206a, 206b nicht auf selbstausgerichtete Weise mit der Gateelektrode 204 gebildet werden können.
  • Die JP-A-63 260 162 offenbart einen polykristallinen Dünnfilm MOS-Transistor kleiner Größe und hoher Leistung, in dem der polykristalline Dünnfilm-MOS-Transistor mit einem selbstausgerichteten LDD-(leicht dotiertem Drain)Aufbau gebildet ist. Diese spezielle Geometrie des Dünnfilmes macht es jedoch schwierig, die Source/Drainbereiche in den vorgesehenen Bereichen mit hoch gesteuerten Konzentrationen herzustellen.
  • Aus der EP-A-0 457 434, die eine Druckschrift unter Art. 54(3) EPÜ ist, ist ein MOS-Dünnfilmtransistor bekannt, der einen selbstausgerichteten Source/Drainbereich aufweist. Der Source/Drainbereich dieses Dünnfilm-MOS-Transistors weisen abfallende Abschnitte auf, die es ebenfalls schwierig machen, das Dotieren der Bereiche zu steuern.
  • Aus der EP-A-0 312 955 ist ein Dünnfilm-Transistor nach dem Oberbegriff des Anspruches 1 bekannt, der eine Gateelektrode, einen Sourcebereich und einen Drainbereich aufweist, wobei eine Grenzschicht zwischen dem Drainbereich und einem Kanalbereich nicht mit der Gateelektrode überlappt.
  • Es ist Aufgabe der vorliegenden Erfindung, einen Dünnfilm- Feldeffekttransistor vorzusehen, bei dem der Drainstrom im Betriebszustand groß ist und der Leckstrom in dem Nichtbetriebszustand so klein wie möglich ist.
  • Es ist eine weitere Aufgabe der vorliegenden Erfindung, einen Dünnfilm-Feldeffekttransistor herzustellen, bei dem der Drainstrom im Betriebszustand groß ist und der Leckstrom im Nichtbetriebszustand so klein wie möglich ist.
  • Es ist eine noch weitere Aufgabe der vorliegenden Erfindung, einen Dünnfilm-Feldeffekttransistor so herzustellen, daß ein Störstellenbereich in selbstausgerichteter Weise mit einer Gateelektrode gebildet wird.
  • Dieses Aufgabe wird gelöst durch einen Feldeffekttransistor nach Anspruch 1.
  • Mindestens einer der Störstellenbereiche, die in dem Feldeffekttransistor gemäß dieses Aspektes der vorliegenden Erfindung enthalten ist, enthält einen Störstellenbereich niedriger Konzentration und einen Störstellenbereich hoher Konzentration benachbart zu dem Störstellenbereich niedriger Konzentration. Daher wird das elektrische Feld an der Grenzschicht zwischen dem Kanal und der Drain abgeschwächt, und der Betrag der von dem Drainbereich in den Kanalbereich fließenden Elektronen wird verringert. Als Resultat wird der Leckstrom in dem Nichtbetriebszustand verringert. Da zusätzlich mindestens einer der Störstellenbereiche des Feldeffekttransistors einen Bereich niedriger Konzentration und einen Bereich hoher Konzentration enthält, wird der Drainstrom im Betriebszustand erhöht.
  • Die Aufgabe wird weiter gelöst durch ein Herstellungsverfahren nach Anspruch 5.
  • Weiterhin werden bei dem Herstellungsverfahren des Feldeffekttransistors oder der Halbleiterspeichervorrichtung vom statischen Typ die Störstellen durch einen Isolierfilm, dessen Dicke in dem Bereich einer Gateelektrode sich von dem in dem anderen Bereich unterscheidet, ionenimplantiert zum Bilden eines Störstellenbereiches zum Bilden des Feldeffekttransistors. Daher kann der Störstellenbereich in selbstausgerichteter Weise mit der Gateelektrode gebildet werden.
  • Wie oben beschrieben wurde ist es gemäß der vorliegenden Erfindung möglich, einen SRAM mit niedrigen Leistungsverbrauch zu erhalten, der die Frequenz der Fehler in gespeicherten Daten verringern kann, der eine überlegene Datenhalteeigenschaft aufweist und der in einem tragbaren Computer oder ähnliches benutzt werden kann.
  • Die vorangehenden und weiteren Aufgaben, Merkmale, Aspekte und Vorteile der vorliegenden Erfindung werden ersichtlicher aus der folgenden detaillierten Beschreibung der vorliegenden Erfindung, wenn sie in Zusammenhang mit den begleitenden Zeichnungen genommen wird.
  • Figur 1 ist eine Querschnittsansicht, die einen Querschnittsaufbau eines Dünnfilmtransistors als ein Feldeffekttransistor gemäß einer Ausführungsform der vorliegenden Erfindung darstellt.
  • Figuren 2A-2C sind Querschnittsansichten, die aufeinanderfolgend Querschnittsaufbauten eines Dünnfilmtransistors als ein Feldeffekttransistor in entsprechenden Schritten eines Herstellungsverfahrens gemäß einer Ausführungsform der vorliegenden Erfindung darstellen.
  • Figur 3 ist ein Diagramm, das die Beziehung zwischen der Gatespannung und dem Drainstrom eines p-Kanal-Dünnfilmtransistors gemäß einer Ausführungsform der vorliegenden Erfindung zeigt.
  • Figur 4 ist ein Diagramm, das die Beziehung zwischen der Gatespannung und dem Drainstrom eines p-Kanal-Dünnfilmtransistors als ein erstes Beispiel zum Vergleich der vorliegenden Erfindung zeigt.
  • Figur 5 ist ein Diagramm, daß die Beziehung zwischen der Gatespannung und dem Drainstrom eines p-Kanal-Dünnfilmtransistors als ein zweites Beispiel zum Vergleich der vorliegenden Erfindung zeigt.
  • Figur 6 ist ein Äquivalentschaltbild, das eine Speicherzelle in einem CMOS-RAM darstellt, auf den ein Dünnfilmtransistor der vorliegenden Erfindung angewendet ist.
  • Figur 7 ist eine Teilquerschnittsansicht, die einen Querschnittsaufbau einer Speicherzelle in einem SRAM gemäß einer Ausführungsform der vorliegenden Erfindung darstellt.
  • Figur 8 ist eine Teudraufsicht, die eine Anordnung in einem oberen Schichtteil in einer Speicherzelle in einem SRAM gemäß einer Ausführungsform der vorliegenden Erfindung darstellt.
  • Figur 9 ist eine Teudraufsicht, die eine Anordnung in einem unteren Schichtteil in einer Speicherzelle in einem SRAM gemäß einer Ausführungsform der vorliegenden Erfindung darstellt.
  • Figuren 10 bis 15 sind Teilquerschnittsansichten, die nacheinander Querschnittsaufbauten in entsprechenden Schritten eines Herstellungsverfahrens einer Speicherzelle in einem SRAM gemäß einer Ausführungsform der vorliegenden Erfindung darstellen.
  • Figur 16A ist ein Äquivalentschaltbild, das eine herkömmliche Speicherzelle in einem CMOS-SRAM darstellt, Figur 16B ist eine Draufsicht, die schematisch die gleiche Speicherzelle darstellt und Figur 16C ist eine Querschnittsansicht, die schematisch die gleiche Speicherzelle darstellt.
  • Figur 17A ist ein Äquivalentschaltbild, das eine herkömmliche Speicherzelle in einem SRAM vom Hochwiderstandslasttyp darstellt, Figur 17B ist eine Draufsicht, die schematisch die gleiche Speicherzelle darstellt, und Figur 17C ist eine Querschnittsansicht, die schematisch die gleiche Speicherzelle darstellt.
  • Figur 18A ist eine Draufsicht, die schematisch eine herkömmliche Speicherzelle in einem CMOS-SRAM darstellt, auf den ein p- Kanal Dünnfilmtransistor angewendet ist, und Figur 18B ist eine Querschnittsansicht, die schematisch die gleiche Speicherzelle darstellt.
  • Figur 19 ist eine Teildraufsicht, die eine Anordnung in einem oberen Schichtteil einer herkömmlichen Speicherzelle in einem CMOS-SRAM darstellt, auf den ein Dünnfilmtransistor angewendet ist.
  • Figur 20 ist eine Teilquerschnittsansicht, die einen Querschnitt darstellt, der entlang der Linie XX-XX in Figur 19 genommen ist.
  • Figuren 21A-21C sind Teilquerschnittsansichten, die nacheinander Querschnittsaufbauten einer herkömmlichen Speicherzelle in einem CMOS-SRAM darstellen, auf den ein Dünnfilmtransistor angewendet ist, in entsprechenden Schritten eines Herstellungsverfahrens desselben.
    • BESCHREIBUNG DER BEVORZUGTEN AUSFÜHRUNGSFORMEN
  • Eine Ausführungsform der vorliegenden Erfindung wird im folgenden unter Bezugnahme auf die Zeichnungen beschrieben.
  • Es wird Bezug genommen auf Figur 1, eine Gateelektrode 1 aus einem polykristallinen Siliziumfilm ist auf einem Isolator 1100 gebildet. Der Isolator 1100 ist auf einem Siliziumsubstrat 1000 gebildet. Ein Gateisolierfilm 2 aus einem Oxidfilm ist auf der Gateelektrode 1 und auf dem Isolator 1100 zum Bedecken der Gateelektrode 1 gebildet. Ein zweiter polykristalliner Siliziumfilm 3 ist auf dem Gateisolierfilm 2 gebildet. Ein Isolierfilm 4 einer unteren Schicht ist auf dem zweiten polykristallinen Siliziumfilm 3 gebildet. Der Isolierfilm 4 der unteren Schicht ist so gebildet, daß er die gleiche Form in der Draufsicht aufweist wie die Gateelektrode 1. Ein Isolierfilm 5 einer oberen Schicht ist auf Isolierfilm 4 der unteren Schicht und auf dem zweiten polykristallinen Siliziumfilm 3 zum Abdecken des Isolierfilmes 4 der unteren Schicht gebildet. Seitenwandisolierfilme 7 sind auf den Seitenwandteilen des Isolierfilmes 5 der oberen Schicht gebildet. Source/Drainbereiche 6 niedriger Konzentration sind in dem zweiten polykristallinen Siliziumfilm 3 so gebildet, daß sie gerade unter den entsprechenden Seitenwandisolierfilmen 7 positioniert sind. Source/Drainbereiche 8 hoher Konzentration sind in dem zweiten polykristallinen Siliziumfilm 3 so gebildet, daß sie benachbart zu den entsprechenden Source/Drainbereichen 6 niedriger Konzentration sind. Ein Kanalbereich ist zwischen den zwei Source/Drainbereichen 6 niedriger Konzentration in dem zweiten polykristallinen Siliziumfilm 3 gebildet. In einem in Figur 1 dargestellten TFT ist der Kanalbereich nicht nur auf der oberen Oberfläche der Gateelektrode 1 sondern auch auf den Seitenoberflächen der Gateelektrode 1, wobei der Gateisolierfilm 2 dazwischengesetzt ist. Der Kanalbereich braucht jedoch nur auf der oberen Oberfläche der Gateelektrode 1 vorgesehen zu sein, wobei der Gateisolierfilm 2 dazwischengesetzt ist, und des ist für den Kanalbereich nur nötig, daß er mindestens zwischen den zwei Source/Drainbereichen 6 positioniert ist und auf der Gateelektrode 1 existiert, wobei der Gateisolierfilm 2 dazwischengesetzt ist.
  • Figuren 2A bis 2C sind Querschnittsansichten, die Querschnittsaufbauten eines TET, der wie oben beschrieben gebildet ist, in entsprechenden Schritten eines Herstellungsverfahrens desselben darstellen.
  • Es wird Bezug genommen auf Figur 2A, aktive Elemente und Verbindungen werden auf einem Siliziumsubstrat durch ein herkömmliches Verfahren gebildet, und ein Isolierfilm wird darauf gebildet. Ein Isolator 1100 ist als der isolierende Film in Figur 2A dargestellt. Ein erster polykristalliner Siliziumfilm wird mit einer Dicke von ungefähr 1500Å auf dem Isolator 1100 unter Benutlung von zum Beispiel einem Niederdruck-CVD-Verfahren gebildet. Der erste polykristalline Siliziumfilm wird zum Bilden einer Gateelektrode 1 bemustert. Dann wird zum Beispiel ein Oxidfilm, der einen Gateisolierfilm darstellen soll, auf der ganzen Oberfläche durch ein Niederdruck-CVD-Verfahren gebildet. Der Oxidfilm wird bemustert, wie es notwendig ist, zum Bilden des Gateisolierfilmes 2. Die Dicke des Gateisolierfilmes 2 beträgt ungefähr 250A. Ein zweiter polykristalliner Siliziumfilm 3 wird auf dem Gateisolierfilm 2 unter Benutzung von zum Beispiel eines Niederdruck-CVD-Verfahrens gebildet. Der zweite polykristalline Siliziumfilm 3 wird in eine gewünschte Form unter Benutzung einer Photolithographietechnik bemustert. Die Dicke des zweiten polykristallinen Siliziumfilmes 3 beträgt ungefähr 200Å. Ein Isolierfilm 4 aus einem Oxidfilm wird auf dem zweiten polykristallinen Siliziumfilm 3 unter Benutzung eines Niederdruck-CVD-Verfahrens gebildet. Der Isolierfilm 4 wird bemustert, so daß er die gleiche planare Form in der Draufsicht für die Gateelektrode 1 aufweist, wobei eine Photolithographietechnik benutzt wird. Die Dicke des Isolierfilmes 4 beträgt ungefähr 1000Å.
  • Dann wird, wobei Bezug genommen wird auf Figur 2B, ein Isolierfilm 5 einer oberen Schicht aus einem Oxidfilm auf der gesamten Oberfläche unter Benutzung von zum Beispiel einem Niederdruck- CVD-Verfahren gebildet. p-Störstellen, zum Beispiel BF&sub2;, mit einer Dotierung in dem Bereich von ungefähr 10¹²/cm² bis ungefähr 10¹³/cm² werden von dem oberen Ende des Isolierfilmes durch ein Ionenimplantationsverfahren implantiert. Die Dicke des Isolierfilmes 5 der oberen Schicht beträgt ungefähr 500Å. Zu dieser Zeit ist die Implantationsenergie so eingestellt, daß die Ionen durch die Dicke des Isolierfilmes 5 der oberen Schicht hindurchgehen, aber nicht durch die Dicke der Summe der Dicken des Isolierfilmes 4 der unteren Schicht und des Isolierfilmes 5 der oberen Schicht. Die Ionenimplantation der Störstellen bewirkt, daß Störstellen nur in den polykristallinen Siliziumfilm 3 implantiert werden, der an beiden Seiten der Stufen des Isolierfilmes 5 der oberen Schicht positioniert ist, die durch die Stufen der Gateelektrode 1 gebildet sind. Folglich bewirkt eine Wärmebehandlung in einem späteren Schritt, daß die p-Source/Drainbereiche 6 eine Konzentration in dem Bereich von ungefähr 10¹&sup5;/cm³ bis ungefähr 10¹&sup6;/cm³ aufweisen, die in dem polykristallinen Siliziumfilm 3 zu bilden sind. Die Source/Drainbereiche 6 niedriger Konzentration ist gegenüber der Gateelektrode 1 durch die Dicke des Isolierfilmes 5 der oberen Schicht versetzt, was durch die Stufen der Gateelektrode 1 gebildet wird. Sie dienen jedoch zum Steuern des Verringerns der effektiven Kanallänge, die durch die Diffusion von Störstellen verursacht wird, wenn die Störstellen bei der Wärmebehandlung nach der Bildung des Transistors diffundiert werden. Wie in Figur 2C gezeigt ist, wird zuerst ein Isolierfilm aus einem Oxidfilm auf der gesamten Oberfläche unter Benutzung eines Niederdruck-CVD- Verfahrens abgeschieden. Der Isolierfilm wird um eine Dicke entfernt, die seiner Abscheidungsdicke entspricht, indem eine anisotrope Ätztechnik benutzt wird, so daß der isolierende Film nur auf den Seitenwänden des Isolierfilmes 5 der oberen Schicht belassen wird. Dieses bewirkt, daß Seitenwandisolierfilme 7 gebildet werden, die in der Form eines Rahmens entlang der Stufenteile verbleiben, die durch die Gateelektrode 1, den Isolierfilm 4 der niedrigen Schicht und dem Isolierfilm 5 der oberen Schicht gebildet werden. Die Breite der Seitenwandisolierfilme 7 beträgt ungefähr 2000Å. Dann werden p-Störstellen, zum Beispiel BF&sub2; mit einer Dotierung in dem Bereich von 10¹&sup4;/cm² bis 10¹&sup5;/cm² durch einen Ionenimplantationsvorgang implantiert. Zu dieser Zeit wird die Implantationsenergie so eingestellt, daß die Ionen durch die Dicke des Isolierfilmes 5 der oberen Schicht gehen aber nicht durch die Dicke der Summe der Dicken des Isolierfilmes 4 der unteren Schicht und der des Isolierfilmes 5 der oberen Schicht. Dieses bewirkt, daß die Störstellen nur in den polykristallinen Siliziumfilm 3 auf beiden Seiten der Stufen der Seitenwandisolierfilme 7 implantiert werden. Wärmebehandlung in einem späteren Schritt bildet p-Source/Drainbereiche 8 hoher Konzentration mit einer Störstellenkonzentration in dem Bereich von ungefähr 10¹&sup8;/cm³ bis ungefähr 10¹&sup9;/cm³. Somit ist es möglich, Source/Drainbereiche 6 niedriger Konzentration und Source/Drainbereiche 8 hoher Konzentration in selbstausgerichteter Weise mit der Gateelektrode 1 durch Steuern des Isolierfilmes, der auf dem polykristallinen Siliziumfilm 3 gebildet ist, und durch Steuern der Ionenimplantationsenergie gemäß der gesteuerten Dicke zu bilden. Figur 3 ist ein Diagramm, daß die Beziehung zwischen der Gatespannung und dem Drainstrom eines p-Kanal-TFT zeigt, der wie oben beschrieben gebildet ist. Der Betrag der zum Bilden der Source/Drainbereiche 6 niedriger Konzentration implantierter Ionen ist auf 3 x 10¹³cm&supmin;² gesetzt, und der Betrag, der zum Bilden der Source/Drainbereiche 8 hoher Konzentration implantierter Ionen ist auf 1 x 10¹&sup5;cm&supmin;² gesetzt. Die Dicke (tox) des Gateoxidfilmes beträgt 25nm, und die Dicke (tpoly) des polykristallinen Siliziumfilmes zum Bilden des Source-, Kanal- und Drainbereiches beträgt 20nm. Das Verhältnis der Kanallänge zu der Kanalbreite (L/W) beträgt 1,6µm/0,6µm. Selbst wenn sich die Drainspannung (VD) des p- Kanal-TFT von 1V zu -5V unter den obigen Bedingungen ändert, zeigt der Leckstrom im Nicht-Betriebszustand, d.h. der Drainstrom in dem Fall, in dem die Gatespannung 0V ist, einen Wert von -10¹³A oder weniger. Zusätzlich zeigt der Drainstrom im Betriebszustand, zum Beispiel in dem Fall, in dem die Gatespannung gleich -5V ist, einen Wert von -10&supmin;&sup9;A oder mehr.
  • Figur 4 ist ein Diagramm, das die Beziehung zwischen der Gatespannung und dem Drainstrom in einem Fall, in dem die Source/Drainbereiche in einem p-Kanal-TFT nur in Bereichen hoher Konzentration gebildet sind (der Betrag von implantierten Ionen beträgt 1 x 10¹&sup5;cm&supmin;²) als ein Beispiel zum Vergleich damit zeigt. Es wird Bezug genommen auf Figur 4, der Wert des Leckstromes in dem Nicht-Betriebszustand, d.h. der Wert des Drainstromes in dem Fall, in dem die Gatespannung 0V beträgt, ist ein hoher Wert von ungefähr -10&supmin;¹²A, wenn die Drainspannung (VD) gleich -5V ist. Auf der anderen Seite ist der Drainstrom zum Beispiel in dem Betriebszustand in dem Fall, in dem die Gatespannung -5V beträgt, gleich einem hohen Wert von -10&supmin;&sup9; oder mehr.
  • Figur 5 ist ein Diagramm, das die Beziehung zwischen der Gatespannung dem Drainstrom in einem Fall, in dem die Source/Drainbereiche in einem p-Kanal-TFT nur in Bereichen mittlerer Konzentration gebildet sind (der Betrag der implantierten Ionen beträgt 1 x 10¹&sup4;cm&supmin;²) als ein Beispiel zum Vergleich zeigt. Es wird Bezug genommen auf Figur 5, während der Wert des Drainstromes in dem Fall, in dem die Gatespannung gleich 0V ist, einen niedrigen Wert von -10&supmin;¹²A oder weniger annimmt, nimmt der Wert des Drainstromes in zum Beispiel dem Betriebszustand in dem Fall, in dem die Gatespannung -5V ist, einen niedrigen Wert von 110&supmin;&sup9; oder weniger an.
  • Wie oben beschrieben wurde, ist bei einem p-Kanal-TFT der vorliegenden Erfindung der Leckstrom extrem niedrig in dem Nicht- Betriebszustand, und in dem Betriebszustand ist der Drainstrom hoch.
  • Figur 6 ist ein Äquivalentschaltbild, das eine Speicherzelle in einem SRAM darstellt, auf die ein p-Kanal-TFT der vorliegenden Erfindung angewendet ist. Figur 7 ist eine Teilquerschnittsansicht, die einen Querschnittsaufbau einer Speicherzelle in einem SRAM gemäß einer Ausführungsform der vorliegenden Erfindung zeigt. Figur 8 ist ein Teudraufsicht, die einen Anordnung in einem oberen Schichtteil in einer Speicherzelle in einem SRAM gemäß einer Ausführungsform der vorliegenden Erfindung zeigt. Figur 9 ist eine Teildraufsicht, die eine Anordnung in einem unteren Schichtteil in einer Speicherzelle in einem SRAM gemäß einer Ausführungsform der vorliegenden Erfindung darstellt. Der in Figur 7 dargestellte Querschnittsaufbau entspricht einem Querschnitt, der entlang der Linien VII-VII in Figuren 8 und 9 genommen ist.
  • Es wird Bezug genommen auf Figur 6, in einer Speicherzelle 50 in einem CMOS-SRAM gemäß der vorliegenden Erfindung ist eine Flip-Flop-Speicherzelle mit zwei n-Kanal-MOS-Transistoren (Q3, Q4) 33, 34 als Treibertransistoren, deren Gateelektroden und Drainelektroden entsprechend überkreuz miteinander verbunden sind, und mit zwei p-Kanal-TFTs (Q5, Q6) 35, 36 als Lasttransistoren, deren Drainelektroden mit den entsprechenden Treibertransistoren verbunden sind, gebildet. Zwei n-Kanal-MOS-Transistoren (Q1, Q2) 31, 31 als Zugriffstransistoren sind mit den entsprechenden Drainelektroden der zwei n-Kanal-MOS-Transistoren 33, 34 verbunden. Die Gateelektroden der n-Kanal-MOS- Transistoren 31, 32 sind mit einer Wortleitung 43 verbunden. Wenn die Wortleitung 43 ausgewählt ist, werden die in den n- Kanal-MOS-Transistoren 331 34 gehaltenen Daten durch die n- Kanal-MOS-Transistoren 31, 32 zu entsprechenden Bitleitungen 39, 40 übertragen. Ein Speicherzellenknoten 41 ist mit der Drainelektrode des n-Kanal-MOS-Transistors 33, mit der Gateelektrode des n-Kanal-MOS-Transistors 34, mit der Drainelektrode des p-Kanal-TFT 35 und mit der Gateelektrode des p-Kanal- TFT 36 verbunden. Ein anderer Speicherzellenknoten 42 ist mit der Gateelektrode des n-Kanal-MOS-Transistors 33, mit der Drainelektrode des n-Kanal-MOS-Transistors 34, mit der Gateelektrode des p-Kanal-TFT 35 und mit der Drainelektrode des p-Kanal- TFT 36 verbunden. Die n-Kanal-MOS-Transistoren 31, 32 sind über Verbindungspunkte 44, 45 mit den entsprechenden Bitleitungen 39, 40 verbunden. Die Sourceelektroden der n-Kanal-MOS- Transistoren 33, 34 sind mit einem Massepotential 38 verbunden. Die Drainelektroden der n-Kanal-MOS-Transistoren 33, 34 sind mit den entsprechenden Drainelektroden der p-Kanal-TFTs 35, 36 verbunden. Die Sourceelektroden der p-Kanal-TFTs 35, 36 sind mit einem Versorgungspotential 37 verbunden.
  • Es wird Bezug genommen auf Figuren 7 und 9, n+ -Störstellenbereiche 109a, 109b und 109c eines n-Kanal-MOS-Transistors sind in einem p-Wannenbereich 500 gebildet. Ein Isolationsoxidfilm 100 ist in dem p-Wannenbereich 500 zur Isolierung eines jeden n&spplus;-Störstellenbereiches Transistors gebildet. Gateelektroden 101, 102a und 102b des n-Kanal-MOS-Transistors sind in dem p- Wannenbereich 500 gebildet, wobei ein Gateisolierfilm 100 dazwischen vorgesehen ist. Die Gateelektroden 102a, 102b sind mit entsprechenden vergrabenen Kontakten 103a, 103b und 103c mit dem n&spplus;-Störstellenbereich 109b verbunden. Verbindungsteile der Speicherzellenknoten 41, 42 werden dadurch gebildet.
  • Dann sind, es wird Bezug genommen auf Figuren 7 und 8, Gateelektroden 104a, 104b eines p-Kanal-TFT aus einen zweiten polykristallinen Siliziumfilm in einem oberen Schichtteil gebildet, wobei ein Zwischenschicht-Isolierfilm 111 dazwischen vorgesehen ist. Ein Gateisolierfilm 112 ist auf den Gateelektroden 104a, 104b gebildet. Ein dritter polykristalliner Siliziumfilm 106, der den Source-, Kanal- und Drainbereich des p-Kanal-TFT bilden soll, ist auf dem Gateisolierfilm 112 gebildet. Wie in Figur 7 dargestellt ist, sind die Source/Drainbereiche 106a niedriger Konzentration und die Source/Drainbereiche 106b hoher Konzentration entsprechend in dem polykristallinen Siliziumfilm 106 in den Bereichen auf beiden Seiten gebildet, wobei Gateelektrode 104b dazwischen vorgesehenen sind. Die Source/Drainbereiche 106b hoher Konzentration dienen auch als Verbindungsbereiche. Wie in Figur 8 dargestellt ist, bilden die Source/Drainbereiche 106b hoher Konzentration die Spannungsversorgungsverbindungsleitung 37. Zusätzlich sind, wie in Figuren 7 und 8 dargestellt ist, die Source/Drainbereiche 106b hoher Konzentration durch die Gateelektrode 104a des p-Kanal-TFT und durch ein Kontaktloch 105b mit der Gateelektrode 102b des n- Kanal-MOS-Transistors verbunden. Ahnlich sind die Source/Drainbereiche 106b hoher Konzentration durch ein Kontaktloch losa mit der Gateelektrode 102a des n-Kanal-MOS-Transistors verbunden (siehe Figuren 8 und 9). Weiterhin ist die Gateelektrode 104b des p-Kanal-TFT durch ein Kontaktloch 105c mit der Gateelektrode 102a, des n-Kanal-MOS-Transistors verbunden (siehe Figuren 8 und 9). Somit sind Verbindungsteile der Speicherzellenknoten 41, 42 gebildet.
  • Wie in Figur 7 dargestellt ist, ist ein Zwischenschicht- Isolierfilm 164 zum Bedecken des p-Kanal-TFT gebildet. Eine Aluminiumverbindungsschicht 107b ist durch ein Kontaktloch 108b, das in dem Zwischenschicht-Isolierfilm 116 gebildet ist, mit einem n&spplus;-Störstellenbereich 109c des n-Kanal-MOS- Transistors verbunden. Annlich ist, wie in Figuren 8 und 9 dargestellt ist, eine Aluminiumverbindungsschicht 107a durch ein Kontaktloch 108a mit dem Störstellenbereich 109c des n-Kanal- MOS-Transistors verbunden. Somit sind die Verbindungsteile 44, 45 der Bitleitungen 39, 40 und die Source/Drainbereiche der Zugriffstransistoren gebildet.
  • Der Datenschreib- und Datenlesebe trieb bei der Speicherzelle in einem CMOS-SRAM, der wie oben beschrieben gebildet ist, sind die gleichen wie bei dem herkömmlichen SRAM. Es wird Bezug genommen auf Figur 6, wenn das Potential einer Wortleitung 43 auf dem "Niedrig"-Pegel ist, ist jeder der n-Kanal-MOS-Transistoren 31, 32 in dem AUS-Zustand. Der Datenhaltebetrieb wird Betrachtet, wobei die n-Kanal-MOS-Transistoren 31, 32 außer Betracht gelassen werden. Wenn zum Beispiel der Speicherzellenknoten 41 ein Potential auf dem "Hoch"-Pegel aufweist und der Speicherzellenknoten 42 ein Potential auf dem "Niedrig"-Pegel aufweist, ist der n-Kanal-MOS-Transistor 33 in dem AUS-Zustand, und der n-Kanal-MOS-Transistor 34 ist in dem EIN-Zustand. Zu diesem Zeitpunkt ist der p-Kanal-TFT 35 in dem EIN-Zustand, der p- Kanal-TFT 36 ist in dem AUS-Zustand. Ein Potential auf "hoch" wird an dem Speicherzellenknoten 41 gehalten, in dem Strom von einer Spannungsversorgung 37 durch den p-Kanal-TFT 35 in dem EIN-Zustand geliefert wird. Ein Potential auf dem "Niedrig"- Pegel wird an dem Speicherzellenknoten 42 gehalten, in dem ein Leckstrom von der Spannungsversorgung 37 durch den p-Kanal-TFT 36 in dem AUS-Zustand geliefert wird.
  • Da die Source/Drainbereiche des p-Kanal-TFT, der den Lasttransistor bildet, aus dem Bereich 106a niedriger Konzentration und dem Bereich 106b hoher Konzentration gebildet sind, gibt es einen Vorteil bei solch einer Datenhaltetätigkeit, wie im folgenden beschrieben wird. Zuerst kann bei der oben beschriebenen Haltetätigkeit der Drainstrom des p-Kanal-TFT 36 in dem AUS- Zustand extrem klein gemacht werden (siehe Figur 3). Daher ist es möglich, den minimalen Strom zum Halten des Zustandes des Speicherns von Daten zu verringern. Das bedeutet, daß der Leistungsverbrauch in dem Wartezustand verringert wird.
  • Zusätzlich wird bei der obigen Datenhaltetätigkeit der Drainstrom des p-Kanal-TFT 35 in dem EIN-Zustand größer (siehe Figur 3). Daher wird der Strom, der zu dem großen n-Kanal-MOS-Transistor 33 geliefert wird, größer. Das bedeutet, daß, selbst wenn eine Ladung durch externes Rauschen wie Alphastrahlen oder ähnliches in dem Verbindungsbereich des n-Kanal-MOS-Transistors 33 zum Verursachen eines Leckens des Stromes zum Halten von Daten erzeugt wird, Strom ausreichend zum Aushalten dessen von dem p- Kanal-TFT 35 geliefert wird. Folglich wird die Datenhalteeigenschaft in der Speicherzelle in einem CMOS-SRAM stabilisiert.
  • Nun wird ein Verfahren zum Herstellen der in Figur 7 dargestellten Speicherzelle beschrieben. Figuren 10-15 sind Teilquerschnittsansichten, die aufeinanderfolgend den Querschnittsaufbau einer Speicherzelle in einem SRAM gemäß einer Ausführungsform der vorliegenden Erfindung in entsprechenden Schritten des Herstellungsverfahrens desselben darstellen.
  • Es wird Bezug genommen auf Figur 10, ein Isolationsoxidfilm 100 wird selektiv auf einem p-Wannenbereich 500 zum Isolieren eines Elemente bildenden Bereiches gebildet. n&spplus;-Störstellenbereiche 109b, 109c werden in dem p-Wannenbereich 500 gebildet. Gateelektroden 101, 102b eines n-Kanal-MOS-Transistors werden aus einem ersten polykristallinen Siliziumfilm auf den p-Wannenbereich 500 gebildet, wobei ein Gateisolierfilm 110 dazwischen vorgesehen wird. Ein Zwischenschicht-Isolierfilm 111 wird auf den Gateelektroden 101, 102b gebildet. Die Gateelektrode 102b wird so gebildet, daß sie in Kontakt mit dem n&spplus;-Störstellenbereich 109b durch einen vergrabenen Kontakt 103c steht. Ein Kontaktloch 105b wird in dem Zwischenschicht-Isolierfilm 111 zum Freilegen eines Teiles der Oberfläche der Gateelektrode 102b gebildet.
  • Es wird Bezug genommen auf Figur 11, eine Gateelektrode 104b eines p-Kanal-TFT wird aus einem zweiten polykristallinen Siliziumfilm auf dem Zwischenschicht-Isolierfilm 111 gebildet. Zu diesem Zeitpunkt wird eine Gateelektrode 104a des p-Kanal-TFT aus dem zweiten polykristallinen Siliziumfilm so gebildet, daß sie in Kontakt mit der Oberfläche der Gateelektrode 102b steht, die durch das Kontaktloch 105 offenliegt.
  • Es wird Bezug genommen auf Figur 12, ein Gateisolierfilm 112 wird zum Bedecken der zweiten polykristallinen Siliziumfilme 104a, 104b gebildet. Eine Öffnung 105d wird auf dem zweiten polykristallinen Siliziumfilm 104a so gebildet, daß sie in Verbindung mit dem Kontaktloch 105 steht.
  • Wie in Figur 13 dargestellt ist, wird ein Teil des zweiten polykristallinen Siliziumfilmes 104a entfernt, und dann wird ein dritter polykristalliner Siliziumfilm 106, der den Source-, Kanal- und Drainbereich des p-Kanal-TFT bilden soll, auf dem Gateisolierfilm 112 gebildet.
  • Wie in Figur 14 dargestellt ist, wird ein Isolierfilm 113 einer unteren Schicht auf dem dritten polykristallinen Siliziumfilm 106 so gebildet, daß er in der Draufsicht die gleiche Form wie die Gateelektrode 104b aufweist. Ein Isolierfilm 114 einer oberen Schicht wird auf der gesamten Oberfläche zum Bedecken des Isolierfilmes 113 der unteren Schicht gebildet. p-Störstellen werden in den dritten polykristallinen Siliziumfilm 106 implantiert, wobei die Implantationsenergie durch Benutzen der Dicke des Isolierfilmes 113 der unteren Schicht und des Isolierfilmes 114 der oberen Schicht gesteuert wird. p-Source/Drainbereiche 106a niedriger Konzentration werden durch eine Wärmebehandlung in einem späteren Schritt gebildet.
  • Dann wird, wie in Figur 15 dargestellt ist, ein Isolierfilm auf der gesamten Oberfläche gebildet, und dann wird anisotropes Ätzen zum Bilden von Seitenwandisolierfilmen 115 auf beiden Seitenwandteilen der Stufen ausgeführt, die durch die Gateelektrode 104b gebildet sind. p-Störstellen werden ionenimplantiert, wobei die Implantation unter Benutzung der Dicke der Seitenwandisolierfilme 115 und des Isolierfilmes 114 der oberen Schicht benutzt werden, gesteuert zum Bilden von p-Source/Drainbereichen 106b hoher Konzentration in dem dritten polykristallinen Siliziumfilm 106.
  • Schließlich wird, wie in Figur 7 dargestellt ist, ein Zwischenschicht-Isolierfilm 116 zum Bedecken des p-Kanal-TFT gebildet. Ein Kontaktloch 108b wird in dem Zwischenschicht-Isolierfilm 116 zum Freilegen der Oberfläche der n&spplus;-Störstellenbereiches 109c gebildet. Eine Aluminiumverbindungsschicht 107b wird so gebildet, daß sie in Kontakt mit dem n&spplus;-Störstellenbereich 109c durch das Kontaktloch 108b in Verbindung steht. Somit wird eine Speicherzelle in einem CMOS-SRAM hergestellt, auf die ein p- Kanal-TFT der vorliegenden Erfindung angewendet wird.
  • Obwohl ein Fall, in dem beide Source/Drainbereiche des p-Kanal- TFT aus Störstellenbereichen hoher Konzentration und niedriger Konzentration gebildet sind, in der obigen Ausführungsform beschrieben worden ist, ist es möglich, nur einen von ihnen insbesondere den Drainbereich so zu bilden, daß er Störstellenbereiche niedriger Konzentration und hoher Konzentration enthält, wobei der Sourcebereich aus einem Störstellenbereich hoher Konzentration gebildet ist.
  • Wie oben beschrieben wurde werden gemäß dem Feldeffekttransistor gemäß einem Aspekt der vorliegenden Erfindung Störstellenbereiche aus Bereichen niedriger Konzentration und hoher Konzentration gebildet, so daß das elektrische Feld an der Grenzschicht zwischen dem Kanal und der Drain abgeschwächt ist, Elektronen, die von der Drain in den Kanalbereich fließen, sind verringert, und es wird möglich, den Leckstrom in dem Nicht- Betriebszustand so klein wie möglich zu machen. Zusätzlich wird es möglich, den Drainstrom im Betriebszustand des Feldeffekttransistors zu erhöhen.
  • Weiterhin werden gemäß dem Herstellungsverfahren eines Feldeffekttransistors gemäß eines noch anderen Aspektes der vorliegenden Erfindung die Störstellenbereiche gebildet, indem Ionenimplantation ausgeführt wird, wobei der Stufenteil, der durch die Gateelektrode gebildet wird, benutzt wird, so daß die Störstellenbereiche auf eine selbstausgerichtete Weise mit der Gateelektrode gebildet werden können.

Claims (5)

1. Feldeffekttransistor mit:
einer Gateelektrode (1) auf einem Isolator (1100);
einem Gateisolierfilm (2) auf dem Isolator, und der über der Gateelektrode liegt;
einem dünnen Halbleiterfilm (3) auf dem Gateisglierfilm, wobei der Halbleiterfilm (3) auf der oberen Oberfläche und den Seitenoberflächen der Gateelektrode gebildet ist, der Gateisolierfilm (2) dazwischen vorgesehen ist und ein Abschnitt des dünnen Halbleiterfilmes einen Kanalbereich bildet;
Source/Drain-Störstellenbereichen (6, 8) mit oberen Oberflächen, die in Abschnitten des dünnen Halbleiterfilmes, die durch den Kanalbereich getrennt sind, und unterhalb der Ebene, die durch die Oberfläche der Gateelektrode definiert ist, gebildet sind;
dadurch gekennzeichnet,
daß mindestens einer der zwei Störstellenbereiche
(i) einen ersten Störstellenbereich (6) nahe der Gateelektrode mit Störstellen einer ersten Konzentration und
(ii) einen zweiten Störstellenbereich (8) benachbart zu dem ersten Störstellenbereich mit Störstellen einer zweiten Konzentration höher als die erste Konzentration aufweist;
wobei der Feldeffekttransistor weiter Seitenwandisolierfilme (7) auf dem Halbleiterfilm (3) entlang der Seitenoberflächen der Gateelektrode (1) aufweist; und
wobei der erste Störstellenbereich (6) in einem Bereich des Halbleiterfilmes (3) unter dem Seitenwandisolierfilm (7) gebildet ist.
2. Feldeffekttransistor nach Anspruch 1, bei dem die Gateelektrode (1) eine Polysiliziumschicht enthält.
3. Feldeffekttransistor nach einem der Ansprüche 1 oder 2, bei dem der Halbleiterfilm (3) polykristallines Silizium enthält.
4. Feldeffekttransistor nach einem der Ansprüche 1 bis 3, bei dem die erste Konzentration im dem Bereich von 10¹&sup5;/cm³ bis 10¹&sup6;/cm³ liegt und die zweite Konzentration in dem Bereich von 10¹&sup8;/cm³ bis 10¹&sup9;/cm³ liegt.
5. Verfahren zum Herstellen eines Feldeffekttransistors nach einem der vorhergehenden Ansprüche mit der Abfolge der Schritte:
Bilden einer Gateelektrode (1) auf einem Isolator (1100), Bilden eines Gateisolierfilmes (2) auf dem Isolator, der über der Gateelektrode liegt;
Bilden eines dünnen Halbleiterfilmes (3) auf der oberen Oberfläche und den Seitenoberflächen der Gateelektrode (1), wobei der Gateisolatierfilm (2) dazwischen vorgesehen ist, derart, daß obere Oberflächen unterhalb der Ebene angeordnet sind, die durch die obere Oberfläche der Gateelektrode definiert ist, Bilden eines ersten Isolierfilmes (4, 5) auf dem Halbleiterfilm mit einer ersten Dicke in einem Bereich auf der Gateelektrode und mit einer zweiten Dicke kleiner als die erste Dicke in einem Bereich, der nicht der Bereich auf der Gateelektrode ist;
Ionenimplantieren von Störstellen durch den ersten Isolierfilm in den Halbleiterfilm zum Bilden eines ersten Störstellenbereiches (6) mit Störstellen einer ersten Konzentration in dem Bereich, der nicht der Bereich auf der Gateelektrode ist;
selektives Bilden eines zweiten Isolierfilmes (7) auf dem ersten Isolierfilm und auf dem Halbleiterfilm (3) entlang den Seitenoberflächen der Gateelektrode (1) so, daß er mindestens eine erste Dicke in einem Teil des ersten Störstellengebietes nahe der Gateelektrode aufweist; und
Ionenimplantieren von Störstellen durch den ersten Isolierfilm und den zweiten Isolierfilm in den Halbleiterfilm zum Bilden eines zweiten Störstellenbereiches (8) mit Störstellen einer zweiten Konzentration höher als die der ersten Konzentration in dem ersten Störstellenbereich mit Ausnahme des Teiles;
wobei der Schritt des Bildens des ersten Isolierfilmes die Schritte aufweist:
Bilden eines dritten Isolierfilmes (4) auf dem Halbleiterfilm in dem Bereich auf der Gateelektrode und
Bilden eines vierten Isolierfilmes (5) auf dem Halbleiterfilm und dem dritten Isolierfilm,
wobei der Schritt des Bildens des zweiten Isolierfilmes Bilden von Seitenwandisolierfilmen (7) auf dem vierten Isolierfilm (5) entlang der Seitenoberflächen der Gateelektrode und des dritten Isolierfilmes (4) aufweist.
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