DE4326822C2 - Halbleiterspeichervorrichtung und Speicherzellenstruktur - Google Patents

Description

Die vorliegende Erfindung betrifft eine statische Halbleiterspeichervorrichtung, eine Halbleiterspeicher­ vorrichtung nach dem Oberbegriff des Anspruchs 20, eine Speicherzellenstruktur und eine Speicherzellenstruktur.

Fig. 31 ist ein Blockschaltbild mit einem Beispiel des Aufbaus eines statischen Speichers für wahlfreien Zugriff (nachfolgende als "statischer RAM" bezeichnet).

In der Figur weist ein Speicherzellenfeld 50 eine Mehrzahl von Wortleitungen und eine Mehrzahl von Bitleitungspaaren auf, die einander schneiden. Speicherzellen sind an jeweiligen Kreuzungs­ punkten der Wortleitungen und der Bitleitungspaare vorgesehen. Die Wortleitungen des Speicherzellenfeldes 50 sind mit einem X- Decoder 51 verbunden, der ein X-Adreßsignal über einen X-Adreß­ puffer 52 empfängt. Die Bitleitungspaare des Speicherzellenfeldes 50 sind mit einem Y-Decoder 54 über ein Transfergatter 53 verbun­ den, das ein Y-Adreßsignal über einen Y-Adreßpuffer 55 empfängt.

Als Reaktion auf das X-Adreßsignal wählt der X-Adreßdecoder 51 eine der Wortleitungen des Speicherzellenfeldes 50. Als Reaktion auf das Y-Adreßsignal wählt der Y-Adreßdecoder 54 eines der Bit­ leitungspaare des Speicherzellenfeldes 50. Diejenige Speicherzel­ le, die an dem Kreuzungspunkt der ausgewählten Wortleitung und dem ausgewählten Bitleitungspaar angeordnet ist, wird ausgewählt.

Ein Datum wird in die so ausgewählte Speicherzelle eingeschrieben oder aus dieser ausgelesen. Die Auswahl zwischen dem Schreiben und dem Lesen des Datums wird durch ein Lese/Schreibsteuersignal R/W durchgeführt, das an eine Lese/Schreibsteuerschaltung 56 an­ gelegt wird. Im Datenschreibbetrieb werden Eingabedaten Din über einen Dateneingabepuffer 57 an die ausgewählte Speicherzelle an­ gelegt. Beim Datenlesebetrieb werden in der ausgewählten Spei­ cherzelle gespeicherte Daten nach außen über einen Leseverstärker 58 und einen Datenausgabepuffer 59 als Ausgabedaten Dout übertra­ gen.

Fig. 32 ist ein Schaltbild eines Speicherzellenabschnitts in einem statischen RAM mit einer Speicherkapazität von 1 M (Mega), wie er in der japanischen Patentschrift Nummer 62-18997 beschrie­ ben ist.

In der Figur sind eine Mehrzahl von Speicherzellen 101a-101n zwi­ schen einem Paar von Bitleitungspaaren 8a und 8b verbunden. Jede der Speicherzellen 101a-101n ist aus zwei MOS-Feldeffekttransi­ storen (nachfolgend als "MOSFETs" beschrieben) eines Anreicherungstyps gebildet für einen Inverter, und aus zwei Hochlastwi­ derständen 104 und 105, und zwei MOSFETs 6a und 6b für den Zu­ griff.

Jeder Drain D der MOSFETs 4a und 4b ist mit einem Ende eines ent­ sprechenden Hochlastwiderstands 104 oder 105 verbunden, der bei­ spielsweise aus Polysilizium gebildet ist und einen hohen Wider­ standswert aufweist. Die anderen Enden der Hochlastwiderstände 104 und 105 sind mit Spannungsversorgungsanschlüssen 110 bzw. 111 verbunden. Die Sources S der MOSFETs 4a und 4b sind mit Erdpoten­ tial GND verbunden.

Ein Gate G des MOSFET 4a ist mit einem Knoten 14b verbunden. Ein Gate des MOSFET 4b ist mit einem Knoten 14a verbunden. Speicher­ information ist als Potential in parasitären Kapazitäten 112 und 113 gespeichert, die zwischen dem Knoten 14a und dem Erdpotential GND bzw. zwischen dem Knoten 14b und dem Erdpotential GND ange­ ordnet sind. Der Knoten 14a ist mit der Bitleitung 8a über den MOSFET 6a zum Zugriff verbunden, dessen Gate mit einer entspre­ chenden der Wortleitungen 7a-7n verbunden ist. Der Knoten 14b ist mit der Bitleitung 8b über den MOSFET 6b zum Zugriff verbunden, dessen Gate mit einer entsprechenden der Wortleitungen 7a-7n ver­ bunden ist.

Die Bitleitungen 8a und 8b sind mit Eingabe/Ausgabeleitungen I/O 119 und I/O 120 über MOSFETs 117 bzw. 118 verbunden, deren Gates mit einem Eingabeanschluß 121 zum Auswählen eines Spaltenauswahl­ signals des Y-Decoders verbunden sind. Die Bitleitungen 8a und 8b sind über MOSFETs 122 und 123 mit Verbindungsanschlüssen 124 bzw. 125 verbunden, an die eine Versorgungsspannung Vcc angelegt wird. Die Verbindungsanschlüsse 124 und 125 sind als Diode verbunden und dienen als Last für die Bitleitungen. Die MOSFETs 122 und 123 sind zum Vorladen (Vorbelegen) der Bitleitungen 8a und 8b vorge­ sehen. Die Spannungsversorgungsanschlüsse 110 und 111 empfangen das Versorgungsspannungspotential Vcc.

Die oben beschriebenen Speicherzellen arbeiten wie folgt.

Es wird angenommen, daß Daten aus der Speicherzelle 101a ausgele­ sen werden, wenn der Knoten 14a der Speicherzelle 101a auf "L"- Pegel steht, und der Knoten 14b auf "H"-Pegel steht. Bei diesem Betrieb ändert sich das Potential der Wortleitung 7a von 0 Volt oder einem Wert bei 0 Volt, der in einem nicht-ausgewählten Zu­ stand aufrecht erhalten worden ist, zum Wert des Versorgungspo­ tentials Vcc oder einem Wert bei Vcc, einem Wert, der im ausge­ wählten Zustand erhalten wird. Daher fließt ein Strom vom Versor­ gungsanschluß 124 in Richtung zum Erdanschluß über den Bitlei­ tungslast-MOSFET 122, den Zugriffs-MOSFET 6a und den Inverter- MOSFET 4a. Da sich währenddessen der Inverter-MOSFET 4b im AUS- Zustand befindet, fließt der Strom nicht über einen Pfad, der sich vom Versorgungsanschluß 125 zum Erdanschluß über den Bitlei­ tungslast-MOSFET 123, den Zugriffs-MOSFET 6b und den Inverter- MOSFET 4b erstreckt. Daher wird das Potential der Bitleitung 8a auf ein Potential gesetzt, das vom Verhältnis der Einschaltwider­ stände des MOSFETs 122 und der MOSFETs 6a und 4a abhängt. Die Bit­ leitung 8b wird auf ein Potential gesetzt, das um eine Schwellspannung des Bitlei­ tungslast-MOSFET 123 niedriger ist als das Versorgungspotential Vcc. Auf diese Weise liest der Leseverstärker 58 die gespeicherte Information auf der Basis der Differenz zwischen Potentialen, die auf den Bitleitungen 8a und 8b jedes Bitlei­ tungspaares erscheinen.

In dem SRAM der Kapazität von 1 M (Mega) umfaßt allerdings die Speicherzelle 101a den Hochlastwiderstand 104 oder 105, der bei­ spielsweise aus Polysilizium gebildet ist und zwischen dem An­ schluß 110 oder 111 und dem Knoten 14a bzw. 14b angeordnet ist. Hierdurch kann nicht hinreichend eine hohe Geschwindigkeit und Stabilität des Lesebetriebs gewährleistet werden. Es wird ange­ nommen, daß der Knoten 14b auf "H"-Pegel gehalten wird, und die Wortleitung 7a ausgewählt wird. In diesem Zustand ist der Transi­ stor 6b eingeschaltet, und daher fließt der Strom vom Versor­ gungsanschluß 111 über den Widerstand 105 zur Bitleitung 8b. Al­ lerdings verringert der Hochlastwiderstand 105 die Spannung, und daher entsteht der vorgesehene Potentialanstieg des Knotens 14b nicht schnell. Daher steigt das Potential der Bitleitung 8b nicht deutlich an, so daß die Lesegeschwindigkeit nicht hinreichend ansteigt. Ferner besteht kein ausreichender Unterschied zwischen dem Potential des Knotens 14a, der den "L"-Pegel hält, und dem Potential des Knotens 14b, wodurch die Zuverlässigkeit der Lese­ operation beeinträchtigt wird.

Vor diesem Hintergrund benutzen SRAMs mit 4M (Mega) p-Kanal Tran­ sistoren anstelle der Hochlastwiderstände 104a und 104b, die oben beschrieben worden sind, zum Verbessern der Zuverlässigkeit und Stabilität der Leseoperation.

Fig. 33 ist ein Äquivalenzschaltbild einer Speicherzelle in ei­ nem derartigen SRAM.

In der Figur ist eine eine Logikelementeinheit bildende Speicher­ zelle aus sechs Elementen gebildet, z. B. Treibertransistoren 4a und 4b, Lasttransistoren 5a und 5b sowie Zugriffstransistoren 6a und 6b. Die Zugriffstransistoren 6a und 6b sind mit den Treiber­ transistoren 4a und 4b sowie den Bitleitungen 8a bzw. 8b verbun­ den und sind mit den Gates mit der Wortleitung 7 verbunden. Die Zugriffstransistoren 6a und 6b dienen zum Übertragen von Daten zwischen den Bitleitungen und dem Flip-Flop. Genauer gesagt: ein aus dem Treibertransistor 4a und dem Lasttransistor 5a gebildeter Inverter ist überkreuz mit einem Inverter gekoppelt, der aus dem Treibertransistor 4b und dem Lasttransistor 5b gebildet ist, zum Bilden eines Flip-Flops zum Speichern von Daten. Der 4M SRAM ist mit einer ersten Schicht versehen, die die vier Transistoren 4a, 4b, 6a und 6b auf einem Substrat gebildet aufweist, und ist auch mit einer zweiten Schicht versehen, die oberhalb der ersten Schicht angeordnet ist und zwei Transistoren 5a und 5b aufweist, die als Silizium-Dünnfilm-Transistoren (TFTs) ausgebildet sind, zum Verringern der Zellfläche. Daher sind die NMOS-Transistoren, d. h. die Treibertransistoren und die Zugriffstransistoren, in der ersten Schicht 1 gebildet, und P-MOS-Transistoren, d. h. die Last­ transistoren, sind in der zweiten Schicht 2 gebildet.

Fig. 34 ist eine Perspektivansicht mit einem dreidimensionalen Layout von Transistoren von Speicherzellen bei dem in Fig. 33 gezeigten (der Anmelderin) bekannten SRAM. In der ersten Schicht sind die Treibertransistoren 4a und 4b sowie die Zugriffstransi­ storen 6a und 6b gebildet. In der zweiten Schicht 2 sind die Lasttransistoren 5a und 5b gebildet, die Polysilizium-TFTs dar­ stellen. Während vier Transistoren in der ersten Schicht 1, d. h. auf dem Substrat, gebildet sind, sind nur zwei Transistoren, d. h. Polysilizium-TFTs, in der zweiten Schicht gebildet. Daher weist die zweite, mit den Polysilizium-TFTs versehene Schicht eine un­ genutzte Fläche für zwei Transistoren auf, die sich aus einer einfachen Berechnung ergibt.

In der Praxis weist allerdings der in der Mehrheit vorgesehene Transistor auf dem Substrat (d. h. der Transistor mit dem auf dem Halbleitersubstrat gebildeten Source und Drain) von dem Polysili­ ziumtransistor (TFT-Transistor) verschiedene Eigenschaften auf. Daher weisen die Transistoren verschiedene Gatelängen und Gate­ breiten auf, um die erwarteten Funktionen als die Speicherzelle bildende Logikelemente aufzuweisen. Als Ergebnis entspricht die von den vier Mehrheitstransistoren belegte Fläche in etwa der der zwei Polysilizium-TFTs.

Allerdings können die Transistoren der SOI-Struktur (SOI = Sili­ con on Insulator), die den Mehrheitstransistoren vergleichbar sind, in der zweiten Schicht durch Benutzen ei­ nes Feststoffphasen-Wachstumsverfahrens zum Erhöhen des Korn­ durchmessers des Polysiliziums, oder durch Benutzen einer Technik wie Laser-Rekristallisation zur Monokristallisierung, oder eine Laminiertechnik gebildet werden. Bei der durch die oben beschriebenen Techniken oder Verfahren gebildeten SRAM-Speicherzelle weisen die Mehr­ heitstransistoren in der ersten Schicht oder die SOI-Transistoren der zweiten Schicht eine annähernd gleiche Leistung (gleiche Ei­ genschaften) auf. Daher kann die durch die Zugriffstransistoren vom NMOS-Typ in der ersten Schicht belegte Fläche gleich der der Lasttransistoren vom PMOS-Typ der zweiten Schicht sein.

Fig. 35 ist eine Perspektivansicht mit einem Elementlayout ent­ sprechend der Äquivalenzschaltung in Fig. 33. Fig. 36 ist eine Schnittansicht der Struktur aus Fig. 35.

Wie in Fig. 35 gezeigt, ist die erste Schicht mit Treibertransi­ storen 4a und 4b sowie Zugriffstransistoren 6a und 6b versehen, und die zweite Schicht ist mit Lasttransistoren 5a und 5b verse­ hen. Wie bereits erwähnt, belegen die jeweiligen Transistoren im wesentlichen gleiche Flächen, wenn die Transistoren in der zweiten Schicht vergleichbar mit den Mehrheitstransistoren gebildet wer­ den. Wie in Fig. 35 gezeigt, unterscheidet sich daher die von den Transistoren in der ersten Schicht belegte Fläche deut­ lich von der durch die Transistoren in der zweiten Schicht beleg­ ten Fläche. Bei dem in Fig. 36 gezeigten Zustand sind zwei Spei­ cherzellen aus Fig. 35 parallel vorgesehen. Wie ebenfalls aus Fig. 36 zu sehen ist, werden ungenutzte Räume (Flächen) in der zweiten Schicht gebildet.

Als Ergebnis stellt sich heraus, daß die Entwicklung der Technik hin zum Bilden der Transistoren in der zweiten Schicht zu einer geringen Effizienz des Layouts führt, die direkt den Integra­ tionsgrad beeinflußt, solange von den Speicherzellen der gegen­ wärtige Aufbau benutzt wird.

Aus der EP 0 469 217 A1 ist eine Halbleiterspeichervorrichtung nach dem Oberbegriff des Anspruchs 20 bekannt.

Aus der US 5 001 539 ist eine statische Halbleiterspeichervor­ richtung bekannt, die eine Speicherzelle aufweist, bei der ein Paar von ersten Treibertransistoren, ein Paar von ersten Last­ transistoren, eine erste Versorgungspotentialanlegevorrichtung, die mit jedem der ersten Lasttransistoren zum Anlegen eines Ver­ sorgungspotentials verbunden ist, eine erste Massepotentialan­ legevorrichtung, die mit jedem der ersten Treibertransistoren zum Anlegen eines Massepotentials verbunden ist, einem Paar von ersten Zugriffstransistoren, von denen jeweils einer mit einem entsprechenden Verbindungsabschnitt zwischen einem der ersten Lasttransistoren und einem der ersten Treibertransistoren, die zusammen einen Teil eines Flip-Flops bilden, verbunden ist, einem Paar von ersten Bitleitungen, von denen jeweils eine mit jeweils einem der ersten Zugriffstransistoren verbunden ist, und eine erste Wortleitung, die mit einer Gateelektrode von jedem der ersten Zugriffstransistoren verbunden ist. Die ersten Treiber­ transistoren und die ersten Zugriffstransistoren weisen einen ersten Leitungstyp auf, der dem zweiten Leitungstyp der ersten Lasttransistoren entgegengesetzt ist.

Aus Patent Abstracts of Japan, E-1201, 13. Mai 1992, Vol. 16, Nr. 200 zur JP 4-30574 (A) ist eine statische CMOS Speicherzelle be­ kannt, bei der in einer ersten Schicht zwei n-Kanal-MOS-Treiber­ transistoren angeordnet sind, in einer zweiten darüberliegenden Schicht zwei p-Kanal-MOS-Lasttransistoren angeordnet sind, und in einer darüberliegenden dritten Schicht zwei n-Kanal-MOS-Zugriffs­ transistoren angeordnet sind.

Es ist Aufgabe der Erfindung, eine Halbleiterspeichervorrichtung und eine Speicherzellenstruktur anzugeben, deren Integrationsgrad verbessert werden kann.

Diese Aufgabe wird durch eine Halbleiterspeichervorrichtung nach Anspruch 1, 2, 3 oder 20 oder eine Speicherzellenstruktur nach Anspruch 13 oder 19 gelöst.

Vorteilhafte Weiterbildungen der Erfindung sind in den Unteran­ sprüchen beschrieben.

Bei einer statischen Halbleiterspeichervorrichtung werden die ersten und die zweiten Speicherzellen mit Transi­ storen des ersten Leitungstyps und Transistoren des zweiten Leitungstyps gebildet, wobei deren Anzahl gleich ist. Hierdurch wird eine effiziente Anordnung der Speicherzellen ermöglicht.

Es folgt die Beschreibung von Ausführungsbeispielen anhand der Figu­ ren.

Von den Figuren zeigen

Fig. 1 ein Äquivalenzschaltbild mit dem Aufbau von Speicherzellen gemäß einer ersten Ausfüh­ rungsform;

Fig. 2 ein Äquivalenzschaltbild mit einer Modifika­ tion des Aufbaus der Speicherzelle aus Fig. 1;

Fig. 3 ein Schaltbild mit einem Beispiel einer Trei­ berschaltung für eine Wortleitung gemäß dem Speicherzellaufbau aus Fig. 1;

Fig. 4 ein Schaltbild mit einem weiteren Beispiel einer Treiberschaltung für eine Wortleitung entsprechend dem Speicherzellaufbau aus Fig. 1;

Fig. 5 eine Perspektivansicht mit einem Elementlay­ out entsprechend einer Äquivalenzschaltung von Speicherzellen in Fig. 1;

Fig. 6 eine Schnittansicht des Aufbaus von Speicher­ zellen in Fig. 5;

Fig. 7 ein spezifisches Verbindungsmuster des Spei­ cherzellaufbaus in Fig. 1;

Fig. 8 eine Schnittansicht mit dem Aufbau einer Ga­ teelektrode eines Treibertransistors sowie eines Lasttransistors im Speicherzellaufbau aus Fig. 1;

Fig. 9 ein Schaltbild mit äquivalenten Kapazitäten, die im Speicheraufbau in Fig. 1 gebildet sind;

Fig. 10 eine Perspektivansicht einer spezifischen Verbindungsstruktur zum Verdeutlichen eines Bildungszustandes einer Kapazität in Fig. 9;

Fig. 11 eine Schnittansicht entlang der Linie XI-XI in Fig. 10;

Fig. 12-17 Schnittansichten mit einem ersten bis einem sechsten Schritt bei einem Herstellungsver­ fahren einer Speicherzelle gemäß Fig. 1;

Fig. 18 ein Äquivalenzschaltbild mit dem Aufbau von Speicherzellen gemäß einer zweiten Ausfüh­ rungsform;

Fig. 19 eine Perspektivansicht mit einem Elementlay­ out entsprechend dem Äquivalenzschaltbild aus Fig. 18;

Fig. 20 ein spezifisches Verbindungsmuster des Spei­ cherzellenaufbaus aus Fig. 18;

Fig. 21 ein Äquivalenzschaltbild mit dem Aufbau von Speicherzellen gemäß einer dritten Ausfüh­ rungsform;

Fig. 22 ein Schaltbild mit dem spezifischen Aufbau eines mit einer Bitleitung in dem Speicherzellauf­ bau aus Fig. 21 verbundenen Leseverstärkers;

Fig. 23 eine Perspektivansicht mit einem Elementlay­ out entsprechend dem Äquivalenzschaltbild aus Fig. 18;

Fig. 24 ein Äquivalenzschaltbild mit dem Aufbau einer Speicherzelle gemäß einer vierten Ausfüh­ rungsform;

Fig. 25 eine Perspektivansicht mit einem Elementlay­ out entsprechend dem Äquivalenzschaltbild aus Fig. 24;

Fig. 26 ein Äquivalenzschaltbild mit dem Aufbau einer Speicherzelle gemäß einer fünften Ausfüh­ rungsform;

Fig. 27 ein spezifisches Verbindungsmuster eines Speicherzellaufbaus aus Fig. 26;

Fig. 28 eine Perspektivansicht mit einem Elementlay­ out entsprechend dem Äquivalenzschaltbild aus Fig. 26;

Fig. 29 eine Schnittansicht des Aufbaus einer Spei­ cherzelle gemäß Fig. 28;

Fig. 30 eine Perspektivansicht mit dem Aufbau eines Photodetektors gemäß einer sechsten Ausfüh­ rungsform;

Fig. 31 ein Blockschaltbild mit dem Systemaufbau ei­ nes SRAM, wie er der Anmelderin bekannt ist;

Fig. 32 ein Schaltbild mit dem spezifischen Aufbau einer Speicherzelle aus Fig. 31;

Fig. 33 ein Äquivalenzschaltbild mit dem spezifischen Speicherzellaufbau einer Verbesserung der Speicherzelle aus Fig. 32;

Fig. 34 eine Perspektivansicht mit dem spezifischen Aufbau von Speicherzellen auf einem Halblei­ tersubstrat;

Fig. 35 eine Perspektivansicht mit einem Elementlay­ out entsprechend dem Äquivalenzschaltbild aus Fig. 33; und

Fig. 36 eine Schnittansicht von Strukturen von Spei­ cherzellen aus Fig. 35.

(Die erste Ausführungsform)

Fig. 1 ist ein Äquivalenzschaltbild mit dem Aufbau von Spei­ cherzellen gemäß einer ersten Ausführungsform.

In der Figur ist eine Äquivalenzschaltung gezeigt, bei der eine Speicherzelle 24 zwischen dem Paar von Bitleitungen 8a und 8b gebildet ist, und eine Speicherzelle 42 zwischen einem Paar von Bitleitungen 8c und 8d benachbart den Bitleitungen 8a und 8b ge­ bildet ist. Der Aufbau der Speicherzelle 24 ist entsprechend dem Äquivalenzschaltbild des Speicherzellenaufbaus gemäß Fig. 33 und wird daher nachfolgend nicht beschrieben. Der Aufbau der Speicherzelle 42 ist im wesentlichen gleich dem in der Speicher­ zelle 42, mit der Ausnahme, daß die Zugriffstransistoren p-Kanal Transistoren sind. Genauer gesagt, sind die Zugriffstransistoren 6a und 6b in der Speicherzelle 24 sind n-Kanal Transistoren, während die Zugriffstransistoren in der Speicherzelle 42 p-Kanal Transi­ storen sind. Bei dieser Ausführungsform bilden die benachbarten Speicherzellen 24 und 42 einen Satz (Set). Die n-Kanal MOS-Tran­ sistoren sind in der ersten Schicht 1 gebildet, die im Halblei­ tersubstrat gebildet ist, und die p-Kanal SOI-Transistoren sind in der zweiten Schicht 2 gebildet, die oberhalb des Halbleiter­ substrats angeordnet ist. Fig. 5 ist eine Perspektivansicht mit einem Layout von Elementen, die dem Äquivalenzschaltbild aus Fig. 1 entsprechen, und Fig. 6 ist eine Schnittansicht von Ele­ mentstrukturen in Fig. 5.

In Fig. 6 ist die Speicherzelle 24, die eine Logikelementeinheit bildet, von einer gestrichelten Linie umgeben, und weist zwei Transistoren in der zweiten Schicht 2 und vier Transistoren in der ersten Schicht 1 auf. Diese wird nachfolgend als "Speicher­ zelle vom 2/4 Typ" bezeichnet. Die Speicherzelle 42, die eine Logikelementeinheit bildet, umfaßt vier Transistoren in der zwei­ ten Schicht und zwei Transistoren in der ersten Schicht und nach­ folgend als "Speicherzelle vom 4/2 Typ" bezeichnet.

Die erste Schicht 1 ist aus monokristallinem Substrat, SOI oder Polysilizium gebildet. Die zweite Schicht 2 ist aus SOI oder Po­ lysilizium gebildet.

Die Speicherzelle vom 2/4 Typ 24 ist in der ersten Schicht 1 mit den Treibertransistoren 4a und 4b sowie den Zugriffstransistoren 6a und 6b gebildet, und ist in der zweiten Schicht 2 mit den Lasttransistoren 5a und 5b gebildet. Die Speicherzelle vom 4/2 Typ 42 ist in der ersten Schicht 1 mit den Treibertransistoren 4c und 4d gebildet, und ist in der zweiten Schicht 2 mit den Zu­ griffstransistoren 6c und 6d sowie den Lasttransistoren 5c und 5d gebildet.

Wie in Fig. 5 gezeigt, sind die zwei Speicherzellen so vorgese­ hen, daß die Zugriffstransistoren 6c und 6d der Speicherzelle vom 4/2 Typ oberhalb der Zugriffstransistoren 6a und 6b der Speicher­ zelle vom 2/4 Typ 24 angeordnet sind. Daher umfaßt bei den zwei benachbarten Speicherzellen die erste Schicht sechs Transistoren, und die zweite Schicht umfaßt ebenfalls sechs Transistoren. Daher wird eine nicht belegte (unbelegte) Fläche eliminiert, und ein effizientes Layout wird ermöglicht. Hierdurch kann eine belegte Gesamtfläche einer Halbleitervorrichtung verringert werden.

Ergänzend zu den oben beschriebenen Speicherzellen im SRAM kann die Erfindung auf Fälle angewendet werden, wo eine Schaltungsein­ heit eine Mehrzahl von Transistoren aufweist, die in einer Zeile oder in Matrixform angeordnet sind, und wobei in der einen Schal­ tungseinheit die Transistoren in der ersten Schicht gegenüber den in einer zweiten Schicht gebildeten Transistoren eine ver­ schiedene Anzahl aufweisen. Beispielsweise bei einem Fall, bei dem eine Schaltungseinheit in der ersten Schicht vorgesehen ist, und wobei Transistoren einer Anzahl a vorhanden sind, und bei der ferner eine zweite Schicht mit Transistoren einer verschiedenen Anzahl b vorgesehen sind, kann die Gesamtfläche der Schaltung durch die abwechselnde Kombination von Schaltungseinheiten vom b/a-Typ und vom a/b-Typ verringert werden, wobei die Schaltungen vom b/a-Typ jeweils mit der ersten Schicht mit a-Transistoren und der zweiten Schicht mit b-Transistoren versehen ist, und im zwei­ ten Fall die erste Schicht b-Transistoren und die zweite Schicht mit a-Transistoren versehen ist.

Die Fig. 3 und 4 sind Schaltbilder mit Schaltungen zum Treiben einer Wortleitung bei den in Fig. 1 gezeigten Speicherzellstruk­ turen.

Bei einer zweidimensionalen Anordnung der Speicherzellen werden eine X-Adresse und eine Y-Adresse zum Auswählen jeder Speicher­ zelle benutzt. Die X-Adresse entspricht einer Wortleitung. Bei dem in der Schaltung von Fig. 1 gezeigten SRAM umfassen die Speicherzellen 24 die Zugriffstransistoren 6a und 6b, die als n- Kanal MOS-Transistoren ausgebildet sind, und abwechselnd mit den Speicherzellen 42 angeordnet sind, die die Zugriffstransistoren 6c und 6d als p-Kanal SOI-Transistoren ausgebildet aufweisen. Da ein Potential zum Einschalten der Transistoren 6a und 6b ver­ schieden von einem Potential zum Einschalten der Transistoren 6c und 6d ist, müssen verschiedene Potentiale an die Wortleitungen zum Betreiben angelegt werden. Die Fig. 3 und 4 zweigen ein­ fache Beispiele eines X-Decoders für das SRAM-Speicherzellenfeld mit 256 Zeilen, die in X-Richtung ausgerichtet sind.

Es wird angenommen, daß die Zeilenadressen der Speicherzellen mit NMOS-Zugriffstransistoren durch eine Binärzahl (X0, X1, X2, X3, X4, X5, X6, X7) bezeichnet werden, wobei die Zahlen X0-X6 jeweils 0 oder 1 sind, und die Zahl X7 0 beträgt. Es wird ebenfalls an­ genommen, daß die Zeilenadressen der Speicherzellen mit PMOS-Zu­ griffstransistoren durch eine Binärnummer (Binärzahl) bezeichnet werden (X0, X1, X2, X3, X4, X5, X6, X7), wobei die Zahlen X0-X7 jeweils 1 oder 0 betragen, und die Zahl X7 1 beträgt. In diesem Fall kann der Decoder zum Bilden jeder Wortleitung den in den Fig. 3 und 4 gezeigten Aufbau aufweisen. Die Schaltung aus Fig. 3 ist aus NAND-Schaltungen für X0 (X0) -X7 (X7) und einem Inverter gebildet. Die Schaltung aus Fig. 7 ist aus nur NAND- Schaltungen für X0 (X0) -X7 (X7) gebildet.

Eine Beschreibung wird beispielsweise in Verbindung mit dem Fall vorgenommen, daß die X-Adresse (11001010) beträgt, und die Zeile die Zugriffstransistoren des n-Kanal-Typs aufweist. Wenn der Ein­ gang des X-Decoders von Fig. 3 mit X0, X1, X2, X3, X4, X5, X6 sowie X7 verbunden ist, erreicht das Potential der Wortleitung nur den "H"-Pegel in dem Fall, daß (X0-X7) = (11001010) beträgt, und dadurch werden die Zugriffstransistoren 6a und 6b eingeschal­ tet.

Nachfolgend wird eine Beschreibung für den Fall vorgenommen, daß die X-Adresse (10010011) ist, und die Zeile die Zugriffstransi­ storen vom p-Kanal-Typ aufweist. Wenn der Eingang des X-Decoders von Fig. 4 mit X0, X1, X2, X3, X4, X5, X6 und X7 verbunden ist, erreicht das Potential der Wortleitung den "L"-Pegel nur in dem Fall von (X0-X7) = (10010011), und dadurch werden die Zu­ griffstransistoren 6c und 6d eingeschaltet.

Fig. 7 zeigt ein spezielles Verbindungsmuster der Äquivalenz­ schaltung aus Fig. 1.

Obwohl Fig. 7 das Verbindungsmuster für die in Fig. 1 gezeigten Speicherzellen darstellt, sind die Speicherzellen nicht auf ein derartiges Verbindungsmuster beschränkt, vorausgesetzt, daß die gesamte belegte Fläche der Halbleitervorrichtung durch die Kom­ bination von Speicherzellen vom 2/4-Typ und Speicherzellen vom 4/2-Typ verringert werden kann.

In Fig. 7 zeigt der linke Bereich ein Verbindungsmuster für die erste Schicht 1, und der rechte Bereich zeigt ein Verbindungsmu­ ster für die zweite Schicht 2. Bezugszeichen entsprechen denen aus Fig. 1. Speicherknoten 14a-14d entsprechen Kontakten zwi­ schen den ersten und den zweiten Schichten 1 und 2. Kontakte 15a und 15b sind ebenfalls zwischen den ersten und den zweiten Schichten 1 und 2 gebildet und sind mit den Bitleitungen verbun­ den.

Durch Schraffur gekennzeichnete Bereiche bilden Gates der Transi­ storen und die Wortleitungen 7a und 7b. Kapazitäten 17a oder 17b sind zwischen jedem Gate der Treibertransistoren 4a-4d gebildet, und eine Kapazität 17c oder 17d ist zwischen jedem Gate der Last­ transistoren 5a und 5d sowie der Spannungsversorgungspotential­ leitung (Vcc) 12 gebildet.

Bei den in Fig. 7 beispielhaft dargestellten Speicherzellen sind Transistoren, deren Eigenschaft der Mehrheitstransistoren (Bulk) vergleichbar ist, in der zweiten Schicht gebildet, die Treiber­ transistoren und Lasttransistoren weisen dieselbe Konfiguration auf, und das Layout der Treiber- und Lasttransistoren in der er­ sten Schicht ist dasselbe wie in der zweiten Schicht. Wie aus Fig. 1 zu sehen ist, kann eine Gate 9a des Treibertransistors 4b gemeinsam mit einem Gate 9c des Lasttransistors 5b vorliegen, und ein Gate 9b des Treibertransistors 4a kann gemeinsam mit einem Gate 9d des Lasttransistors 5a vorliegen.

Fig. 8 ist eine Schnittansicht eines Aufbaus mit einem gemein­ samen Gate.

In der Figur liegt ein Kanal 21c des Transistors der zweiten Schicht 2 oberhalb des gemeinsamen Gates 9, das ebenfalls als Gate des Transistors in der ersten Schicht 1 dient. Das Vorsehen des gemeinsamen Gates 9 kann den Herstellungsprozeß vereinfachen. In diesem Fall weisen die erste und die zweite Schicht vollstän­ dig dasselbe Layout auf. Selbst im Fall eines Layouts, das nur ein Teil des Gates gemeinsam genutzt wird, kann der Herstellungs­ prozeß vereinfacht werden.

Bei den in Fig. 7 gezeigten Speicherzellen umfaßt die erste Schicht 1 die Kapazitäten 17a und 17b, die zwischen den Speicher­ knoten 14a bzw. 14b und der GND-Leitung 13 gebildet sind, und die zweite Schicht 2 umfaßt die Kapazitäten 17c und 17d, die zwischen den Speicherknoten 14a bzw. 14b und der GND-Leitung 13 gebildet sind. Hierdurch wird die Datenhaltewirkung der Speicherzellen verbessert, und das Auftreten von "Soft-Errors" effektiv unter­ drückt. Fig. 9 ist ein Äquivalenzschaltbild zum Verdeutlichen dieses Effekts.

Fig. 10 ist eine Perspektivansicht mit dem spezifischen Aufbau der Kapazität 17a in Fig. 7 und um diese herum. Fig. 11 ist eine Schnittansicht entlang der Linie XI-IX aus Fig. 10.

In den Figuren erstreckt sich eine L-förmige Verbindungsschicht 9a über die GND-Leitung 13. Ein Ende der Verbindungsschicht 9a wirkt als Gateelektrode des Treibertransistors 4a, und das andere Ende bildet einen Knoten 14a, d. h. einen Kontakt. Es ist zu se­ hen, daß die Kapazität 17a durch die kreuzende Struktur der Ver­ bindungsschicht 9a über der GND-Leitung 13 gebildet wird. Wie oben beschrieben existiert die Kapazität zwischen dem Speicher­ knoten 14 und der GND-Leitung 13, an gegenüberliegenden Seiten eines Isolationsfilms 18. Da diese Kapazität die elektrische La­ dung des Speicherknotens speichert, kann die Datenhaltefähigkeit der Speicherzelle erhöht werden.

In Fig. 10 sind ein Source 10a und ein Drain 11a des Transistors 4a durch Implantieren von Fremdatomen unter Benutzung des Gates als Maske gebildet. Selbst wenn die Fremdatome auf diese Weise implantiert werden, werden die Fremdatome nicht in einem Bereich 13a (nicht gezeigt) unter der Kapazität 17a implantiert. Da bei dieser Speicherzelle der Bereich 13a als Teil der GND-Leitung 13 benutzt wird, muß ein hoher Widerstand dieses Abschnitts verhin­ dert werden. Für diesen Zweck sind die folgenden Schritte (oder vergleichbare) notwendig. Die Fremdatome werden vorab in den Ab­ schnitt 13a implantiert, oder nur das Gate 9a des Treibertransi­ stors 4a wird vor dem Bemustern der anderen Bereiche bemustert. Dann werden Fremdatome auch in die GND-Leitung während der Fremd­ atomimplantation zum Bilden des Source/Drain implantiert. Danach werden Gate 9a und der Speicherknoten 14a verbunden. Dasselbe gilt bezüglich der Bildung der Kapazität zwischen dem Gate des Lasttransistors und der Versorgungspotentialleitung.

Die Fig. 12-17 sind Schnittansichten mit einem Herstellungs­ verfahren der Speicherzellstruktur entsprechend der in Fig. 7 gezeigten. Diese Figuren zeigen Schnittansichten von Strukturen gemäß einer Reihenfolge von Schritten, und der Transistorteil, der Kontaktteil zwischen den ersten und den zweiten Schichten, und der Kontaktteil zu einer Aluminiumverbindung sind in diesen Figuren jeweils getrennt an den Positionen A, B bzw. C gezeigt.

Zuerst wird zum Bilden eines aktiven Bereichs auf einer Haupt­ oberfläche eines Halbleitersubstrats 20 ein Feldoxidfilm 71 ge­ bildet, zum Beispiel durch eine LOCOS-Methode. Dann wird die Hauptoberfläche des Halbleitersubstrats 20 einer thermischen Oxi­ dation ausgesetzt, zum Bilden eines Gateoxidfilms 73 auf der ge­ samten Oberfläche. Eine Öffnung wird in einem vorbestimmten Be­ reich des Film 73 gebildet, zum Bilden eines Kontakts 75, unter Benutzung beispielsweise eines Resists als Maske (Fig. 12).

Polysilizium wird auf der gesamten Oberfläche des Gateoxidfilms 73 gebildet und dann in eine vorbestimmte Konfiguration bemu­ stert, zum Bilden einer Gateelektrode 77 und einer damit verbun­ denen Verbindungsschicht 79. In dem Kontaktteil (c) mit der Alu­ miniumverbindung wird das Polysilizium durch Ätzen vollständig entfernt (Fig. 13).

Dann wird ein Isolationszwischenschichtfilm 81 auf der gesamten Oberfläche der Gateelektrodenschicht 79 und dem freigelegten Be­ reich des Gateoxidfilms 73 gebildet. Der Isolationszwischen­ schichtfilm 81 ist zum Trennen der ersten und der zweiten Schich­ ten voneinander vorgesehen. Nach dem Verflachen des Isolations­ zwischenschichtfilms wird eine Kontaktöffnung (Kontaktloch) 83 zum Verbinden der ersten und der zweiten Schichten miteinander gebildet. In dem Aluminiumkontaktteil (C) wird eine Kontaktöff­ nung 85 zum Freilegen der Hauptoberfläche des Halbleitersubstrats 20 gebildet (siehe Fig. 14).

Polysilizium wird über dem gesamten Isolationszwischenschichtfilm 81 und den Kontaktlöchern 83 und 85 gebildet, und wird in eine vorbestimmte Konfiguration bemustert, zum Bilden von Schichten eines aktiven Bereichs 87a, 87b und 87c. Diese Schichten des ak­ tiven Bereichs werden durch das Feststoffphasen-(Festphasen-) Wachstumsverfahren oder das Laser-Rekristallisierungsverfahren in eine monokristalline Struktur gebracht. Auf Information durch die Kristallorientierung der Kristalloberfläche des Substrats kann über den Kontaktbereich (B) und den Aluminiumkontaktbereich (C) (siehe Fig. 15) zugegriffen werden.

Ein Gateisolationsfilm 89 ist über den gesamten aktiven Bereichen 87a-87c gebildet, und eine Öffnung 88 ist nur in dem aktiven Be­ reich 87b gebildet. Polysilizium zum Bilden der Gateelektrode wird über dem gesamten Gateisolationsfilm 89 gebildet und in vor­ bestimmte Konfigurationen bemustert. Wie aus der Figur zu sehen ist, umfassen sowohl der Transistorteil (A) und der Kontaktteil (B) die ersten und die zweiten Schichten der Layouts, deren Mu­ ster miteinander übereinstimmen (siehe Fig. 16). Dann wird eine Gateelektrodenschicht 91 mit einem Isolationszwischenschichtfilm 93 bedeckt, der auf der gesamten Oberfläche gebildet wird. Am Aluminiumkontaktbereich (C) wird eine Öffnung 94 für einen Kon­ takt gebildet. Eine Aluminiumschicht wird über den gesamten Iso­ lationszwischenschichtfilm 93 einschließlich der Öffnung 94 ge­ bildet und in eine vorbestimmte Konfiguration bemustert, zum Bil­ den einer Aluminiumverbindung 95. Daher wirkt der Isolationszwi­ schenschichtfilm 93 als Isolationszwischenschichtfilm zum Isolie­ ren der Verbindungsstruktur in der zweiten Schicht von der Alumi­ niumverbindungsschicht und weiteren (siehe Fig. 17).

Die Polysiliziumgateelektrodenschicht kann eine Zwei-Schicht­ struktur aufweisen, gebildet aus einer Polysilizium- und Metall­ verbindung, wie Wolframsilizid oder wie Titansilizid, zum Verrin­ gern des Verbindungswiderstands.

Fig. 2 ist ein Äquivalenzschaltbild mit Aufbauten, bei welchem benachbarte Speicherzellen selbst denselben Aufbau wie in Fig. 1 aufweisen, aber die Bitleitungen 8b und 8c in Fig. 1 als gemein­ same Bitleitung als Bitleitung 86 gebildet sind. Die Treiber­ schaltung für die Wortleitungen 7a und 7b bei dieser Ausführungs­ form kann dieselbe wie die in den Fig. 3 und 4 gezeigt sein, aber es ist notwendig, die jeweiligen Wortleitungen unabhängig zu treiben, da die Bitleitung 8b gemeinsam benutzt wird. Die Struk­ turen für die benachbarten Speicherzellen in Fig. 2 können den­ selben Effekt wie die in Fig. 1 gezeigten Speicherzellen bezüg­ lich der belegten Fläche bewirken.

(Zweite Ausführungsform)

Fig. 18 ist ein Äquivalenzschaltbild von Speicherzellstrukturen gemäß einer zweiten Ausführungsform.

Bei dieser Ausführungsform sind die in derselben Speicherzelle enthaltenen Zugriffstransistoren 6a und 6b in den verschiedenen Schichten gebildet, d. h. in der ersten bzw. der zweiten Schicht 1, 2. Daher weist jede Speicherzelle eine 3/3-Struktur auf, bei welcher die erste Schicht drei Transistoren aufweist, und die zweite Schicht ebenfalls drei Transistoren aufweist.

Wie aus Fig. 19 ersichtlich ist, wo ein Layout von Elementen entsprechend der Äquivalenzschaltung aus Fig. 18 gezeigt ist, weist der Zugriffstransistor 6b in einer der Speicherzellen 33a einen Bereich auf, der über einem Bereich des Zugriffstransistors 6d der benachbarten anderen Speicherzelle 33 liegt, wodurch die belegte Fläche effektiv als Ganzes benutzt werden kann. Die Trei­ berschaltungen zum Treiben der Wortleitungen 7a und 7b können den Aufbau gemäß der ersten Ausführungsform aus den Fig. 3 und 4 aufweisen, aber es ist notwendig, die Treiberschaltung der Wort­ leitung so zu steuern, daß beide Wortleitungen 7a und 7b gleich­ zeitig ausgewählt werden, da der Leitungstyp der Zugriffstransi­ storen in derselben Speicherzelle voneinander unterschiedlich ist.

Fig. 20 zeigt ein spezifisches Verbindungsmuster der Äquiva­ lenzschaltung aus Fig. 18.

Entsprechend dem Layout aus Fig. 20 kann der Zugriffstransistor 6b der Speicherzelle 33a über dem Zugriffstransistor 6c der ande­ ren benachbarten Speicherzelle 33b angeordnet sein. Die übrigen Strukturen entsprechen im wesentlichen denen in Fig. 7.

(Dritte Ausführungsform)

Fig. 21 ist ein Äquivalenzschaltbild mit dem Aufbau von Spei­ cherzellen gemäß einer dritten Ausführungsform.

Bei dieser Ausführungsform ist eine der benachbarten Speicherzel­ len 23 vom 2/3-Typ, und die andere Speicherzelle 32 ist vom 3/2- Typ. Bei dieser Ausführungsform ist nur ein Zugriffstransistor in einer Speicherzelle vorgesehen, der mit der Bitleitung 8 verbun­ den ist. Der Grund ist wie folgt.

Ein Potential des Speicherknotens ist in dem Fall stabil, wenn die der Mehrzahl entsprechenden Transistoren in der zweiten Schicht gebildet sind, verglichen mit dem SRAM, der Polysilizium TFTs benutzt. Daher ist es nicht notwendig, eine Potentialdiffe­ renz zwischen Speicherknoten auf das Bitleitungspaar zum Lesen zu holen, wobei die Speicherknoten an gegenüberliegenden Seiten des Bitleitungspaares angeordnet sind, wie es bei der ursprünglichen Technik der Fall war, sondern es ist möglich, direkt das Potenti­ al des Speicherknotens an einer Seite zu erfassen (zu holen), zum Lesen der Änderung des erfaßten Potentials, wobei die in der Speicherzelle gespeicherte Information erkannt werden kann.

Fig. 23 ist eine Perspektivansicht mit einem Layout von Elemen­ ten entsprechend der Äquivalenzschaltung aus Fig. 21. Wie aus der Figur zu sehen ist, sind die benachbarten Speicherzellen in einer abwechselnden Weise angeordnet, wobei der Zugriffstransi­ stor 6a in einer der benachbarten zwei Speicherzellen oberhalb des Zugriffstransistors 6c der anderen Speicherzelle angeordnet ist, wodurch die belegte Fläche der Speicherzelle verringert wer­ den kann.

Fig. 22 zeigt einen spezifischen Aufbau einer Leseverstärker­ schaltung, die mit der Bitleitung 8 in Fig. 21 verbunden ist.

Die in Fig. 22 gezeigte Schaltung ist vom sogenannten "NMOS- kreuzgekoppelten Typ" und wird allgemein beispielsweise in einem Leseverstärker eines dynamischen Speichers für wahlfreien Zugriff (DRAM) benutzt. Bei dem DRAM ist nur eine Bitleitung mit einer Speicherzelle verbunden. Daher ist die eine Bitleitung mit dem Anschluß Vin in Fig. 22 verbunden, und der Anschluß Vin ist mit der Bitleitung einer anderen Speicherzelle verbunden, auf die nicht gleichzeitig mit der Speicherzelle aus Fig. 22 zugegriffen wird.

Ebenfalls bei der Speicherzelle des SRAM aus Fig. 21 ist die Bitleitung 8 mit dem Anschluß Vin verbunden, und der Anschluß Vin ist mit der Bitleitung einer anderen Speicherzelle verbunden, auf die nicht gleichzeitig zugegriffen wird, oder er ist mit dem Spannungsversorgungspotential Vcc verbunden. Daher kann die In­ formation in jeder Speicherzelle aus Fig. 21 gelesen werden.

(Vierte Ausführungsform)

Fig. 24 ist ein Äquivalenzschaltbild mit dem Aufbau von Spei­ cherzellen gemäß einer vierten Ausführungsform.

Bei der voranstehend beschriebenenen dritten Ausführungsform be­ sitzt eine Speicherzelle einen Zugriffstransistor. Bei dieser Ausführungsform ist ein Transfergatter für eine Speicherzelle vorgesehen. Genauer gesagt, ein Transfergatter 16 ist durch Kom­ bination eines NMOS-Zugriffstransistors 16a und eines PMOS-Zu­ griffstransistors 16b gebildet. Das Transfergatter 16 verbindet die Bitleitung 8 mit einem Flip-Flop, das aus den Treibertransi­ storen 4a und 4b sowie den Lasttransistoren 5a und 5b gebildet ist. Das Transfergatter 16 ist mit dem Speicherknoten 14b verbun­ den. Bei dieser Ausführungsform ist die erste Schicht 1 mit den Treibertransistoren 4a und 4b und dem Zugriffstransistor 16a des Transfergatters 16 versehen, und die zweite Schicht 2 ist mit den Lasttransistoren 5a und 5b sowie dem Zugriffstransistor 16b des Transfergatters 16 versehen.

Fig. 25 ist eine Perspektivansicht, mit einem Elementlayout ent­ sprechend der Äquivalenzschaltung aus Fig. 24. Wie aus Fig. 25 zu sehen, umfaßt die Speicherzelle in dieser Ausführungsform die erste mit drei Transistoren versehene Schicht und die zweite mit drei Transistoren versehene Schicht. Daher können die Speicher­ zellen ohne nichtbelegten Bereich gebildet werden, und daher kann die durch die Speicherzellen belegte Fläche verringert werden.

Die Speicherzellenstruktur dieser Ausführungsform weist Vorteile und Merkmale auf, die nicht durch die dritte Ausführungsform rea­ lisiert werden. Die Speicherzelle aus Fig. 21 umfaßt den Zu­ griffstransistor von nur einem Typ, z. B. NMOS-Typ oder PMOS-Typ. Daher wird beim Datenschreibbetrieb, und insbesondere bei einem Betrieb zum Zugreifen auf den Speicherknoten über die Bitleitung zum Invertieren der Daten, eine Differenz entsprechend der Schwellspannung des Zugriffstransistors zwischen den Potentialen der Bitleitung und dem Speicherknoten erzeugt. Der Schreibbetrieb der Speicherzelle wird durch diese Potentialdifferenz instabil.

Dieser Nachteil wird nachfolgend beispielhaft in Verbindung mit dem Fall beschrieben, daß der Speicherknoten 14b in Fig. 21 be­ reits die Information auf "H"-Pegel hält und die Wortleitung 7a und Bitleitung 8 auf "L"-Pegel gesetzt sind, zum Schreiben der Information auf "L"-Pegel in den Speicherknoten 14b. Zuerst wird der Zugriffstransistor 6a eingeschaltet, so daß der Strom vom Speicherknoten 14b "H"-Pegel in Richtung auf die Bitleitung 8 fließt, wodurch das Potential des Speicherknotens 14b verringert wird. Wenn das Potential des Speicherknotens 14b auf die Schwell­ spannung des Zugriffstransistors 6a absinkt, wird der Zugriffs­ transistor ausgeschaltet. Als Ergebnis sinkt das Potential des Speicherknotens 14b nicht hinreichend ab, so daß die Informa­ tionshaltewirkung der Speicherzelle instabil wird.

Währenddessen benutzt die Struktur der Speicherzelle gemäß Fig. 24 das Transfergatter 16 anstelle des Zugriffstransistors. Daher sind entweder der Transistor 14a des NMOS-Typ oder der Transistor 16b des PMOS-Typs im EIN-Zustand beim Lese-/Schreibbetrieb. Folg­ lich tritt bei der Speicherzelle nicht der instabile Lese- /Schreibbetrieb oder andere instabile Betriebsbedingungen auf, die bei einem Transistor gemäß der dritten Ausführungsform durch die Schwellspannung bewirkt werden. Da ferner keine Beeinflussung durch die Schwellspannung des Zugriffstransistors auftritt, kann die Information auf "H"-Pegel oder auf "L"-Pegel in die Speicher­ zelle gemäß dem Potential der Bitleitung ohne Potentialverringe­ rung eingeschrieben werden, so daß ebenfalls die Zuverlässigkeit des Lesebetriebs verbessert wird.

(Fünfte Ausführungsform)

Fig. 26 ist ein Äquivalenzschaltbild mit einem Speicherzellauf­ bau einer fünften Ausführungsform.

Die Speicherzelle bildende Logikelemente sind von Art und Anzahl gleich den Logikelementen der Speicherzelle aus Fig. 33. Aller­ dings weist bei dieser Ausführungsform die Speicherzelle eine Drei-Schichtstruktur auf. Die erste Schicht 1 ist mit Treiber­ transistoren 4a und 4b versehen, die zweite Schicht 2 weist die Lasttransistoren 5a und 5b auf, und eine dritte Schicht 3 ist mit den Zugriffstransistoren 6a und 6b versehen. Fig. 28 ist eine perspektivische Ansicht mit einem Elementlayout entsprechend der Äquivalenzschaltung aus Fig. 26, und Fig. 29 ist eine Schnitt­ ansicht davon.

Wie aus diesen Figuren zu sehen ist, ist die Speicherzelle gemäß dieser Ausführungsform eine SRAM-Speicherzelle in Drei-Schicht­ struktur, bei welcher die drei Schichten jeweils mit zwei Transi­ storen versehen sind, und sie wird daher nachfolgend als "Spei­ cherzelle vom 3/3/3-Typ" bezeichnet.

Fig. 27 zeigt ein spezifisches Beispiel eines Verbindungsmusters des SRAM der Drei-Schichtstruktur.

Bei diesem Beispiel sind die Zugriffstransistoren 6a und 6b in der dritten Schicht aus folgendem Grunde gebildet. Die Bitleitun­ gen 8a und 8b sowie die Wortleitung 7 sind mit diesen Zugriffs­ transistoren verbunden. Das Vorsehen der Zugriffstransistoren der dritten Schicht verringert die Kontakthöhen, wodurch ein Bereich (Rahmen) für den Herstellungsprozeß vergrößert wird. Allerdings können die Zugriffstransistoren 6a und 6b in der ersten oder der zweiten Schicht vorgesehen sein, wobei in diesem Fall die Schich­ ten jeweils Transistoren derselben Anzahl, d. h. zwei aufweisen, so daß die belegte Fläche der Speicherzellen vorteilhaft als Gan­ zes verringert werden kann.

Bei den oben beschriebenen Ausführungsformen sind die Treiber­ transistoren in der ersten Schicht und die Lasttransistoren in der zweiten Schicht vorgesehen. Die Treibertransistoren und die Lasttransistoren können die beabsichtigten Funktionen nur durch entsprechenden komplementären Betrieb wahrnehmen. Daher können die Transistoren in der jeweiligen Schicht als Treibertransisto­ ren oder Lasttransistoren bezeichnet werden. Daher kann ein ver­ gleichbarer Effekt wie bei den obigen Ausführungsformen bei Spei­ cherzellen erhalten werden, bei welchen die erste Schicht mit Lasttransistoren und die zweite Schicht mit Treibertransistoren versehen ist. Bei den oben beschriebenen Ausführungsformen und Beispielen wurde die Erfindung auf Speicherzellen in einen SRAM angewendet. Allerdings kann die Erfindung auf Speicherzellen ari­ derer Speichervorrichtungen angewendet werden, und auch auf Halb­ leitervorrichtungen, die andere Logikelemente (logische Elemente) bilden.

(Sechste Ausführungsform)

Fig. 30 ist eine Perspektivansicht einer sechsten Ausführungs­ form, wobei die Erfindung auf einen Photosensor angewendet wird.

In Fig. 30 ist eine Elementeinheit gebildet, die eine erste (un­ tere) Schicht aufweist und mit einem CCD 151 sowie einem Zugriff­ stransistor 161 versehen ist, sowie eine zweite (obere) Schicht aufweist, die über einen Kontakt 159 mit einem Photodetektor 157 versehen ist. Es ist ebenfalls eine Elementeinheit geschaffen, die eine erste, nur mit einem CCD 153 versehene Schicht aufweist, sowie eine zweite Schicht, die mit einem Photodetektor 163 und einen Zugriffstran­ sistor 165 versehen ist und mit der ersten Schicht über einen Kontakt 167 verbunden ist. Diese Elementeinheiten sind alternierend zueinander vorgesehen, wodurch die durch die Detektoren belegte Fläche verringert werden kann.

Claims (20)

1. Statische Halbleiterspeichervorrichtung mit einer ersten Speicherzel­ le (24) und einer der ersten Speicherzelle lateral benachbarten zweiten Speicherzelle (42), die jeweils ein Flip-Flop bildende Transistoren benutzen, zum Speichern von Daten, wobei die erste Speicherzelle aufweist:
ein Paar von ersten Treibertransistoren (4a, 4b), die einen Teil eines ersten Flip-Flops bilden,
ein Paar von ersten Lasttransistoren (5a, 5b), die einen weiteren Teil des ersten Flip-Flops bilden und von denen jeweils einer mit jeweils einem der ersten Treibertransistoren (4a, 4b) durch einen Verbindungsabschnitt verbunden ist,
eine erste Versorgungspotentialanlegevorrichtung (12), die mit jedem der ersten Lasttransistoren verbunden ist, zum Anlegen ei­ nes Versorgungspotentials,
eine erste Erdpotentialanlegevorrichtung (13), die mit jedem der ersten Treibertransistoren verbunden ist, zum Anlegen eines Erd­ potenitals,
ein Paar von ersten Zugriffstransistoren (6a, 6b), von denen jeweils einer mit jeweils einem der Verbindungsabschnitte (14a, 14b) zwischen einem der er­ sten Treibertransistoren und einem der ersten Lasttransistoren verbunden sind,
ein Paar von ersten Bitleitungen (8a, 8b), von denen jeweils eine mit jeweils einem der er­ sten Zugriffstransistoren (6a, 6b) verbunden ist,
und eine erste Wortleitung (7a), die mit einer Gateelektrode von jedem der ersten Zugriffstransistoren (6a, 6b) verbunden ist,
und wobei die zweite Speicherzelle aufweist:
ein Paar von zweiten Treibertransistoren (4c, 4d), die einen Teil eines zweiten Flip-Flops bilden,
ein Paar von zweiten Lasttransistoren (5c, 5d), die einen weite­ ren Teil des zweiten Flip-Flops bilden und von denen jeweils einer mit jeweils einem der ersten Treibertransistoren (4c, 4d) durch einen Verbindungsabschnitt verbunden ist,
einen zweiten Versorgungspotentialanlegevorrichtung (12), die mit jedem der zweiten Lasttransistoren verbunden ist, zum Anlegen ei­ nes Versorgungspotentials,
eine zweite Erdpotentialanlegevorrichtung (13), die mit jedem der zweiten Treibertransistoren verbunden ist zum Anlegen eines Erd­ potentials,
ein Paar von zweiten Zugriffstransistoren (6c, 6d), von denen jeweils einer mit jeweils einem der Verbindungsabschnitte (14c, 14d) zwischen einem der zweiten Treibertransistoren und einem der zweiten Lasttransisto­ ren verbunden sind,
ein Paar von zweiten Bitleitungen (8c, 8d), von denen jeweils eine mit jeweils einem der zweiten Zugriffstransistoren (6c, 6d) verbunden ist, und
eine zweite Wortleitung (7b), die mit einer Gateelektrode von jedem der zweiten Zugriffstransistoren (6c, 6d) verbunden ist,
und wobei die ersten und die zweiten Treibertransistoren und die ersten Zugriffstransistoren von einem ersten Leitungstyp sind, und die ersten und die zweiten Lasttransistoren und die zweiten Zugriffstransistoren von einem zweiten Leitungstyp entgegengesetzt dem ersten Leitungstyp sind. (Fig. 1)

2. Statische Halbleiterspeichervorrichtung mit einer ersten Speicherzelle (33a) und einer der ersten Speicherzelle lateral benachbarten zweiten Speicherzelle (33b), die jeweils ein Flip-Flop bil­ dende Transistoren zum Speichern von Information aufweisen,
wobei die erste Speicherzelle aufweist:
ein Paar von ersten Treibertransistoren (4a, 4b), die einen Teil eines ersten Flip-Flops bilden,
ein Paar von ersten Lasttransistoren (5a, 5b), die einen anderen Teil des ersten Flip-Flops bilden und von denen jeweils einer mit jeweils einem der er­ sten Treibertransistoren durch einen Verbindungsabschnitt verbunden ist,
eine erste Versorgungspotentialanlegevorrichtung (12), die mit jedem der ersten Lasttransistoren verbunden ist, zum Anlegen ei­ nes Versorgungspotentials,
eine erste Erdpotentialanlegevorrichtung (13), die mit jedem der ersten Treibertransistoren verbunden ist, zum Anlegen eines Erd­ potentials,
ein Paar von ersten Zugriffstransistoren (6a, 6b), von denen jeweils einer mit jeweils einem der Verbindungsabschnitte (14a, 14b) zwischen einem der er­ sten Treibertransistoren und einem der ersten Lasttransistoren verbunden ist,
ein Paar von ersten Bitleitungen (8a, 8b), von denen jeweils eine mit jeweils einem der er­ sten Zugriffstransistoren verbunden ist, und
eine erste Wortleitung (7a), die mit einer Gateelektrode von einem der ersten Zugriffstransistoren verbunden ist,
und wobei die zweite Speicherzelle aufweist:
ein Paar von zweiten Treibertransistoren (4c, 4d), die einen Teil eines zweiten Flip-Flops bilden,
ein Paar von zweiten Lasttransistoren (5c, 5d), die einen anderen Teil des zweiten Flip-Flops bilden und von denen jeweils einer mit jeweils einem der er­ sten Treibertransistoren durch einen Verbindungsabschnitt verbunden ist,
eine zweite Versorgungspotentialanlegevorrichtung (12), die mit jedem der zweiten Lasttransistoren verbunden ist, zum Anlegen eines Versorgungspotentials,
eine zweite Erdpotentialanlegevorrichtung (13), die mit jedem der zweiten Treibertransistoren verbunden ist, zum Anlegen eines Erd­ potentials,
ein Paar von zweiten Zugriffstransistoren (6c, 6d), von denen jeweils einer mit jeweils einem der Verbindungsabschnitte (14c, 14d) zwischen einem der zweiten Trei­ bertransistoren und einem der zweiten Lasttransistoren verbunden ist,
ein Paar von zweiten Bitleitungen (8c, 8d), von denen jeweils eine mit jeweils einem der zweiten Zugriffstransistoren verbunden ist, und
eine zweite Wortleitung (7b), die mit einer Gateelektrode von einem der zweiten Zugriffstransistoren verbunden ist,
und wobei die ersten und die zweiten Treibertransistoren, einer der ersten Zugriffstransistoren und einer der zweiten Zugriffs­ transistoren von einem ersten Leitungstyp sind und
die ersten und die zweiten Lasttransistoren, der andere der er­ sten Zugriffstransistoren und der andere der zweiten Zugriffs­ transistoren von einem zweiten Leitungstyp entgegengesetzt dem ersten Leitungstyp sind. (Fig. 18)

3. Statische Halbleiterspeichervorrichtung mit einer ersten Speicherzelle (23) und einer der ersten Speicherzelle lateral benachbarten zweiten Speicherzelle (32), die jeweils ein Flip-Flop bildende Transistoren zum Speichern von Information aufweisen,
wobei die erste Speicherzelle aufweist:
ein Paar von ersten Treibertransistoren (4a, 4b), die einen Teil eines ersten Flip-Flops bilden,
ein Paar von ersten Lasttransistoren (5a, 5b), die einen anderen Teil des ersten Flip-Flops bilden und von denen jeweils einer mit jeweils einem der ersten Treibertransistoren durch einen Verbindungsabschnitt verbunden ist,
eine erste Versorgungspotentialanlegevorrichtung (12), die mit jedem der ersten Lasttransistoren verbunden ist, zum Anlegen ei­ nes Versorgungspotentials,
eine erste Erdpotentialanlegevorrichtung (13), die mit jedem der ersten Treibertransistoren verbunden ist, zum Anlegen eines Erd­ potentials,
einen ersten Zugriffstransistor (6a), der mit einem der Verbindungs­ abschnitte (14b) zwischen einem (4b) der ersten Treibertransisto­ ren und einem (5b) der ersten Lasttransistoren verbunden ist, und eine erste Wortleitung (7a), die mit einer Gateelektrode des er­ sten Zugriffstransistors verbunden ist,
wobei die zweite Speicherzelle aufweist:
ein Paar von zweiten Treibertransistoren (4c, 4d), die einen Teil eines zweiten Flip-Flops bilden,
ein Paar von zweiten Lasttransistoren (5c, 5d), die einen anderen Teil des zweiten Flip-Flops bilden und von denen jeweils einer mit jeweils einem der zweiten Treibertransistoren durch einen Verbindungsabschnitt verbunden ist,
eine zweite Versorgungspotentialanlegevorrichtung (12), die mit jedem der zweiten Lasttransistoren verbunden ist, zum Anlegen eines Versorgungspotentials,
eine zweite Erdpotentialanlegevorrichtung (13), die mit jedem der zweiten Treibertransistoren verbunden sind, zum Anlegen eines Erdpotentials,
einen zweiten Zugriffstransistor (6c), der mit einem der Verbindungs­ abschnitte (14c) zwischen einem (4c) der zweiten Treibertransisto­ ren und einem (5c) der zweiten Lasttransistoren verbunden ist, eine zweite Wortleitung (7b), die mit einer Gateelektrode des zweiten Zugriffstransistors verbunden ist,
und wobei der erste und der zweite Zugriffstransistor mit einer gemeinsamen Bitleitung (8) verbunden sind, die ersten und die zweiten Treibertransistoren und der zweite Zugriffstransi­ stor von einem ersten Leitungstyp sind, und die ersten und die zweiten Lasttransistoren und der erste Zugriffstransistor von einem zweiten Leitungstyp entgegengesetzt dem ersten Leitungstyp sind. (Fig. 21)

4. Halbleiterspeichervorrichtung nach einem der Ansprüche 1-3, dadurch ge­ kennzeichnet, daß die Transistoren des ersten Leitungstyps in einer ersten Schicht (1) in einem Halbleitersubstrat (20) gebildet sind, und die Transistoren des zweiten Leitungstyps in einer zweiten Schicht (2) gebildet sind, die auf der ersten Schicht (1) mit einer dazwischenliegenden Isolationsschicht (81) gebildet ist.

5. Halbleiterspeichervorrichtung nach einem der Ansprüche 1 bis 4, dadurch ge­ kennzeichnet, daß die Transistoren des zweiten Leitungstyps einen SOI-Transistor umfassen.

6. Halbleiterspeichervorrichtung nach einem der Ansprüche 1, 4 oder 5, da­ durch gekennzeichnet, daß die Transistoren des ersten Leitungstyps dasselbe planare Muster wie die Transistoren des zweiten Leitungstyps aufweisen.

7. Halbleiterspeichervorrichtung nach einem der Ansprüche 1 oder 4 bis 6, da­ durch gekennzeichnet, daß
die erste Speicherzelle ausgewählt wird, wenn die erste Wortlei­ tung einen "H"-Pegel erreicht, und
die zweite Speicherzelle ausgewählt wird, wenn die zweite Wort­ leitung einen "L"-Pegel erreicht.

8. Halbleiterspeichervorrichtung nach einem der Ansprüche 1 oder 4 bis 7, da­ durch gekennzeichnet, daß
die Transistoren des ersten Leitungstyps n-Kanal MOS-Transistoren sind, und
die Transistoren des zweiten Leitungstyps p-Kanal MOS-Transisto­ ren sind.

9. Halbleiterspeichervorrichtung nach einem der Ansprüche 1 oder 4 bis 8, dadurch gekennzeichnet, daß eine Bitleitung, die das erste Bitleitungspaar bildet, und eine Bitleitung, die das zweite Bitleitungspaar bildet, gemeinsam eine Leitung benutzen.

10. Halbleiterspeichervorrichtung nach Anspruch 2 oder 4, da­ durch gekennzeichnet, daß der andere der ersten Zugriffstransistoren oberhalb des einen der zweiten Zugriffstransistoren angeordnet ist.

11. Halbleiterspeichervorrichtung nach Anspruch 3 oder 4, da­ durch gekennzeichnet, daß der erste Zugriffstransistor oberhalb des zweiten Zugriffstransi­ stors angeordnet ist.

12. Halbleiterspeichervorrichtung nach einem der Ansprüche 1-11, dadurch gekennzeichnet, daß die Verbindungsabschnitte zwischen den Treiber- und den Lasttransistoren (4a-d, 5a-d) einerseits und andererseits die Versorgungspotential- und die Massepotential­ anlegevorrichtung jeweils so angeordnet sind, daß sie einander in vertikaler Richtung kreuzen, so daß eine Kapazität (17a-17d) an einer Kreuzung zwischen jedem der Verbindungsabschnitte und einer Po­ tentialanlagevorrichtung gebildet ist.

13. Speicherzellenstruktur einer Halbleiterspeichervorrichtung mit Transistoren, die ein Flip-Flop zum Speichern von Information bilden, mit
einem Paar von Treibertransistoren (4a, 4b), die einen Teil des Flip-Flops bilden,
einem Paar von Lasttransistoren (5a, 5b), die einen anderen Teil des Flip-Flops bilden und von denen jeweils einer mit einem der Treibertransisto­ ren verbunden ist, und
einem Transfergatter (16), das aus einem Transistor (16a) eines ersten Leitungstyps und einem zweiten Transistor (16b) eines zweiten Leitungstyps entgegengesetzt dem ersten Leitungstyp ge­ bildet ist und mit einem Verbindungsabschnitt (14b) zwischen ei­ nem (4b) der Treibertransistoren und einem (5b) der Lasttransi­ storen verbunden ist, zum Übertragen des Potentials des Verbin­ dungsabschnitts zu einer Bitleitung (8). (Fig. 24)

14. Speicherzellenstruktur nach Anspruch 13, dadurch gekennzeichnet, daß eine Versorgungspotentialanlegevorrichtung (12) zum Anlegen eines Versor­ gungspotentials, mit jedem der Lasttransistoren verbunden ist, und
eine Erdpotentialanlegevorrichtung (13) zum Anlegen eines Erdpotentials mit jedem der Trei­ bertransistoren verbunden ist.

15. Speicherzellenstruktur nach Anspruch 13 oder 14, dadurch gekennzeichnet, daß
der Transistor des ersten Leitungstyps eine mit einer Wortleitung (7a) verbundene Gateelektrode aufweist, und
der Transistor der zweiten Leitungstyps eine mit einer Wortlei­ tung (7b) verbundene Gateelektrode aufweist.

16. Speicherzellenstruktur nach einem der Ansprüche 13 bis 15, dadurch gekennzeichnet, daß die Treibertransistoren vom ersten Leitungstyp sind und die Last­ transistoren vom zweiten Leitungstyp sind.

17. Speicherzellenstruktur nach Anspruch 16, dadurch gekenn­ zeichnet, daß
die Transistoren des ersten Leitungstyps in einer ersten Schicht (1) in einem Halbleitersubstrat (20) gebildet sind, und
die Transistoren des zweiten Leitungstyps in einer zweiten Schicht (2) gebildet sind, die auf der ersten Schicht (1) mit einer dazwischenliegenden Isolationsschicht (81) gebildet ist.

18. Speicherzellenstruktur nach Anspruch 17, dadurch gekenn­ zeichnet, daß
die Lasttransistoren oberhalb der Treibertransistoren angeordnet sind, und
die Transistoren des zweiten Leitungstyps oberhalb der Transisto­ ren des ersten Leitungstyps angeordnet sind.

19. Speicherzellenstruktur einer Halbleiterspeichervorrichtung mit Transistoren, die ein Flip-Flop zum Speichern von Informatio­ nen bilden, mit
einem Paar von Treibertransistoren (4a, 4b), die einen Teil des Flip-Flops bilden,
einem Paar von Lasttransistoren (5a, 5b), die einen anderen Teil des Flip-Flops bilden und von denen jeweils einer mit einem der Treibertransisto­ ren durch einen Verbindungsabschnitt verbunden ist,
einer Versorgungspotentialanlegevorrichtung (12), die mit jedem der Treibertransistoren verbunden ist, zum Anlegen eines Versor­ gungspotentials,
einer Erdpotentialanlegevorrichtung (13), die mit jedem der Last­ transistoren verbunden ist, zum Anlegen eines Erdpotentials,
einem Paar von Zugriffstransistoren (6a, 6b), von denen jeweils einer mit jeweils einem der Verbindungsabschnitte (14a, 14b) zwischen einem der Treiber­ transistoren und einem der Lasttransistoren verbunden ist, und einem Paar von Bitleitungen (8a, 8b), von denen jeweils eine mit jeweils einem der Zugriffstransistoren verbunden sind,
und einer Wortleitung (7), die mit jeder Gateelektrode der Zu­ griffstransistoren verbunden ist,
wobei die Treibertransistoren und die Zugriffstransistoren von einem ersten Leitungstyp sind, und die Lasttransistoren von einem zweiten Leitungstyp entgegengesetzt dem ersten Leitungstyp sind,
dadurch gekennzeichnet, daß die Treibertransistoren in einer ersten Schicht (1) in einem Halbleitersubstrat (20) gebildet sind,
die Lasttransistoren in einer zweiten Schicht (2) gebildet sind, die oberhalb der ersten Schicht (1) gebildet ist,
die Zugriffstransistoren in einer dritten Schicht (3) gebildet sind, die oberhalb der zweiten Schicht gebildet ist und, daß die Treibertransistoren und die Last­ transistoren dieselbe planare Struktur aufweisen.

20. Halbleiterspeichervorrichtung mit einer Zwei-Schichtstruk­ tur,
mit einer Speicherzelle, die mit Treibertransistoren oder Last­ transistoren (4a, 4b, 4c, 4d), die in einer ersten Schicht gebil­ det sind, und Lasttransistoren oder Treibertransistoren (5a, 5b, 5c, 5d), die in einer zweiten Schicht gebildet sind, versehen ist,
wobei der Treibertransistor und der Lasttransistor eine gemeinsa­ me Gateelektrode (9) aufweisen, dadurch ge­ kennzeichnet, daß
die Treibertransistoren oder Lasttransistoren in der ersten Schicht dasselbe planare Muster wie die Lasttransistoren oder die Treibertransistoren in der zweiten Schicht aufweisen.