DE4135826A1 - Halbleitereinrichtung und verfahren zur herstellung derselben - Google Patents

Halbleitereinrichtung und verfahren zur herstellung derselben

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Tomoharu Mametani
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Description

Die vorliegende Erfindung bezieht sich allgemein auf Halblei­ terspeichereinrichtungen und ein Herstellungsverfahren für diese und im besonderen auf Halbleiterspeichereinrichtungen, die auf einem Halbleitersubstrat gebildet sind und mindestens ein Speicherzellarray-Gebiet, in dem eine Mehrzahl von Spei­ cherzellen, von denen jede einen Transistor und einen Kondensator aufweist, gebildet ist, und ein peripheres Schaltungsgebiet, in dem eine Mehrzahl von Transistoren für periphere Schaltungen gebildet ist, aufweist und ein Verfahren zur Herstellung solcher Halbleiterspeichereinrichtungen.
In den letzten Jahren hat die bemerkenswerte Verbreitung von Informationsverarbeitungseinrichtungen wie Computern die Nachfrage nach Halbleiterspeichereinrichtungen erhöht.
Besonders gefragt sind Halbleiterspeichereinrichtungen mit großer Speicherkapazität und hoher Betriebsgeschwindigkeit, was zu einer technologischen Entwicklung der Erhöhung der Integrationsdichte, der Verringerung der Ansprechzeit und der Erhöhung der Zuverlässigkeit von Halbleiterspeichereinrichtun­ gen führte.
Unter den Halbleiterspeichereinrichtungen ist der DRAM (dyna­ mische Speicher mit wahlfreiem Zugriff) als Speicher bekannt, der eine wahlfreie Eingabe und Ausgabe von Speicherinformation erlaubt. Ein DRAM weist im allgemeinen einen Speicherzellarray­ abschnitt, der als Speichergebiet dient und in dem eine Menge von Speicherinformation gespeichert wird, und einen peripheren Schaltungsabschnitt zur Eingabe/Ausgabe externer Signale auf. Fig. 4 ist ein Blockschaltbild, das die Anordnung eines herkömmlichen DRAM zeigt. Unter Bezugnahme auf Fig. 4 weist ein DRAM 50 ein Speicherzellarray 51 zum Speichern von Datensignalen der Speicherinformation, einen Zeilen- und Spaltenadreßpuffer 52 zur Aufnahme externer Adreßsignale zur Auswahl von Speicherzellen, die eine Einheitsspeicherschaltung bilden, einen Zeilendekoder 53 und einen Spaltendekoder 54 zum Bestimmen einer Speicherzelle durch Dekodieren des Adreß­ signals, einen Lese-Auffrischverstärker 55 zum Verstärken des in der bestimmten (ausgewählten) Speicherzelle gespeicherten Signals und Auslesen des verstärkten Signals, einen Daten­ eingangspuffer 56 und einen Datenausgangspuffer 57 zum Eingeben beziehungsweise Ausgeben von Daten und einen Taktgenerator 58 zum Erzeugen von Taktsignalen auf.
Das eine große Fläche auf dem Halbleiterchip einnehmende Speicherzellarray 51 enthält eine Mehrzahl von Speicherzellen zum Speichern einer Einheit von Speicherinformationen, die in einer Matrix angeordnet sind. Als Speicherzelle ist die Ein- Transistor-Ein-Kondensator-Speicherzelle bekannt, die einen MOS-Transistor und einen damit verbundenen Kondensator aufweist. Eine Speicherzelle dieses einfachen Typs ermöglicht die leichte Erhöhung der Integrationsdichte eines Speicherzell­ arrays, was zur weiten Verbreitung solcher Speicherzellen in DRAM mit großer Speicherkapazität beiträgt.
Je nach der Kondensatoranordnung können die Speicherzellen zur Anwendung in einem DRAM in mehrere Typen unterteilt werden. Ein Kondensator vom Stapeltyp, von dem sich ein Hauptteil über eine Gateelektrode und eine Feldisolierschicht erstreckt, ermöglicht die Vergrößerung der einander gegenüberliegenden Flächen der Elektroden des Kondensators, wodurch die Kapazität des Kondensators erhöht wird. Der diese Charakteristik aufweisende Stapelkondensator gewährleistet eine hinreichende Kondensator­ kapazität auch dann, wenn die Elemente im Zuge der Erhöhung der Integrationsdichte der Halbleitereinrichtung verkleinert werden. Dies hat zum Ergebnis, daß die Erhöhung der Integra­ tionsdichte von Halbleiterspeichereinrichtungen zum häufigen Gebrauch des Kondensators vom Stapeltyp führt. Die weitere Erhöhung der Integrationsdichte von Halbleiterspeichereinrich­ tungen geht mit einer Verbesserung der Kondensatoren vom Stapeltyp einher.
Fig. 5 ist eine Darstellung, die die Anordnung der entspre­ chenden Komponenten des in Fig. 4 gezeigten DRAM zeigt. Unter Bezugnahme auf Fig. 5 sind der Spaltendekoder 54 und der Lese- Auffrisch-Verstärker 55 seitlich benachbart zum Speicherzellarray 51 angeordnet. Der Zeilendekoder 53 ist vertikal benachbart zum Speicherzellarray 51 angeordnet. Es ist eine Mehrzahl von Speicherzellarrays 51 vorhanden, von denen jede einen vertikal angeordneten Zeilendekoder 53 und einen seitlich angeordneten Spaltendekoder 54 und Leseverstärker 55 aufweist. Ein Speicherzellarray 51 weist entsprechend der Speicherkapazität eine Mehrzahl von (nicht gezeigten) Speicher­ zellen auf. Der Zeilen- und Spaltenadreßpuffer 52 ist vertikal im Zentrum des DRAM 50 angeordnet. Eingangsabschnitte, die den Adreßeingängen A0-A9 entsprechen, sind die Mehrzahl von Speicherzellarrays 51 umgebend angeordnet. Ein Datenausgangs­ puffer 57 und ein VSS-Anschluß, die nach außerhalb des DRAM verbunden sind, sind auf einander gegenüberliegenden Seiten des DRAM 50 in vertikaler Richtung angeordnet.
Fig. 6 ist eine Draufsicht, die ein Verdrahtungsmuster längs der Linie X-X des in Fig. 5 gezeigten DRAM zeigt, und Fig. 7 ist eine Querschnittsdarstellung der in Fig. 6 gezeigten Anordnung des DRAM. Unter Bezugnahme auf Fig. 5 unterscheiden sich der periphere Schaltungsabschnitt (Vcc-Stromversorgungs­ abschnitt, Spaltendekoder) und der Speicherzellabschnitt in einem herkömmlichen DRAM in der Dichte des gebildeten Verdrahtungsmusters. Das heißt, während das Verdrahtungsmuster im Speicherzellabschnitt mit einer hohen Dichte gebildet ist, ist das Muster im peripheren Schaltungsabschnitt mit niedriger Dichte gebildet. Dies liegt daran, daß die Integration des Speicherzellabschnittes weiter erhöht ist, um den Anforderungen an die Erhöhung der Speicherkapazität gerecht zu werden, während der periphere Schaltungsabschnitt im Vergleich mit dem Speicherzellabschnitt nicht so hoch integriert sein muß. Unter Bezugnahme auf die Fig. 6 und 7 ist eine Mehrzahl von Gateelektroden 6a von Transfergate-Transistoren 20, von denen jeder eine Speicherzelle bildet, jeweils voneinander um bestimmte Abstände entfernt im Speicherzellabschnitt ange­ ordnet. Gateelektroden 106b von Transfergate-Transistoren 21 sind in einem Spaltendekodergebiet im peripheren Schaltungsab­ schnitt mit größeren Abständen angeordnet als die Gateelek­ troden 6a im Speicherzellabschnitt. Im Vcc-Stromversorgungsab­ schnitt im peripheren Schaltungsabschnitt sind Verdrahtungs­ schichten 106c mit größerem Abstand angeordnet als dem der Gateelektroden 6a im Speicherzellabschnitt.
Unter Bezugnahme auf Fig. 7 wird im folgenden die Anordnung eines herkömmlichen DRAM beschrieben. Der DRAM weist einen Speicherzellabschnitt und einen peripheren Schaltungsabschnitt auf. Der Speicherzellabschnitt enthält eine Speicherzelle, die einen Transfergate-Transistor 20 und einen Kondensator 30 aufweist, und eine Bitleitung 12 zum Übertragen elektrischer Ladungen, die im Kondensator 30 der Speicherzelle gespeichert sind.
Der einen Teil der Speicherzelle bildende Transfergate- Transistor 20 weist die oben erwähnte Gateelektrode 6a, die auf einer Oxidschicht 5 auf einem Halbleitersubstrat 1 gebildet ist, und Störstellengebiete 3 und 4, die im Halbleitersubstrat 1 auf gegenüberliegenden Seiten der Gatelektrode 6a gebildet sind, auf.
Der Kondensator 30 weist einen elektrisch mit einem Störstel­ lengebiet 3 des Transfergate-Transistors 20 verbundenen Speicherknoten 8 und eine auf dem Speicherknoten 8 gebildete Zellplatte 10 mit einer dazwischen angeordneten dielektrischen Schicht 9 auf. Die Bitleitung 12 ist elektrisch mit dem anderen Störstellengebiet 4 des Transfergate-Transistors 20 verbunden. Eine Feldisolierschicht 2 zur Isolation benachbarter Elemente ist auf dem Halbleitersubstrat 1 gebildet. In einem vorbe­ stimmten Abstand voneinander sind getrennt Gatelektroden 6a auf der Feldisolierschicht 2 mit einer Oxidschicht 5 dazwischen angeordnet. Zwischen der Zellplatte 10 des Kondensators 30 und der Bitleitung 12 ist ein Zwischenschichtisolierfilm 11 gebildet. Ein Zwischenschichtisolierfilm 7 ist zwischen dem Speicherknoten 8 und der Gateelektrode 6a gebildet. Ein Zwischenschichtisolierfilm 13 ist auf der Bitleitung 12 gebildet. Auf dem Zwischenschichtisolierfilm 13 sind Aluminium­ verdrahtungsschichten 14 korrespondierend zu den Gatelektroden 6a in einem bestimmten Abstand gebildet.
Der Spaltendekoder im peripheren Schaltungsabschnitt enthält zwei Transfergate-Transistoren 21. Ein Transfergate-Transistor 21 weist eine auf einer Oxidschicht 5, die auf dem Halbleiter­ substrat 1 gebildet ist, gebildete Gateelektrode 106b und auf einander gegenüberliegenden Seiten der Gateelektrode 106b im Halbleitersubstrat 1 gebildete Störstellengebiete 3 und 4 auf. Auf dem Transfergate-Transistor 21 ist ein Zwischenschicht­ isolierfilm 11 gebildet, auf dem Aluminiumverdrahtungen 14 korrespondierend zu den Gateelektroden 106b gebildet sind.
Der Vcc-Stromversorgungsabschnitt im peripheren Schaltungsab­ schnitt weist mit der Stromversorgung Vcc verbundene Verdrahtungsschichten 106c auf. Die Verdrahtungsschichten 106c sind auf der Oxidschicht 5, die auf dem Halbleitersubstrat 1 gebildet ist, mit spezifischem Abstand voneinander gebildet. Auf den Verdrahtungsschichten 106c ist ein Zwischenschicht­ isolierfilm 11 gebildet, auf dem Aluminiumverdrahtungen 14 gebildet sind, die den Verdrahtungschichten 106c entsprechen.
Zum Einschreiben in einen herkömmlichen DRAM mit einer solchen Anordnung bestimmt ein Spaltendekoder im peripheren Schaltungs­ abschnitt o. ä. zuerst eine Speicherzelle. Dann werden Signal­ ladungen über die Bitleitung 12 auf die ausgewählte Speicher­ zelle übertragen. Die über die Bitleitung 12 übertragenen Signalladungen werden durch Anlegen vorbestimmter Ladungen an die Gateelektrode 6a auf den Speicherknoten 8 des Kondensators 30 übertragen. Die auf den Speicherknoten 8 übertragenen Signalladungen werden im Kondensator 30 gespeichert. Bei einem Auslesevorgang werden die Signalladungen auf die Bitleitung 12 durch Anlegen einer vorbestimmten Spannung an die Gateelektrode 6a übertragen. Die auf die Bitleitung 12 übertragenen Signal­ ladungen werden über den Spaltendekoder extern ausgelesen (siehe Fig. 4).
Wie oben beschrieben, ist im herkömmlichen DRAM mit einer solchen Anordnung und Betriebsweise die Dichte des im Speicher­ zellabschnitt gebildeten Verdrahtungsmuster höher als die des im peripheren Schaltungsabschnitt gebildeten Verdrahtungs­ musters. Die Fig. 8A-8D sind Querschnittsdarstellungen, die ein Verfahren zur Herstellung eines Verdrahtungsmusters des in Fig. 6 gezeigten DRAM zeigen. Das Verfahren zur Bildung eines Verdrahtungsmusters wird unter Bezugnahme auf die Fig. 8A-8D beschrieben. Wie Fig. 8A zeigt, wird auf einem Halb­ leitersubstrat 1 eine Feldisolierschicht 2 gebildet. Eine Oxidschicht 5 wird auf dem Halbleitersubstrat 1 und der Feldisolierschicht 2 gebildet. Auf der Oxidschicht 5 wird eine Polysiliziumschicht 6 gebildet, auf die ein Resist 140 aufgebracht wird, der unter Nutzung einer Fotomaske 141, die vorher entsprechend dem Verdrahtungsmuster präpariert wurde, belichtet wird. Danach wird der Resist 140 in einem Gebiet, in dem kein Verdrahtungsmuster gebildet wird, durch ein Entwick­ lungsverfahren entfernt. Wie Fig. 8B zeigt, wird unter Nutzung des verbleibenden Resists 140 als Maske ein Ätzen ausgeführt. Im Ergebnis wird das in Fig. 8C gezeigte Verdrahtungsmuster gebildet. Wie in Fig. 8D gezeigt, wird beim Entfernen des Resists 140 ein vorbestimmtes Verdrahtungsmuster erhalten. Nach solchen Schritten wird der in Fig. 7 gezeigte DRAM durch einen herkömmlichen Prozeß fertiggestellt.
Wie oben beschrieben, ist bei einem herkömmlichen DRAM die Dichte eines in einem Speicherzellabschnitt gebildeten Verdrah­ tungsmuster höher als die eines in einem peripheren Schaltungs­ abschnitt gebildeten Verdrahtungsmusters. Mit anderen Worten ist der Abstand zwischen im Speicherzellabschnitt gebildeten Gateelektroden 6a kleiner als zwischen im peripheren Schal­ tungsabschnitt gebildeten Gateelektroden 106b. In diesem Falle entstehen, da der Abstand zwischen den Gateelektroden variiert, während der Herstellung die folgenden Probleme: Der periphere Schaltungsabschnitt mit großen Verdrahtungsab­ ständen erfordert mehr Entwicklung zur Zeit des Belichtens und Entwickelns des Resists 140 als der Speicherzellabschnitt. Ein großer Entwicklungsbetrag macht im sich ergebenden Resist die Breite größer als ein niedriger Entwicklungsbetrag. Dies liegt teilweise daran, daß ein großer Entwicklungsbetrag pro Einheitsfläche des Resists die Entwicklungsdichte verringert. Aus dem gleichen Grunde wird der Ätzbetrag während der Bildung des Verdrahtungsmusters im peripheren Schaltungsabschnitt mit weitem Abstand zwischen den Verdrahtungen erhöht, und die Breite des sich ergebenden Verdrahtungsmusters wird dement­ sprechend auch erhöht. Diese Erscheinungen werden als Aufla­ dungs- oder Beladungseffekt bezeichnet und zum Beispiel in "The Loading Effect in Plasma Etching", SOLID-STATE SCIENCE AND TECHNOLOGY, August 1977 beschrieben.
Mit anderen Worten ist bei einem herkömmlichen DRAM der Entwicklungsbetrag des Resists und der Ätzbetrag der Polysili­ ziumschicht pro Einheitsfläche im peripheren Schaltungs­ abschnitt größer als im Speicherzellabschnitt, wodurch die sich ergebenden Verdrahtungsmuster breiter als ursprünglich entworfen werden. Wie oben beschrieben, werden Transistor­ charakteristiken verschlechtert, wenn ein Verdrahtungsmuster, das zum Beispiel die einen Teil des Transfergate-Transistors 21 bildende Gateelektrode 106b des in Fig. 7 gezeigten peripheren Schaltungsabschnitts darstellt und eine vorgegebene Breite benutzt, nicht erhalten werden kann. Die verschlechterten Transistorcharakteristiken des Transfergate-Transistors 21 im peripheren Schaltungsabschnitt führen zu einer Verschlechterung der Speichercharakteristik. Auslesen und Einschreiben von dem/ in den DRAM wird unter Nutzung des Transfergate-Transistors 21 des peripheren Schaltungsabschnitts wie oben beschrieben ausgeführt. Die verschlechterte Charakteristik des Transfer­ gate-Transistors 21 verhindert einen zuverlässigen Auslese- und Einschreibbetrieb von dem/in den DRAM. Im Ergebnis dessen wird die Speichercharakteristik des DRAM verschlechtert.
Es ist Aufgabe der vorliegenden Erfindung, eine Halbleiterspei­ chereinrichtung mit exzellenter Speichercharakteristik, bei der die Transistorcharakteristiken von in der peripheren Schaltung eingesetzten Transistoren nicht verschlechtert sind, und bei der die Gateelektrodenschicht im peripheren Schaltungsgebiet eine hohe Präzision aufweist sowie die Strukturgrößen im Speicherzellabschnitt und im peripheren Schaltungsabschnitt besser steuerbar sind sowie bei der schließlich im entspre­ chenden Herstellungsverfahren ohne wesentliche Komplizierung desselben eine Dummy-Verdrahtungsschicht eingefügt werden kann, bereitzustellen.
Gemäß einem Aspekt der Erfindung enthält eine Halbleiterspei­ chereinrichtung ein Paar von in einem Speicherzellarray-Gebiet gebildeten Gateelektrodenschichten und je eine in einem peripheren Schaltungsgebiet gebildete Gateelektrodenschicht und Dummy-Verdrahtungsschicht. Die im Speicherzellgebiet paarweise gebildeten Gateelektrodenschichten sind parallel zueinander und in einem vorbestimmten Abstand voneinander zur Bildung eines Transistors angeordnet. Die Gateelektrodenschicht und die Dummy-Verdrahtungsschicht, die im peripheren Schaltungsgebiet gebildet sind, sind zueinander parallel und in einem vorbe­ stimmten Abstand voneinander angeordnet, und die Gateelektro­ denschicht bildet einen Transistor zur Anwendung in der peripheren Schaltung. Das im Speicherzellarray-Gebiet gebildete Paar von Gateelektrodenschichten ist so angeordnet, daß sein Abstand etwa genau so groß wie der Abstand zwischen der Gate­ elektrodenschicht und der Dummy-Verdrahtungsschicht, die im peripheren Schaltungsgebiet gebildet sind, ist.
Die Entwicklungs- und Ätz-Werte beziehungsweise -Beträge des Resists pro Flächeneinheit bei der Bildung der Gateelektroden­ schichten im Speicherzellgebiet und im peripheren Schaltungs­ gebiet sind im Speicherzellgebiet und im peripheren Schaltungs­ gebiet angeglichen, da das im Speicherzellarray-Gebiet gebil­ dete Paar von Elektrodenschichten so angeordnet ist, daß es etwa denselben Abstand wie die Gateelektrodenschicht und die Dummy-Verdrahtungsschicht im peripheren Schaltungsgebiet aufweist. Im Ergebnis dessen ist die Präzision der Abmessungen der Gateelektrodenschichten, die im Speicherzellgebiet und im peripheren Schaltungsgebiet gebildet sind, vereinheitlicht, und die Präzision der Abmessungen der Gatelektrodenschicht im peripheren Schaltungsgebiet kann gegenüber der herkömmlichen Einrichtung verbessert werden.
Nach einem weiteren Aspekt der vorliegenden Erfindung enthält das Verfahren zur Herstellung einer Halbleiterspeicherein­ richtung einen Schritt des Bildens einer leitenden Schicht auf einem Halbleitersubstrat und eines Resists auf der leitenden Schicht. Dann wird der Resist entfernt, und es werden Abschnitte des Resists auf der leitenden Schicht belassen, die als Gateelektrodenschichten zur Bildung von Transistoren und peripheren Schaltungstransistoren dienen, sowie Abschnitte des Resists auf der leitenden Schicht, die als Dummy-Verdrahtungs­ schichten dienen, welche in einem vorbestimmten Abstand von den Gateelektroden im peripheren Schaltungsgebiet gebildet sind. Danach wird die leitende Schicht durch Ätzen unter Nutzung des verbliebenen Resists als Maske strukturiert. Danach wird der verbliebene Resist entfernt.
Da der Resist so entfernt wird, daß Abschnitte des Resists auf der leitenden Schicht verbleiben, die der Bildung von Gate­ elektrodenschichten, die Teile von Transistoren und peripheren Schaltungstransistoren bilden, dienen, und Abschnitte des Resists auf der leitenden Schicht belassen werden, die der Bildung von Dummy-Verdrahtungsschichten in vorbestimmten Abstand zu den Gateelektrodenschichten im peripheren Schal­ tungsgebiet dienen, sind die Entwicklungs- und Ätzwerte beziehungsweise -Beträge des Resists im Speicherzellarray- Gebiet und im peripheren Schaltungsgebiet bei der Bildung der Gateelektrodenschichten in diesen beiden Gebieten einander angeglichen beziehungsweise vereinheitlicht. Im Ergebnis dessen werden die Gateelektrodenschichten im Speicherzellarray-Gebiet und im peripheren Schaltungsgebiet unter vergleichbaren Bedin­ gungen gebildet, und die Gateelektrodenschicht des peripheren Schaltungsgebiets kann mit höherer Präzision bezüglich ihrer Abmessungen als bei der herkömmlichen Einrichtung gebildet werden.
Weitere Merkmale und Zweckmäßigkeiten der Erfindung ergeben sich aus der Erläuterung von Ausführungsbeispielen anhand der Figuren.
Von den Figuren zeigen:
Fig. 1 die Draufsicht eines Verdrahtungsmusters eines DRAM nach einer Ausführungsform,
Fig. 2 eine Querschnittsdarstellung der in Fig. 1 gezeigten Anordnung des DRAM,
Fig. 3A-3D Querschnittsdarstellungen, die ein Verfahren zur Bildung des Verdrahtungsmusters des in Fig. 1 gezeigten DRAM erklären,
Fig. 4 ein Blockschaltbild, das die Anordnung eines herkömmlichen DRAM zeigt,
Fig. 5 eine Darstellung, die die Anordnung der entsprechenden Teile des in Fig. 4 gezeigten DRAM zeigt,
Fig. 6 eine Draufsicht, die das Verdrahtungsmuster des DRAM längs der Linie X-X in Fig. 5 zeigt,
Fig. 7 eine Querschnittsdarstellung des in Fig. 6 gezeigten DRAM und
Fig. 8A-8D Querschnittsdarstellungen, die ein Verfahren zur Bildung des Verdrahtungsmusters des in der Fig. 6 gezeigten DRAM erläutern.
Fig. 1 ist eine Draufsicht, die ein Verdrahtungsmuster eines DRAM nach einer Ausführungform zeigt, und Fig. 2 ist die die Anordnung des in Fig. 1 gezeigten DRAM verdeutlichende Querschnittsdarstellung. Unter Bezugnahme auf die Fig. 1 und 2 weist der DRAM einen Speicherzellabschnitt und einen peripheren Schaltungsabschnitt, wie ein herkömmlicher DRAM, auf. Der Speicherzellabschnitt ist derselbe, wie der des in Fig. 7 gezeigten herkömmlichen DRAM und wird im folgenden nicht weiter beschrieben.
Ein Spaltendekoder im peripheren Schaltungsabschnitt enthält in einem vorbestimmten Abstand voneinander auf dem Halbleiter­ substrat 1 angeordnete Transfergate-Transistoren 21. Ein Transfergate-Transistor 21 weist eine auf einer Oxidschicht 5 auf dem Halbleitersubstrat 1 angeordnete Gateelektrode 6b und im Halbleitersubstrat 1 auf einander gegenüberliegenden Seiten der Gateelektrode 6b gebildete Störstellengebiete 3 und 4 auf. Der Spaltendekoder enthält weiterhin ein zwischen den Gate­ elektroden 6b in vorbestimmten Abständen voneinander gebildetes Dummy-Muster 6d, einen auf dem Transfergate-Transistor 21 und dem Dummy-Muster 6d gebildeten Zwischenschichtisolierfilm und auf dem Zwischenschichtisolierfilm 11 gebildete, den Gate­ elektroden 6b entsprechende Aluminiumverdrahtungen 14.
Ein Vcc-Stromversorgungsabschnitt im peripheren Schaltungsab­ schnitt enthält Verdrahtungsschichten 6c, die mit einer Strom­ versorgung Vcc verbunden sind. Die Verdrahtungsschichten 6c sind in vorbestimmtem Abstand voneinander auf der auf dem Halbleitersubstrat 1 gebildeten Oxidschicht 5 angeordnet. Der Stromversorgungsabschnitt Vcc enthält weiter zwei in vorbe­ stimmtem Abstand von und zwischen den Verdrahtungsschichten 6c angeordnete Dummy-Muster 6d, einen auf den Verdrahtungs­ schichten 6c und den Dummy-Mustern 6d gebildeten Zwischen­ schichtisolierfilm 11 und auf dem Zwischenschichtisolierfilm 11 gebildete Aluminium-Verdrahtungen 14, die den Verdrahtungs­ schichten 6c entsprechen. Der Abstand S2 zwischen der Gate­ elektrode 6b und dem Dummy-Muster 6d des Spaltendekoders wird so eingestellt, daß er etwa gleich dem Abstand S1 zwischen den Gateelektroden 6a im Speicherzellabschnitt ist. Der Abstand S3 zwischen der Verdrahtungsschicht 6c und dem Dummy-Muster 6d im Stomversorgungsabschnitt Vcc wird ebenfalls so gewählt, daß er etwa gleich dem Abstand S1 zwischen den Gateelektroden 6a im Speicherzellabschnitt ist.
Wie oben beschrieben, ist die Dichte (der Abstand) des Verdrah­ tungsmusters im peripheren Schaltungsabschnitt etwa gleich dem des Verdrahtungsmusters im Speicherzellabschnitt gemacht, indem in dem Gebiet, in dem der Abstand zwischen den Verdrahtungen im peripheren Schaltungsabschnitt groß ist, ein Dummy-Muster 6d gebildet wird. Im Ergebnis dessen kann der Aufladungs­ beziehungsweise Beladungseffekt während der Photolithographie oder des Ätzens, der verhindert, daß Abschnitte so geätzt werden, daß sie die gleichen Abmessungen aufweisen und der eines der Probleme herkömmlicher Einrichtungen ist, vermieden werden. Außerdem ermöglicht es die verbesserte Präzision der Abmessungen im peripheren Schaltungsabschnitt, die Gate­ elektrode 6b so zu bilden, daß sie eine einem Entwurfswert angenäherte Abmessung hat und keine Verschlechterung der Transistorcharakteristiken auftritt. Im Ergebnis dessen können letztlich bessere Speichercharakteristiken als bei einer herkömmlichen Einrichtung erzielt werden. Weiterhin kann, da die Genauigkeit der Abmessungen im Speicherzellabschnitt und im peripheren Schaltungsabschnitt gleich ist, die Steuerbarkeit der Abmessungen im DRAM insgesamt verbessert werden.
Die Fig. 3A-3D sind Querschnittsdarstellungen, die ein Verfahren zur Bildung des Verdrahtungsmusters des in Fig. 1 gezeigten DRAM erklären. Unter Bezugnahme auf die Fig. 3A-3D wird im folgenden das Verfahren zur Bildung des Verdrah­ tungsmusters beschrieben. Zuerst werden, wie Fig. 3A zeigt, Feldisolationsschichten 2 zum Isolieren von Elementen auf dem Halbleitersubstrat 1 gebildet. Auf der Feldisolierschicht 2 und dem Halbleitersubstrat 1 wird eine Oxidschicht 5 gebildet. Auf der Oxidschicht 5 wird eine Polysiliziumschicht 6 gebildet. Auf die Polysiliziumschicht 6 wird ein Resist 40 aufgebracht. Der Resist 40 wird unter Nutzung einer vorab entworfenen Fotomaske 41 mit Licht belichtet, um ein Dummy-Muster zu bilden. Dann wird, wie in Fig. 3B gezeigt, der Resist durch eine Entwick­ lungsprozedur strukturiert. Genauer gesagt, wird der Resist 40 so strukturiert, daß der Abstand S1 zwischen den Resisten 40 im Speicherzellabschnitt und die Abstände S2 und S3 zwischen den Resisten im peripheren Schaltungsabschnitt einander etwa gleich sind. Unter Nutzung des Resists 40 als Maske wird ein Ätzen ausgeführt. Im Ergebnis wird ein Verdrahtungsmuster, wie es in Fig. 3C gezeigt ist, erhalten. Danach wird, wie in Fig. 3D gezeigt, der Resist 40 entfernt, um ein vorbestimmtes Muster zu erzeugen. Wie oben beschrieben, ermöglicht die vorliegende Ausführungsform es, ein Dummy-Muster 6d ohne zusätzliche Schritte im gleichen Prozeß der Bildung eines Verdrah­ tungsmusters wie dem herkömmlichen zu bilden, wodurch eine Verkomplizierung des Verfahrens vermieden wird. Das Vorsehen eines Dummy-Musters 6d erhöht die Genauigkeit der Abmessungen der Gateelektrode 6b und der Verdrahtungsschicht 6c im Vergleich mit einer herkömmlichen Einrichtung. Im Ergebnis dessen ist es möglich, ein Verdrahtungsmuster einer gewünschten Größe sowohl im Speicherzellabschnitt als auch im peripheren Schaltungsabschnitt zu erhalten, was insgesamt zu einem DRAM hoher Genauigkeit und Qualität führt.
Wie oben beschrieben, ist bei einer Halbleiterspeicherein­ richtung entsprechend der Erfindung, die so hergestellt wird, daß der Abstand zwischen einem Paar von Gateelektroden im Speicherzellarray-Gebiet etwa gleich dem Abstand zwischen einer Gateelektrodenschicht und einer Dummy-Verdrahtungsschicht im peripheren Schaltungsabschnitt ist, der Entwicklungs- und Ätzbetrag beziehungsweise -wert eines Resists pro Flächenein­ heit während der Bildung der Gateelektrodenschichten im Speicherzellarray-Gebiet und im peripheren Schaltungsgebiet in diesen beiden Gebieten etwa gleich gemacht. Im Ergebnis dessen wird die Genauigkeit in den Größenabmessungen der Gateelek­ trodenschichten im Speicherzellarray-Gebiet und im peripheren Schaltungsgebiet einander angeglichen, wobei die Genauigkeit der Abmessungen der Gateelektrodenschicht im peripheren Schaltungsgebiet im Vergleich zu einer herkömmlichen Einrich­ tung verbessert wird. Daher können, auch wenn die Gateelek­ trodenschichten im Speicherzellarray-Gebiet und im peripheren Schaltungsgebiet sich in der Verdrahtungsdichte voneinander unterscheiden, exzellente Speichercharakteristiken ohne Verschlechterung der Transistorcharakteristiken der im peripheren Schaltungsgebiet vorhandenen Transistoren erhalten werden.
Beim Verfahren zur Herstellung einer Halbleiterspeicherein­ richtung entsprechend der vorliegenden Erfindung wird der Resist so entfernt, daß Abschnitte des Resists auf der leiten­ den Schicht zurückbleiben, die zur Bildung von Bestandteile von Transistoren und peripheren Schaltungstransistoren bildenden Gateelektrodenschichten dienen, sowie Abschnitte, die dazu dienen, in einem vorbestimmten Abstand von den Gateelektroden­ schichten im peripheren Schaltungsgebiet Dummy-Verdrahtungs­ schichten zu bilden, was zu angeglichenen beziehungsweise einheitlichen Entwicklungs- und Ätzbeträgen beziehungsweise -werten des Resists im Speicherzellgebiet und im peripheren Schaltungsgebiet während der Bildung der Gateelektroden­ schichten in diesen Gebieten führt. Im Ergebnis dessen werden die Gateelektrodenschichten im Speicherzellarray-Gebiet und im peripheren Schaltungsgebiet unter gleichen Bedingungen gebildet und die Gateelektrodenschichten im peripheren Schaltungsgebiet können mit einer höheren Abmessungsgenauigkeit als bei einer herkömmlichen Einrichtung gebildet werden. Daher ist es, auch wenn die Dichte der im Speicherzellarray-Gebiet und im peripheren Schaltungsgebiet gebildeten Elektrodenschichten sich voneinander unterscheidet, möglich, ausgezeichnete Speicher­ charakteristiken ohne Verschlechterung der Transistorcharak­ teristiken der Transistoren in der peripheren Schaltung zu erhalten. Außerdem kann eine Halbleiterspeichereinrichtung mit hoher Abmessungsgenauigkeit ohne eine Verkomplizierung des herkömmlichen Herstellungsprozeßes hergestellt werden.

Claims (11)

1. Halbleiterspeichereinrichtung, die auf einem Halbleitersub­ strat (1) gebildet ist und mindestens ein Speicherzellarray- Gebiet, in dem eine Mehrzahl von Speicherzellen, von denen jede einen Transistor (20) und einen Kondensator (30) aufweist, gebildet ist, und ein peripheres Schaltungsgebiet, in dem eine Mehrzahl von Transistoren (21) zur Anwendung in einer peripheren Schaltung gebildet ist, aufweist, mit;
einem Paar von Gateelektrodenschichten (6a, 6a), die parallel zueinander und in einem vorbestimmten Abstand voneinander im Speicherzellarray-Gebiet angeordnet sind, wobei jedes Paar Teil eines Transistors (20) ist,
einer Gateelektrodenschicht (6b) und einer Dummy-Verdrahtungs­ schicht (6d), die parallel zueinander und in vorbestimmtem Abstand voneinander im peripheren Schaltungsgebiet angeordnet sind und Teile des Transistors (21) zur Nutzung in der periphe­ ren Schaltung sind, wobei
der Abstand zwischen den im Speicherzellarray-Gebiet paarweise gebildeten Gateelektrodenschichten (6a, 6a) etwa gleich dem Abstand zwischen der Gateelektrodenschicht (6b) und der Dummy- Verdrahtungsschicht (6d) ist, die im peripheren Schaltungs­ gebiet gebildet sind.
2. Halbleiterspeichereinrichtung nach Anspruch 1, dadurch gekennzeichnet, daß die Dummy-Verdrahtungsschicht eine Dummy- Verdrahtungsschicht (6d), die parallel und in einem vorbe­ stimmten Abstand zur Verdrahtungsschicht (6c) im peripheren Schaltungsgebiet gebildet ist, aufweist.
3. Halbleiterspeichereinrichtung nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß die im Speicherzellarray-Gebiet gebildete Gateelektrodenschicht (6a) und die im peripheren Schaltungsgebiet gebildete Gateelektrodenschicht (6b) und Dummy-Verdrahtungsschicht (6d) aus dem gleichen Material gebildet sind.
4. Halbleiterspeichereinrichtung nach einem der Ansprüche 1-3, dadurch gekennzeichnet, daß
der im Speicherzellarray-Gebiet gebildete Transistor (20) Störstellengebiete (3, 4), die im Halbleitersubstrat auf einander gegenüberliegenden Seiten der Gateelektrodenschicht (6a) angeordnet sind, aufweist und
der im peripheren Schaltungsgebiet gebildete Transistor (21) zur Anwendung in der peripheren Schaltung Störstellengebiete (3, 4), die im Halbleitersubstrat auf einander gegenüberliegenden Seiten der Gateelektrodenschicht (6b) angeordnet sind, aufweist.
5. Halbleiterspeichereinrichtung nach Anspruch 4, dadurch gekennzeichnet, daß das Störstellengebiet (4) des im peripheren Schaltungsgebiet gebildeten Transfergate-Transistors (21) zwischen der Gateelektrodenschicht (6b) und der Dummy-Verdrah­ tungsschicht (6d) angeordnet ist.
6. Halbleiterspeichereinrichtung nach einem der Ansprüche 1-5, dadurch gekennzeichnet, daß die im Speicherzellarray- Gebiet gebildete Gateelektrodenschicht (6a) und die im peripheren Schaltungsgebiet gebildete Gateelektrodenschicht (6b) und Dummy-Verdrahtungsschicht (6d) auf dem Halbleitersub­ strat (1) mit einer dazwischen liegenden Isolierschicht (5) angeordnet sind.
7. Halbleiterspeichereinrichtung nach einem der Ansprüche 1-6, dadurch gekennzeichnet, daß die im Speicherzellarray- Gebiet gebildete Gateelektrodenschicht (6a) etwa die gleiche Verdrahtungsdichte wie die im peripheren Schaltungsgebiet gebildete Gateelektrodenschicht (6b) und Dummy-Verdrahtungs­ schicht (6d) aufweist.
8. Halbleiterspeichereinrichtung nach einem der Ansprüche 4-7, dadurch gekennzeichnet, daß ein Störstellengebiet (3) des im Speicherzellarray-Gebiet gebildeten Transistors (20) mit der untere Elektrode (8) des Kondensators (30) und das andere Störstellengebiet (4) mit einer Bitleitung (12) verbunden ist.
9. Verfahren zur Herstellung einer Halbleiterspeicherein­ richtung auf einem Halbleitersubstrat mit mindestens einem Speicherzellarray-Gebiet, in dem eine Mehrzahl von Speicher­ zellen, die jeweils einen Transistor und einen Kondensator beinhalten, gebildet ist, und einem peripheren Schaltungs­ gebiet, in dem eine Mehrzahl von Transistoren zur Verwendung in einer peripheren Schaltung gebildet ist, mit den Schritten
Bilden einer leitenden Schicht (6) auf dem Halbleitersubstrat und eines Resists (40) auf der leitenden Schicht,
Entfernen des Resists (40) unter Belassen eines Abschnitts des Resists auf der leitenden Schicht (6), der zur Bildung einer Gateelektrodenschicht (6b), die jeweils einen Teil des Transistors (20) und des Transistors (21) zur Anwendung in der peripheren Schaltung bildet, und eines Abschnitts des Resists auf der leitenden Schicht (6), der zur Bildung einer Dummy- Verdrahtungsschicht (6d), die in vorbestimmtern Abstand von der Gateelektrode im peripheren Schaltungsgebiet gebildet ist, dient,
Strukturieren der leitenden Schicht (6) durch Ätzen unter Nutzung der verbliebenen Resistabschnitte als Maske und Entfernen der verbliebenen Resistabschnitte.
10. Verfahren zur Herstellung einer Halbleiterspeicherein­ richtung nach Anspruch 9, dadurch gekennzeichnet, daß der Schritt des Entfernens des Resists einen Schritt des Belassens eines Abschnitts des Resists auf der leitenden Schicht (6), der zur Bildung einer Dummy-Verdrahtungsschicht dient, derart, daß der Abstand zwischen den verbliebenen Resistabschnitten im Speicherzellarray-Gebiet etwa gleich dem Abstand zwischen den verbliebenen Resistabschnitten im peripheren Schaltungsgebiet ist, aufweist.
11. Verfahren zur Herstellung einer Halbleiterspeicherein­ richtung nach Anspruch 9, dadurch gekennzeichnet, daß der Schritt des Entfernens des Resists einen Schritt des Belassens eines Abschnitts des Resists auf der leitenden Schicht (6), der zur Bildung einer Dummy-Verdrahtungsschicht dient, derart, daß die Flächendichte der verbliebenen Resistabschnitte im Speicherzellarray-Gebiet etwa gleich der der verbliebenen Resistabschnitte im peripheren Schaltungsgebiet ist, aufweist.
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