JP2578828B2 - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JP2578828B2 JP2578828B2 JP62237243A JP23724387A JP2578828B2 JP 2578828 B2 JP2578828 B2 JP 2578828B2 JP 62237243 A JP62237243 A JP 62237243A JP 23724387 A JP23724387 A JP 23724387A JP 2578828 B2 JP2578828 B2 JP 2578828B2
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- JP
- Japan
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- polycrystalline silicon
- integrated circuit
- silicon film
- semiconductor integrated
- circuit device
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、半導体集積回路装置に関し、特に、スタッ
クトキャパシタ型メモリセルを有する半導体集積回路装
置に適用して有効な技術に関するものである。
クトキャパシタ型メモリセルを有する半導体集積回路装
置に適用して有効な技術に関するものである。
近年、1Mビット以上の高集積のダイナミックRAM（Ran
dom Access Memory）のメモリセルとしては、二層目の
多結晶シリコン膜と三層目の多結晶シリコン膜との間に
絶縁膜を挟んだ構造を有するスタックトキャパシタを用
いたメモリセル、すなわちスタックトキャパシタ型セル
（Stacked Capacitor Cell）が採用されつつある（例え
ば、特願昭58−47149号）。
dom Access Memory）のメモリセルとしては、二層目の
多結晶シリコン膜と三層目の多結晶シリコン膜との間に
絶縁膜を挟んだ構造を有するスタックトキャパシタを用
いたメモリセル、すなわちスタックトキャパシタ型セル
（Stacked Capacitor Cell）が採用されつつある（例え
ば、特願昭58−47149号）。
しかしながら、前記従来技術においては、三層目の多
結晶シリコン膜を形成した段階で、パターンが密に設け
られているメモリセル部とパターンが疎に設けられてい
る周辺回路部との境界領域の表面に急峻な段差が生じ、
この結果この表面に形成される層間絶縁膜の表面にもま
た急峻な段差が生じる。このため、前記三層目の多結晶
シリコン膜への給電配線をコンタクトさせるためのコン
タクトホール形成工程においてこの層間絶縁膜上に形成
されるフォトレジストの表面には例えば0.5μｍ以上の
大きな標高差が生じ、このフォトレジストの厚さが場所
によって不均一になる。この結果、このフォトレジスト
の露光を行う際の焦点合わせのマージンが小さいので、
コンタクトホールの穴径のばらつき等が生じ、コンタク
トホールを精度良く形成するのが難しいという問題があ
った。
結晶シリコン膜を形成した段階で、パターンが密に設け
られているメモリセル部とパターンが疎に設けられてい
る周辺回路部との境界領域の表面に急峻な段差が生じ、
この結果この表面に形成される層間絶縁膜の表面にもま
た急峻な段差が生じる。このため、前記三層目の多結晶
シリコン膜への給電配線をコンタクトさせるためのコン
タクトホール形成工程においてこの層間絶縁膜上に形成
されるフォトレジストの表面には例えば0.5μｍ以上の
大きな標高差が生じ、このフォトレジストの厚さが場所
によって不均一になる。この結果、このフォトレジスト
の露光を行う際の焦点合わせのマージンが小さいので、
コンタクトホールの穴径のばらつき等が生じ、コンタク
トホールを精度良く形成するのが難しいという問題があ
った。
本発明の目的は、三層目の多結晶シリコン膜に給電を
行うためのコンタクトホールを精度良く形成することが
できる技術を提供することにある。
行うためのコンタクトホールを精度良く形成することが
できる技術を提供することにある。
本発明の前記ならびにその他の目的と新規な特徴は、
本明細書の記述及び添付図面によって明らかになるであ
ろう。
本明細書の記述及び添付図面によって明らかになるであ
ろう。
本願において開示される発明のうち、代表的なものの
概要を簡単に説明すれば、下記のとおりである。
概要を簡単に説明すれば、下記のとおりである。
すなわち、スタックトキャパシタの一方の電極を構成
する三層目の多結晶シリコン膜とこの多結晶シリコン膜
に給電を行うための配線とのコンタクト部の下方に一層
目の多結晶シリコン膜から成るダミーパターンを設けて
いる。
する三層目の多結晶シリコン膜とこの多結晶シリコン膜
に給電を行うための配線とのコンタクト部の下方に一層
目の多結晶シリコン膜から成るダミーパターンを設けて
いる。
上記した手段によれば、三層目の多結晶シリコン膜を
形成した段階におけるコンタクト部近傍の表面の段差が
ダミーパターンの厚さに応じた分だけ緩和されるので、
コンタクトホール形成工程において層間絶縁膜上に形成
されるフォトレジストの厚さがその分だけ均一になり、
これによってコンタクトホールを精度良く形成すること
ができる。
形成した段階におけるコンタクト部近傍の表面の段差が
ダミーパターンの厚さに応じた分だけ緩和されるので、
コンタクトホール形成工程において層間絶縁膜上に形成
されるフォトレジストの厚さがその分だけ均一になり、
これによってコンタクトホールを精度良く形成すること
ができる。
以下、本発明の一実施例を図面を用いて具体的に説明
する。
する。
なお、実施例を説明するための全図において、同一機
能を有するものには同一符号を付け、その繰り返しの説
明は省略する。
能を有するものには同一符号を付け、その繰り返しの説
明は省略する。
第１図は、本発明の一実施例による4Mビットのダイナ
ミックRAMの要部を示す断面図であり、第２図は、第１
図に示すダイナミックRAMにおけるワード線及びダミー
パターンの形状を示す平面図である。なお、第１図は、
三層目の多結晶シリコン膜への給電用のコンタクトホー
ルを層間絶縁膜に形成した直後の状態を示す。また、第
１図は、第２図のＡ−Ａ線に沿っての断面図に相当す
る。
ミックRAMの要部を示す断面図であり、第２図は、第１
図に示すダイナミックRAMにおけるワード線及びダミー
パターンの形状を示す平面図である。なお、第１図は、
三層目の多結晶シリコン膜への給電用のコンタクトホー
ルを層間絶縁膜に形成した直後の状態を示す。また、第
１図は、第２図のＡ−Ａ線に沿っての断面図に相当す
る。
第１図及び第２図に示すように、本実施例による4Mビ
ットのダイナミックRAMにおいては、例えばｐ型シリコ
ン基板のような半導体基板１の表面に例えばSiO2膜のよ
うなフィールド絶縁膜２が選択的に設けられ、これによ
って素子間分離が行われている。このフィールド絶縁膜
２で囲まれた活性領域の表面には、例えばSiO2膜のよう
なゲート絶縁膜３が設けられている。符号WLは、一層目
の多結晶シリコン膜から成るワード線である。前記フィ
ールド絶縁膜２で囲まれた活性領域中には、このワード
線WLに対して自己整合的に例えばn+型のソース領域４及
びドレイン領域５が設けられている。そして、これらの
ワード線WL、ソース領域４及びドレイン領域５により、
アクセストランジスタＴが構成されている。
ットのダイナミックRAMにおいては、例えばｐ型シリコ
ン基板のような半導体基板１の表面に例えばSiO2膜のよ
うなフィールド絶縁膜２が選択的に設けられ、これによ
って素子間分離が行われている。このフィールド絶縁膜
２で囲まれた活性領域の表面には、例えばSiO2膜のよう
なゲート絶縁膜３が設けられている。符号WLは、一層目
の多結晶シリコン膜から成るワード線である。前記フィ
ールド絶縁膜２で囲まれた活性領域中には、このワード
線WLに対して自己整合的に例えばn+型のソース領域４及
びドレイン領域５が設けられている。そして、これらの
ワード線WL、ソース領域４及びドレイン領域５により、
アクセストランジスタＴが構成されている。
符号６は、例えばリンシリケートガラス（PSG）膜の
ような層間絶縁膜である。また、符号７は、後述のスタ
ックトキャパシタＣの下側の電極を構成する二層目の多
結晶シリコン膜であり、この多結晶シリコン膜７は、前
記層間絶縁膜６に設けられたコンタクトホール6aを通じ
て前記ドレイン領域５に接続されている。この多結晶シ
リコン膜７の表面には、例えばSiO2膜のような絶縁膜８
が設けられている。さらに、符号９は、プレートを構成
する三層目の多結晶シリコン膜である。この三層目の多
結晶シリコン膜９には、前記層間絶縁膜６に設けられた
コンタクトホール6bを通じて例えば二層目のアルミニウ
ム配線（図示せず）が接続されるようになっており、こ
れによって例えば（1/2）Vcc（Vcc:電源電位）が給電さ
れるようになっている。なお、実際には、前記二層目の
アルミニウム配線は、一層目のアルミニウム配線（図示
せず）を介して前記三層目の多結晶シリコン膜９に接続
される。これらの多結晶シリコン膜７、絶縁膜８及び多
結晶シリコン膜９により、スタックトキャパシタＣが構
成されている。そして、このスタックトキャパシタＣと
前記アクセストランジスタＴとにより、スタックトキャ
パシタ型セルが構成されている。
ような層間絶縁膜である。また、符号７は、後述のスタ
ックトキャパシタＣの下側の電極を構成する二層目の多
結晶シリコン膜であり、この多結晶シリコン膜７は、前
記層間絶縁膜６に設けられたコンタクトホール6aを通じ
て前記ドレイン領域５に接続されている。この多結晶シ
リコン膜７の表面には、例えばSiO2膜のような絶縁膜８
が設けられている。さらに、符号９は、プレートを構成
する三層目の多結晶シリコン膜である。この三層目の多
結晶シリコン膜９には、前記層間絶縁膜６に設けられた
コンタクトホール6bを通じて例えば二層目のアルミニウ
ム配線（図示せず）が接続されるようになっており、こ
れによって例えば（1/2）Vcc（Vcc:電源電位）が給電さ
れるようになっている。なお、実際には、前記二層目の
アルミニウム配線は、一層目のアルミニウム配線（図示
せず）を介して前記三層目の多結晶シリコン膜９に接続
される。これらの多結晶シリコン膜７、絶縁膜８及び多
結晶シリコン膜９により、スタックトキャパシタＣが構
成されている。そして、このスタックトキャパシタＣと
前記アクセストランジスタＴとにより、スタックトキャ
パシタ型セルが構成されている。
メモリセル部における前記フィールド絶縁膜２の上に
は、一層目の多結晶シリコン膜から成るダミーパターン
DP1が設けられている。このダミーパターンDP1の両端部
は、一対のシールド用パターンを兼用している。言い替
えれば、このダミーパターンDP1は、従来は互いに分離
して設けられていた一対のシールド用パターンの間を同
じく一層目の多結晶シリコン膜により接続して一体化し
たものということができる。このように、三層目の多結
晶シリコン膜９と給電用のアルミニウム配線とのコンタ
クト部の下方にダミーパターンDP1が設けられているの
で、このダミーパターンDP1の厚さに応じた分だけ、こ
のコンタクト部の上方におけるフォトレジスト10の表面
の段差を従来に比べて緩和することができ、フォトレジ
スト10の厚さがより均一になる。一方、メモリセル部と
周辺回路部との境界領域におけるフィールド絶縁膜２の
上にも、一層目の多結晶シリコン膜から成るダミーパタ
ーンDP2が設けられている。これによって、このダミー
パターンDP2の厚さに応じた分だけメモリセル部と周辺
回路部との境界領域におけるフォトレジスト10の表面の
段差を従来に比べて小さくすることができ、この境界領
域においてもフォトレジスト10の厚さが均一になる。す
なわち、本実施例によれば、三層目の多結晶シリコン膜
９と給電用のアルミニウム配線とのコンタクト部の近傍
においても、また、メモリセル部と周辺回路部との境界
領域においてもフォトレジスト10の表面の段差が緩和さ
れ、その分だけこのフォトレジスト10の厚さが均一にな
る。このため、フォトレジストを露光する際に焦点合わ
せのマージンが従来に比べて大きくなり、従って穴径の
ばらつき等を生じることなく、コンタクトホール6bを精
度良く形成することができる。
は、一層目の多結晶シリコン膜から成るダミーパターン
DP1が設けられている。このダミーパターンDP1の両端部
は、一対のシールド用パターンを兼用している。言い替
えれば、このダミーパターンDP1は、従来は互いに分離
して設けられていた一対のシールド用パターンの間を同
じく一層目の多結晶シリコン膜により接続して一体化し
たものということができる。このように、三層目の多結
晶シリコン膜９と給電用のアルミニウム配線とのコンタ
クト部の下方にダミーパターンDP1が設けられているの
で、このダミーパターンDP1の厚さに応じた分だけ、こ
のコンタクト部の上方におけるフォトレジスト10の表面
の段差を従来に比べて緩和することができ、フォトレジ
スト10の厚さがより均一になる。一方、メモリセル部と
周辺回路部との境界領域におけるフィールド絶縁膜２の
上にも、一層目の多結晶シリコン膜から成るダミーパタ
ーンDP2が設けられている。これによって、このダミー
パターンDP2の厚さに応じた分だけメモリセル部と周辺
回路部との境界領域におけるフォトレジスト10の表面の
段差を従来に比べて小さくすることができ、この境界領
域においてもフォトレジスト10の厚さが均一になる。す
なわち、本実施例によれば、三層目の多結晶シリコン膜
９と給電用のアルミニウム配線とのコンタクト部の近傍
においても、また、メモリセル部と周辺回路部との境界
領域においてもフォトレジスト10の表面の段差が緩和さ
れ、その分だけこのフォトレジスト10の厚さが均一にな
る。このため、フォトレジストを露光する際に焦点合わ
せのマージンが従来に比べて大きくなり、従って穴径の
ばらつき等を生じることなく、コンタクトホール6bを精
度良く形成することができる。
以上、本発明を実施例にもとづき具体的に説明した
が、本発明は、前記実施例に限定されるものではなく、
その要旨を逸脱しない範囲において種々変更可能である
ことは言うまでもない。
が、本発明は、前記実施例に限定されるものではなく、
その要旨を逸脱しない範囲において種々変更可能である
ことは言うまでもない。
例えば、ダミーパターンDP1、DP2の形状、数、間隔等
は必要に応じて選定することができる。また、本発明
は、スタックトキャパシタ型メモリセルを有する各種の
半導体集積回路装置に適用することができる。
は必要に応じて選定することができる。また、本発明
は、スタックトキャパシタ型メモリセルを有する各種の
半導体集積回路装置に適用することができる。
本願において開示される発明のうち代表的なものによ
って得られる効果を簡単に説明すれば、下記のとおりで
ある。
って得られる効果を簡単に説明すれば、下記のとおりで
ある。
すなわち、コンタクトホールを精度良く形成すること
ができる。
ができる。
第１図は、本発明の一実施例による4Mビットのダイナミ
ックRAMの要部を示す断面図、 第２図は、第１図に示すダイナミックRAMにおけるワー
ド線及びダミーパターンの形状を示す平面図である。 図中、１……半導体基板、２……フィールド絶縁膜、WL
……ワード線、Ｔ……アクセストランジスタ、Ｃ……ス
タックトキャパシタ、DP1、DP2……ダミーパターンであ
る。
ックRAMの要部を示す断面図、 第２図は、第１図に示すダイナミックRAMにおけるワー
ド線及びダミーパターンの形状を示す平面図である。 図中、１……半導体基板、２……フィールド絶縁膜、WL
……ワード線、Ｔ……アクセストランジスタ、Ｃ……ス
タックトキャパシタ、DP1、DP2……ダミーパターンであ
る。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 森内 昇 東京都青梅市今井2326番地 株式会社日 立製作所デバイス開発センタ内 (72)発明者 関口 敏宏 東京都青梅市今井2326番地 株式会社日 立製作所デバイス開発センタ内
Claims (3)
- 【請求項１】スタックトキャパシタ型メモリセルを有す
る半導体集積回路装置であって、前記スタックトキャパ
シタの一方の電極を構成する三層目の多結晶シリコン膜
とこの多結晶シリコン膜に給電を行うための配線とのコ
ンタクト部の下方に一層目の多結晶シリコン膜から成る
ダミーパターンを設けたことを特徴とする半導体集積回
路装置。 - 【請求項２】前記メモリセル部と周辺回路部との境界領
域にも前記ダミーパターンを設けたことを特徴とする特
許請求の範囲第１項記載の半導体集積回路装置。 - 【請求項３】前記半導体集積回路装置がダイナミックRA
Mであることを特徴とする特許請求の範囲第１項又は第
２項記載の半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62237243A JP2578828B2 (ja) | 1987-09-24 | 1987-09-24 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62237243A JP2578828B2 (ja) | 1987-09-24 | 1987-09-24 | 半導体集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6481358A JPS6481358A (en) | 1989-03-27 |
| JP2578828B2 true JP2578828B2 (ja) | 1997-02-05 |
Family
ID=17012517
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62237243A Expired - Lifetime JP2578828B2 (ja) | 1987-09-24 | 1987-09-24 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2578828B2 (ja) |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2768758B2 (ja) * | 1989-10-04 | 1998-06-25 | 株式会社東芝 | 半導体記憶装置及びその製造方法 |
| JP2528737B2 (ja) * | 1990-11-01 | 1996-08-28 | 三菱電機株式会社 | 半導体記憶装置およびその製造方法 |
| JP2990870B2 (ja) * | 1991-07-18 | 1999-12-13 | 松下電器産業株式会社 | 半導体集積回路装置及びその製造方法 |
| JP2820187B2 (ja) * | 1992-04-16 | 1998-11-05 | 三星電子 株式会社 | 半導体装置の製造方法 |
| JP2003046000A (ja) * | 2001-08-01 | 2003-02-14 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
| JP4565847B2 (ja) * | 2004-01-14 | 2010-10-20 | ルネサスエレクトロニクス株式会社 | 半導体装置およびその製造方法 |
| JP5258167B2 (ja) * | 2006-03-27 | 2013-08-07 | 株式会社沖データ | 半導体複合装置、ｌｅｄヘッド、及び画像形成装置 |
-
1987
- 1987-09-24 JP JP62237243A patent/JP2578828B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6481358A (en) | 1989-03-27 |
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