JPH0754830B2 - 半導体集積回路装置及びその製造方法 - Google Patents
半導体集積回路装置及びその製造方法Info
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- JPH0754830B2 JPH0754830B2 JP61004904A JP490486A JPH0754830B2 JP H0754830 B2 JPH0754830 B2 JP H0754830B2 JP 61004904 A JP61004904 A JP 61004904A JP 490486 A JP490486 A JP 490486A JP H0754830 B2 JPH0754830 B2 JP H0754830B2
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- Exposure Of Semiconductors, Excluding Electron Or Ion Beam Exposure (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、半導体集積回路装置に関するものであり、特
に、フォトレジスト膜でマスクを形成する工程を有する
半導体集積回路装置に適用して有効な技術に関するもの
である。
に、フォトレジスト膜でマスクを形成する工程を有する
半導体集積回路装置に適用して有効な技術に関するもの
である。
半導体集積回路装置の製造工程には、導電膜や絶縁膜の
エッチング又は不純物の導入，拡散を行うマスク形成工
程が必要とされている。例えば、アルミニウム配線を形
成するマスクは、次のように形成される。アルミニウム
膜上にフォトレジスト（感光性樹脂）膜を塗布する。こ
の後、フォトレジスト膜をレチクルで露光し、現像を施
して露光されない部分又は露光された部分でマスクを形
成する。
エッチング又は不純物の導入，拡散を行うマスク形成工
程が必要とされている。例えば、アルミニウム配線を形
成するマスクは、次のように形成される。アルミニウム
膜上にフォトレジスト（感光性樹脂）膜を塗布する。こ
の後、フォトレジスト膜をレチクルで露光し、現像を施
して露光されない部分又は露光された部分でマスクを形
成する。
なお、露光（光リソグラフィ）技術については、例え
ば、株式会社サイエンスフォーラム「超LSIデバイスハ
ンドブック」発行日昭和58年11月28日、p139〜p143に記
載されている。
ば、株式会社サイエンスフォーラム「超LSIデバイスハ
ンドブック」発行日昭和58年11月28日、p139〜p143に記
載されている。
本発明者は、前述のマスク形成工程において、次のよう
な問題点が生じることを見出した。
な問題点が生じることを見出した。
前記アルミニウム膜上に塗布されるフォトレジスト膜
は、部分的に標高差（基板からのフォトレジスト膜の高
さの差）を生じる。すなわち、フォトレジスト膜は、そ
の下地に半導体素子が密に配置される領域又は導電膜や
絶縁膜の膜数が多い領域（以下、密領域という）が、そ
の下地に半導体素子が疎に配置される領域又は膜数が少
ない領域（以下、疎領域という）に比べて高くなる。こ
れは、膜露光に際して、フォトレジストが焦点深度（焦
点面からの光軸方向にフォトレジスト膜がずれてもパタ
ーンが解像可能な許容範囲）外に形成される。このた
め、フォトレジスト膜上に所望のパターンが解像されな
い部分が生じるので、マスク不良によって製造上の歩留
りが低下する。この問題点は、高集積化で焦点深度が小
さくなるにつれて顕著に生じる。
は、部分的に標高差（基板からのフォトレジスト膜の高
さの差）を生じる。すなわち、フォトレジスト膜は、そ
の下地に半導体素子が密に配置される領域又は導電膜や
絶縁膜の膜数が多い領域（以下、密領域という）が、そ
の下地に半導体素子が疎に配置される領域又は膜数が少
ない領域（以下、疎領域という）に比べて高くなる。こ
れは、膜露光に際して、フォトレジストが焦点深度（焦
点面からの光軸方向にフォトレジスト膜がずれてもパタ
ーンが解像可能な許容範囲）外に形成される。このた
め、フォトレジスト膜上に所望のパターンが解像されな
い部分が生じるので、マスク不良によって製造上の歩留
りが低下する。この問題点は、高集積化で焦点深度が小
さくなるにつれて顕著に生じる。
本発明の目的は、半導体集積回路装置の製造上の歩留り
を向上することが可能な技術を提供することにある。
を向上することが可能な技術を提供することにある。
本発明の他の目的は、半導体集積回路装置の製造上の歩
留りを向上し、かつ高集積化が可能な技術を提供するこ
とにある。
留りを向上し、かつ高集積化が可能な技術を提供するこ
とにある。
本発明の前記ならびにその他の目的と新規な特徴は、本
明細書の記述及び添付図面によって明らかになるであろ
う。
明細書の記述及び添付図面によって明らかになるであろ
う。
本願において開示される発明のうち、代表的なものの概
要を簡単に説明すれば、下記のとおりである。
要を簡単に説明すれば、下記のとおりである。
所定の導電膜又は絶縁膜上にフォトレジスト膜を塗布
し、このフォトレジスト膜を露光してマスクを形成する
工程を有する半導体集積回路装置の製造方法であって、
前記導電膜又は絶縁膜を形成する工程の前に、その下地
が密領域の半導体基板の主面を、その下地が疎領域の半
導体基板の主面よりも低く形成する工程を備えたことを
特徴としたものである。
し、このフォトレジスト膜を露光してマスクを形成する
工程を有する半導体集積回路装置の製造方法であって、
前記導電膜又は絶縁膜を形成する工程の前に、その下地
が密領域の半導体基板の主面を、その下地が疎領域の半
導体基板の主面よりも低く形成する工程を備えたことを
特徴としたものである。
上記した手段によれば、両者領域のフォトレジスト膜の
標高差を低減し、両者領域のフォトレジスト膜を焦点深
度内に形成することができるので、マスク不良を防止
し、製造上の歩留りを向上することができる。
標高差を低減し、両者領域のフォトレジスト膜を焦点深
度内に形成することができるので、マスク不良を防止
し、製造上の歩留りを向上することができる。
以下、本発明をオープンビットライン方式のダイナミッ
ク型ランダムアクセスメモリを備えた半導体集積回路装
置（以下、DRAMという）に適用した一実施例を用いて説
明する。
ク型ランダムアクセスメモリを備えた半導体集積回路装
置（以下、DRAMという）に適用した一実施例を用いて説
明する。
なお、実施例の全図において、同一機能を有するものは
同一符号を付け、そのくり返しの説明は省略する。
同一符号を付け、そのくり返しの説明は省略する。
本発明の一実施例であるDRAMのメモリセルアレイを第１
図（要部平面図）で示し、第１図のII−II線で切った断
面（左側）と周辺回路を構成するMISFETの断面（右側）
を第２図で示す。第１図は、本実施例の構成をわかり易
くするために、導電膜間に設けられるフィールド絶縁膜
以外の絶縁膜は図示しない。また、第２図は、左側にメ
モリセルが配置された密領域を示し、右側にMISFETが配
置された疎領域を示している。
図（要部平面図）で示し、第１図のII−II線で切った断
面（左側）と周辺回路を構成するMISFETの断面（右側）
を第２図で示す。第１図は、本実施例の構成をわかり易
くするために、導電膜間に設けられるフィールド絶縁膜
以外の絶縁膜は図示しない。また、第２図は、左側にメ
モリセルが配置された密領域を示し、右側にMISFETが配
置された疎領域を示している。
第１図及び第２図において、１は単結晶シリコンからな
るp-型の半導体基板（又はウエル領域）、２はフィール
ド絶縁膜、３はｐ型のチャネルストッパ領域である。フ
ィールド絶縁膜２及びチャネルストッパ領域３は、半導
体素子形成領域間の半導体基板１の主面に設けられてお
り、半導体素子間を電気的に分離するように構成されて
いる。
るp-型の半導体基板（又はウエル領域）、２はフィール
ド絶縁膜、３はｐ型のチャネルストッパ領域である。フ
ィールド絶縁膜２及びチャネルストッパ領域３は、半導
体素子形成領域間の半導体基板１の主面に設けられてお
り、半導体素子間を電気的に分離するように構成されて
いる。
DRAMのメモリセルＭは、半導体基板１の低い主面で構成
された密領域Ｌに、情報蓄積用容量素子Ｃとスイッチ素
子Ｑとの直列回路で構成されている。
された密領域Ｌに、情報蓄積用容量素子Ｃとスイッチ素
子Ｑとの直列回路で構成されている。
情報蓄積用容量素子Ｃは、半導体基板１、誘電体膜４及
びプレート電極５からなるMIS型容量素子で構成されて
いる。６はプレート電極５を覆う絶縁膜である。
びプレート電極５からなるMIS型容量素子で構成されて
いる。６はプレート電極５を覆う絶縁膜である。
スイッチ素子Ｑは、半導体基板１、ゲート絶縁膜7A、ゲ
ート電極8AからなるMIS型構造で構成されている。
ート電極8AからなるMIS型構造で構成されている。
9Aはn+型の半導体領域であり、スイッチ素子Ｑの一端部
と電気的に接続されており、データ線DLを構成するよう
になっている。10は層間絶縁膜、11は接続孔、12はワー
ド線WLである。ワード線12は、接続孔11を通して、ゲー
ト電極8Aがプレート電極５上に延在した部分と電気的に
接続されており、例えば、アルミニウム膜等の比抵抗値
の小さな材料で構成されている。
と電気的に接続されており、データ線DLを構成するよう
になっている。10は層間絶縁膜、11は接続孔、12はワー
ド線WLである。ワード線12は、接続孔11を通して、ゲー
ト電極8Aがプレート電極５上に延在した部分と電気的に
接続されており、例えば、アルミニウム膜等の比抵抗値
の小さな材料で構成されている。
このように構成されるメモリセルＭは、大容量化を図る
ために、それ自体又はそれらの間隔を製造工程における
最小加工寸法で構成しており、密に配置されている。ま
た、メモリセルＭは、平面的な面積を縮小するために、
情報蓄積用容量素子Ｃとスイッチ素子Ｑとの一部を重ね
合せて構成されており、導電膜（5,8A）や絶縁膜（６
等）の膜数が多く構成されている。
ために、それ自体又はそれらの間隔を製造工程における
最小加工寸法で構成しており、密に配置されている。ま
た、メモリセルＭは、平面的な面積を縮小するために、
情報蓄積用容量素子Ｃとスイッチ素子Ｑとの一部を重ね
合せて構成されており、導電膜（5,8A）や絶縁膜（６
等）の膜数が多く構成されている。
周辺回路を構成するMISFETQnは、半導体基板１の高い主
面で構成された疎領域Ｈに構成されている。すなわち、
MISFETQnは、半導体基板１、ゲート絶縁膜7B、ゲート電
極8B、n+型のソース領域及びドレイン領域9Bで構成され
ている。12Bは配線であり、接続孔11を通してソース領
域又はドレイン領域9Bと電気的に接続されている。
面で構成された疎領域Ｈに構成されている。すなわち、
MISFETQnは、半導体基板１、ゲート絶縁膜7B、ゲート電
極8B、n+型のソース領域及びドレイン領域9Bで構成され
ている。12Bは配線であり、接続孔11を通してソース領
域又はドレイン領域9Bと電気的に接続されている。
このように構成されるMISFETQnは、メモリセルＭに比べ
て疎に配置され、又は少ない膜数で構成されている。
て疎に配置され、又は少ない膜数で構成されている。
次に、前記DRAMの製造方法について、第３図乃至第７図
（各製造工程毎の断面図）を用いて説明する。
（各製造工程毎の断面図）を用いて説明する。
まず、単結晶シリコンからなるp-型の半導体基板１を用
意する。そして密領域Ｌとなるメモリセルアレイ形成領
域の半導体基板１の主面を酸化して酸化シリコン膜を形
成する。この酸化シリコン膜は、疎領域ＨとなるMISFET
Qn形成領域に耐酸化性のマスク（窒化シリコン膜）を形
成し、このマスクを用いて酸化することで形成できる。
酸化シリコン膜は、密領域Ｌと疎領域Ｈとで後述するフ
ォトレジスト膜の標高差が低減できるように、例えば、
1.0〜2.0［μｍ］程度の膜厚で形成する。
意する。そして密領域Ｌとなるメモリセルアレイ形成領
域の半導体基板１の主面を酸化して酸化シリコン膜を形
成する。この酸化シリコン膜は、疎領域ＨとなるMISFET
Qn形成領域に耐酸化性のマスク（窒化シリコン膜）を形
成し、このマスクを用いて酸化することで形成できる。
酸化シリコン膜は、密領域Ｌと疎領域Ｈとで後述するフ
ォトレジスト膜の標高差が低減できるように、例えば、
1.0〜2.0［μｍ］程度の膜厚で形成する。
この後、前記酸化シリコン膜を除去し、第３図に示すよ
うに、密領域Ｌの半導体基板１の主面を低く形成し、か
つ疎領域Ｈの半導体基板１の主面を高く形成する。
うに、密領域Ｌの半導体基板１の主面を低く形成し、か
つ疎領域Ｈの半導体基板１の主面を高く形成する。
第３図に示す密領域Ｌ及び疎領域Ｈを形成する工程の後
に、半導体素子形成領域間の半導体基板１の主面にフィ
ールド絶縁膜２及びｐ型のチャネルストッパ領域３を形
成する。
に、半導体素子形成領域間の半導体基板１の主面にフィ
ールド絶縁膜２及びｐ型のチャネルストッパ領域３を形
成する。
この後、第４図に示すように、主として、メモリセルＭ
の情報蓄積用容量素子Ｃ形成領域の半導体基板１の主面
上に誘電体膜４を形成する。誘電体膜４は、例えば、酸
化技術で形成した酸化シリコン膜で形成する。
の情報蓄積用容量素子Ｃ形成領域の半導体基板１の主面
上に誘電体膜４を形成する。誘電体膜４は、例えば、酸
化技術で形成した酸化シリコン膜で形成する。
第４図に示す誘電体膜４を形成する工程の後に、情報蓄
積用容量素子Ｃ形成領域上の誘電体膜４の上部にプレー
ト電極５を形成する。プレート電極５は、例えば、抵抗
値を低減する不純物が導入された多結晶シリコン膜を所
定の形状にエッチングすることで形成する。このプレー
ト電極５を形成する工程で、情報蓄積用容量素子Ｃが形
成される。また、プレート電極５を形成する工程で、ス
イッチ素子Ｑ及びMISFETQn形成領域の誘電体膜４が除去
される。
積用容量素子Ｃ形成領域上の誘電体膜４の上部にプレー
ト電極５を形成する。プレート電極５は、例えば、抵抗
値を低減する不純物が導入された多結晶シリコン膜を所
定の形状にエッチングすることで形成する。このプレー
ト電極５を形成する工程で、情報蓄積用容量素子Ｃが形
成される。また、プレート電極５を形成する工程で、ス
イッチ素子Ｑ及びMISFETQn形成領域の誘電体膜４が除去
される。
そして、第５図に示すように、スイッチ素子Ｑ及びMISF
ETQn形成領域の半導体基板１の主面上に、ゲート絶縁膜
7A及び7Bを形成する。そして、ゲート絶縁膜7A及び7Bを
形成する工程と同一製造工程で、プレート電極５を覆う
絶縁膜６を形成する。ゲート絶縁膜7A,7B及び絶縁膜６
は、例えば、酸化技術で形成した酸化シリコン膜で形成
する。
ETQn形成領域の半導体基板１の主面上に、ゲート絶縁膜
7A及び7Bを形成する。そして、ゲート絶縁膜7A及び7Bを
形成する工程と同一製造工程で、プレート電極５を覆う
絶縁膜６を形成する。ゲート絶縁膜7A,7B及び絶縁膜６
は、例えば、酸化技術で形成した酸化シリコン膜で形成
する。
この後、第６図に示すように、ゲート絶縁膜7A及び7Bの
所定の上に夫々ゲート電極8A及び8Bを形成する。ゲート
電極8A及び8Bは、例えば、抵抗値を低減する不純物が導
入された多結晶シリコン膜で形成する。メモリセルＭ形
成領域は、ゲート電極8Aを形成する工程で、スイッチ素
子Ｑが形成される。
所定の上に夫々ゲート電極8A及び8Bを形成する。ゲート
電極8A及び8Bは、例えば、抵抗値を低減する不純物が導
入された多結晶シリコン膜で形成する。メモリセルＭ形
成領域は、ゲート電極8Aを形成する工程で、スイッチ素
子Ｑが形成される。
第６図に示すゲート電極8A及び8Bを形成する工程の後
に、ゲート電極8A、8B及びフィールド絶縁膜２を不純物
導入用マスクとしてｎ型の不純物を半導体基板１の主面
図に導入する。これにより、データ線DLとして使用され
るn+型の半導体領域9A、n+型のソース領域及びドレイン
領域9Bが形成される。このソース領域及びドレイン領域
9Bを形成する工程でMISFETQnが形成される。
に、ゲート電極8A、8B及びフィールド絶縁膜２を不純物
導入用マスクとしてｎ型の不純物を半導体基板１の主面
図に導入する。これにより、データ線DLとして使用され
るn+型の半導体領域9A、n+型のソース領域及びドレイン
領域9Bが形成される。このソース領域及びドレイン領域
9Bを形成する工程でMISFETQnが形成される。
この後、全面に層間絶縁膜10を形成し、所定部分の層間
絶縁膜10等を除去して接続孔11を形成する。
絶縁膜10等を除去して接続孔11を形成する。
そして、接続孔11を通して、ゲート電極8Aの延在部、ソ
ース領域及びドレイン領域9Bと電気的に接続し、かつ層
間絶縁膜10上を覆うように導電膜12Cを形成する。導電
膜12Cは、比抵抗値の小さな例えばアルミニウム膜で形
成する。
ース領域及びドレイン領域9Bと電気的に接続し、かつ層
間絶縁膜10上を覆うように導電膜12Cを形成する。導電
膜12Cは、比抵抗値の小さな例えばアルミニウム膜で形
成する。
この後、導電膜12Cを所定の形状にパターンニングする
マスクを形成するために、ポジティブタイプのフォトレ
ジスト膜を塗布する。そして、レチクルを用いてフォト
レジスト膜を露光し、第７図に示すように、感光部（光
りが照射され感光された部分）13Aと非感光部（光りが
照射されず感光されない部分）13Bを形成する。感光部1
3Aは現像で除去され、非感光部13Bは現像で除去されず
にエッチングマスクを形成するようになっている。
マスクを形成するために、ポジティブタイプのフォトレ
ジスト膜を塗布する。そして、レチクルを用いてフォト
レジスト膜を露光し、第７図に示すように、感光部（光
りが照射され感光された部分）13Aと非感光部（光りが
照射されず感光されない部分）13Bを形成する。感光部1
3Aは現像で除去され、非感光部13Bは現像で除去されず
にエッチングマスクを形成するようになっている。
このようにフォトレジスタ膜を露光してマスクを形成す
る工程を有するDRAMの製造方法であって、導電膜12Cを
形成する工程前に、導電膜12Cの下地のメモリセルＭが
密に配置される密領域Ｌの半導体基板１の主面を、その
下地のMISFETQnが疎に配置される疎領域Ｈの主面よりも
低く形成する工程を備えることにより、予じめ密領域Ｌ
の高さを低くしているので、密領域Ｌと疎領域Ｈとのフ
ォトレジスト膜の標高差を低減し、両者領域のフォトレ
ジスト膜を焦点深度内に形成することができる。したが
って、マスク不良を防止し、製造上の歩留りを向上する
ことができる。特に、フォトレジスト膜の標高差を低減
するために、密領域Ｌに製造工程の途中の所定の膜（例
えば、絶縁膜）を形成すると、導電層間の絶縁膜々厚が
厚くなり、接続孔等のエッチングが困難になるので、本
発明のように行う方が有効である。
る工程を有するDRAMの製造方法であって、導電膜12Cを
形成する工程前に、導電膜12Cの下地のメモリセルＭが
密に配置される密領域Ｌの半導体基板１の主面を、その
下地のMISFETQnが疎に配置される疎領域Ｈの主面よりも
低く形成する工程を備えることにより、予じめ密領域Ｌ
の高さを低くしているので、密領域Ｌと疎領域Ｈとのフ
ォトレジスト膜の標高差を低減し、両者領域のフォトレ
ジスト膜を焦点深度内に形成することができる。したが
って、マスク不良を防止し、製造上の歩留りを向上する
ことができる。特に、フォトレジスト膜の標高差を低減
するために、密領域Ｌに製造工程の途中の所定の膜（例
えば、絶縁膜）を形成すると、導電層間の絶縁膜々厚が
厚くなり、接続孔等のエッチングが困難になるので、本
発明のように行う方が有効である。
また、密領域Ｌと疎領域Ｈとのフォトレジスト膜の標高
差を低減し、一度で両者領域の露光を行うことができる
ので、生産性を向上することができる。
差を低減し、一度で両者領域の露光を行うことができる
ので、生産性を向上することができる。
また、密領域Ｌと疎領域Ｈとのフォトレジスト膜の標高
差を低減し、焦点深度を小さくすることができるので、
微細な寸法のマスクを形成することができ、集積度を向
上することができる。
差を低減し、焦点深度を小さくすることができるので、
微細な寸法のマスクを形成することができ、集積度を向
上することができる。
前記感光部13A及び非感光部13Bを形成する工程の後に、
現像を施して感光部13Aを除去し、非感光部13Bを残存さ
せてマスクを形成する。そして、このマスクを用いて導
電膜12Cにエッチングを施し、前記第１図及び第２図に
示すように、ワード線（WL）12A及び配線12Bを形成す
る。
現像を施して感光部13Aを除去し、非感光部13Bを残存さ
せてマスクを形成する。そして、このマスクを用いて導
電膜12Cにエッチングを施し、前記第１図及び第２図に
示すように、ワード線（WL）12A及び配線12Bを形成す
る。
このワード線12Aを形成する工程で、メモリセルＭが完
成し、これら一連の製造工程を施すことにより、本実施
例のDRAMが完成する。
成し、これら一連の製造工程を施すことにより、本実施
例のDRAMが完成する。
以上、本発明者によってなされた発明を、前記実施例に
基づき具体的に説明したが、本発明は、前記実施例に限
定されるものではなく、その要旨を逸脱しない範囲にお
いて、種々変形し得ることは勿論である。
基づき具体的に説明したが、本発明は、前記実施例に限
定されるものではなく、その要旨を逸脱しない範囲にお
いて、種々変形し得ることは勿論である。
例えば、本発明は、ネガティブタイプのフォトレジスト
膜を用いてもよい。
膜を用いてもよい。
また、本発明は、ゲート電極8A及び8Bを形成するマスク
形成工程において、フォトレジスト膜の標高差が最小に
なるように密領域Ｌの半導体基板１の主面を低く形成し
てもよい。
形成工程において、フォトレジスト膜の標高差が最小に
なるように密領域Ｌの半導体基板１の主面を低く形成し
てもよい。
また、本発明は、疎領域Ｈの半導体基板１の主面にエピ
タキシャル層を積層し、密領域Ｌの半導体基板１の主面
を低く形成してもよい。
タキシャル層を積層し、密領域Ｌの半導体基板１の主面
を低く形成してもよい。
また、本発明は、紫外線、遠紫外線で露光を行う光リソ
グラフィ技術だけでなく、レーザ、Ｘ線及びエレクトロ
ビームで露光を行う光リソグラフィ技術に適用すること
ができる。特に、Ｘ線及びエレクトロビームで露光を行
う光リソグラフィ技術は、近接露光を行うレチクルとフ
ォトレジスト膜との間隔を均一にすることができる。
グラフィ技術だけでなく、レーザ、Ｘ線及びエレクトロ
ビームで露光を行う光リソグラフィ技術に適用すること
ができる。特に、Ｘ線及びエレクトロビームで露光を行
う光リソグラフィ技術は、近接露光を行うレチクルとフ
ォトレジスト膜との間隔を均一にすることができる。
また、本発明は、絶縁膜をエッチングするマスク形成工
程に適用することもできる。
程に適用することもできる。
さらに、本発明は、DRAMに限定されず、密領域と疎領域
とを有する半導体集積回路装置に広く適用することがで
きる。
とを有する半導体集積回路装置に広く適用することがで
きる。
本願において開示された発明のうち、代表的なものによ
って得られる効果を簡単に説明すれば、以下のとおりで
ある。
って得られる効果を簡単に説明すれば、以下のとおりで
ある。
所定の導電膜又は絶縁膜上にフォトレジスト膜を塗布
し、このフォトレジスト膜を露光してマスクを形成する
工程を有する半導体集積回路装置の製造方法であって、
前記導電膜又は絶縁膜を形成する工程の前に、その下地
が密領域の半導体基板の主面を、その下地が疎領域の半
導体基板の主面よりも低く形成する工程を備えたことに
より、両者領域のフォトレジスト膜の標高差を低減し、
両者領域のフォトレジスト膜を焦点深度内に形成するこ
とができるので、マスク不良を防止し、製造上の歩留り
を向上することができる。
し、このフォトレジスト膜を露光してマスクを形成する
工程を有する半導体集積回路装置の製造方法であって、
前記導電膜又は絶縁膜を形成する工程の前に、その下地
が密領域の半導体基板の主面を、その下地が疎領域の半
導体基板の主面よりも低く形成する工程を備えたことに
より、両者領域のフォトレジスト膜の標高差を低減し、
両者領域のフォトレジスト膜を焦点深度内に形成するこ
とができるので、マスク不良を防止し、製造上の歩留り
を向上することができる。
第１図は、本発明の一実施例であるDRAMのメモリセルア
レイを示す要部平面図、 第２図は、第１図のII−II線で切ったメモリセルと周辺
回路を構成するMISFETの断面図、 第３図乃至第７図は、本発明の一実施例であるDRAMの各
製造工程毎に示す断面図である。 図中、１……半導体基板、４……誘電体膜、５……プレ
ート電極、６……絶縁膜、7A,7B……ゲート絶縁膜、8A,
8B……ゲート電極、9A……半導体領域、9B……ソース領
域又はドレイン領域、10……層間絶縁膜、11……接続
孔、12A……ワード線、12B……配線、Ｍ……メモリセ
ル、Ｃ……情報蓄積用容量素子、Qn……MISFET、Ｑ……
スイッチ素子である。
レイを示す要部平面図、 第２図は、第１図のII−II線で切ったメモリセルと周辺
回路を構成するMISFETの断面図、 第３図乃至第７図は、本発明の一実施例であるDRAMの各
製造工程毎に示す断面図である。 図中、１……半導体基板、４……誘電体膜、５……プレ
ート電極、６……絶縁膜、7A,7B……ゲート絶縁膜、8A,
8B……ゲート電極、9A……半導体領域、9B……ソース領
域又はドレイン領域、10……層間絶縁膜、11……接続
孔、12A……ワード線、12B……配線、Ｍ……メモリセ
ル、Ｃ……情報蓄積用容量素子、Qn……MISFET、Ｑ……
スイッチ素子である。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 27/108
Claims (6)
- 【請求項１】導電膜又は絶縁膜上にフォトレジスト膜を
塗布し、該フォトレジスト膜を所定の形状で露光してマ
スクパターンを形成する工程を有する半導体集積回路装
置の製造方法であって、前記導電膜又は絶縁膜を形成す
る工程の前に、前記導電膜又は絶縁膜の下地の半導体素
子が密に配置される領域又は下地の膜数が多い領域の半
導体基板の第１主面を、下地の半導体素子が疎に配置さ
れる領域又は下地の膜数が少ない領域の第２主面よりも
低く形成する工程を具備したことを特徴とする半導体集
積回路装置の製造方法。 - 【請求項２】前記第１主面は、その形成領域の半導体基
板の主面を選択的に酸化して酸化シリコン膜を形成し、
該酸化シリコン膜を除去して前記第２主面よりも低く形
成したことを特徴とする特許請求の範囲第１項に記載の
半導体集積回路装置の製造方法。 - 【請求項３】前記第１主面は、半導体基板の第２主面に
選択的にエピタキシャル層を積層し、この第２主面より
も低く形成したことを特徴とする特許請求の範囲第１項
に記載の半導体集積回路装置の製造方法。 - 【請求項４】前記導電膜は、配線、電極又は半導体素子
を形成することを特徴とする特許請求の範囲第１項に記
載の半導体集積回路装置の製造方法。 - 【請求項５】半導体基板の一主面に複数の半導体素子が
形成される半導体集積回路装置において、前記一主面の
複数の半導体素子が密に配置されるか又は導電膜や絶縁
膜の膜数が多い第１の領域は、前記一主面の前記第１の
領域よりも複数の半導体素子が疎に配置されるか又は導
電膜や絶縁膜の膜数が少ない第２の領域よりも低く構成
されていることを特徴とする半導体集積回路装置。 - 【請求項６】前記第１の領域と第２の領域の高低差は、
露光工程時の焦点深度内に入る程度であることを特徴と
する特許請求の範囲第５項記載の半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61004904A JPH0754830B2 (ja) | 1986-01-16 | 1986-01-16 | 半導体集積回路装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61004904A JPH0754830B2 (ja) | 1986-01-16 | 1986-01-16 | 半導体集積回路装置及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62165329A JPS62165329A (ja) | 1987-07-21 |
| JPH0754830B2 true JPH0754830B2 (ja) | 1995-06-07 |
Family
ID=11596639
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61004904A Expired - Lifetime JPH0754830B2 (ja) | 1986-01-16 | 1986-01-16 | 半導体集積回路装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0754830B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2749072B2 (ja) * | 1988-08-12 | 1998-05-13 | 株式会社日立製作所 | 半導体集積回路装置の製造方法 |
| JP2651044B2 (ja) * | 1990-10-29 | 1997-09-10 | 松下電子工業株式会社 | 半導体記憶装置の製造方法 |
-
1986
- 1986-01-16 JP JP61004904A patent/JPH0754830B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS62165329A (ja) | 1987-07-21 |
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| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |