JP2749072B2 - 半導体集積回路装置の製造方法 - Google Patents
半導体集積回路装置の製造方法Info
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor
Landscapes
- Element Separation (AREA)
- Semiconductor Memories (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体集積回路装置、およびその製造方法に
係り、特に光露光法を用いて製造する場合に好適な高集
積半導体記憶装置およびその製造方法に関する。
係り、特に光露光法を用いて製造する場合に好適な高集
積半導体記憶装置およびその製造方法に関する。
半導体メモリの集積度は今や１メガビットの時代に突
入しており、４メガビットメモリも開発段階にある。こ
のような集積度向上を支えてきた技術は主に微細パター
ン形成技術、すなわちリソグラフィとエッチング技術で
ある。メモリの高集積化の目的の１つはビット単価低減
にある。そのためリソグラフィの手法としてもスループ
ットの確保が重要である。このためスループットが比較
的高く、微細パターンが形成できる方法である光学レン
ズを用いた縮小投影露光法が広く用いられている。しか
し光を用いているためレンズの解像度を増すと焦点深度
が浅くなり、結像対象となる面（基板面）が平坦でない
と解像不良を起こすという問題が縮小投影露光法にあ
る。光学露光技術については、株式会社サイエンスフォ
ーラム「超LSIデバイスハンドブック」発行日1983年11
月28日、P139〜P141に示されている。
入しており、４メガビットメモリも開発段階にある。こ
のような集積度向上を支えてきた技術は主に微細パター
ン形成技術、すなわちリソグラフィとエッチング技術で
ある。メモリの高集積化の目的の１つはビット単価低減
にある。そのためリソグラフィの手法としてもスループ
ットの確保が重要である。このためスループットが比較
的高く、微細パターンが形成できる方法である光学レン
ズを用いた縮小投影露光法が広く用いられている。しか
し光を用いているためレンズの解像度を増すと焦点深度
が浅くなり、結像対象となる面（基板面）が平坦でない
と解像不良を起こすという問題が縮小投影露光法にあ
る。光学露光技術については、株式会社サイエンスフォ
ーラム「超LSIデバイスハンドブック」発行日1983年11
月28日、P139〜P141に示されている。
一方、素子構造に目を向けると構造は複雑になり、ま
た基板に形成された段差も大きくなっている。これは例
えばDRAM（Dinamic Random Access Memory）において
は、α線に対するソフトエラー対策などのため一定容量
以上のキャパシタを形成する必要があり、狭い領域内に
容量の大きなキャパシタを形成するため積層キャパシタ
などを用いるためである。（このキャパシタを用いたセ
ル構造を積層容量型メモリセル（STCメモリセル）と呼
ぶ。）このSTCメモリセルは特公昭61−55258号に示され
ている。
た基板に形成された段差も大きくなっている。これは例
えばDRAM（Dinamic Random Access Memory）において
は、α線に対するソフトエラー対策などのため一定容量
以上のキャパシタを形成する必要があり、狭い領域内に
容量の大きなキャパシタを形成するため積層キャパシタ
などを用いるためである。（このキャパシタを用いたセ
ル構造を積層容量型メモリセル（STCメモリセル）と呼
ぶ。）このSTCメモリセルは特公昭61−55258号に示され
ている。
このように微細パターンを形成するための縮小投影露
光法では焦点深度が浅いため基板表面を平坦にしなけれ
ばならないにもかかわらず、実際には上述のように基板
には大きな段差があるため焦点深度外になり、しばしば
パターン解像不良が起こる、または寸法精度が低下する
という問題があった。
光法では焦点深度が浅いため基板表面を平坦にしなけれ
ばならないにもかかわらず、実際には上述のように基板
には大きな段差があるため焦点深度外になり、しばしば
パターン解像不良が起こる、または寸法精度が低下する
という問題があった。
このような基板段差に起因するパターン解像不良又は
寸法精度の低下という問題点を解決するための方法とし
て、多層レジスト法が知られている。この多層レジスト
法については、例えば特開昭51−107775号に示されてい
る。この方法は、段差を有する基板上に厚い有機膜（B
L:Bottom Layer）で基板の段差にほとんど影響されない
平坦な表面を形成する。さらにその上に遮光層及びマス
ク層を順に形成し、最上層にマスク層をホトリソグラフ
ィー技術でパターンニングし、パターンニングされたマ
スク層をマスクに遮光層をエッチングする。さらにこの
遮光層をマスクにスパッタエッチングもしくはイオンビ
ームエッチングなどの異方性エッチングによって最下層
の有機膜をエッチングし、この最下層の有機膜をマスク
に被加工層をエッチングする方法である。ここでの基板
とは、単結晶シリコン基板及びその表面に形成された絶
縁膜、導電層等を含む。
寸法精度の低下という問題点を解決するための方法とし
て、多層レジスト法が知られている。この多層レジスト
法については、例えば特開昭51−107775号に示されてい
る。この方法は、段差を有する基板上に厚い有機膜（B
L:Bottom Layer）で基板の段差にほとんど影響されない
平坦な表面を形成する。さらにその上に遮光層及びマス
ク層を順に形成し、最上層にマスク層をホトリソグラフ
ィー技術でパターンニングし、パターンニングされたマ
スク層をマスクに遮光層をエッチングする。さらにこの
遮光層をマスクにスパッタエッチングもしくはイオンビ
ームエッチングなどの異方性エッチングによって最下層
の有機膜をエッチングし、この最下層の有機膜をマスク
に被加工層をエッチングする方法である。ここでの基板
とは、単結晶シリコン基板及びその表面に形成された絶
縁膜、導電層等を含む。
本発明者は、前述の多層レジスト法は、密集した領域
に段差が存在する場合の対策としては有効であるが、例
えばSTCメモリセルを有するDRAMなどのように、メモリ
セルアレイ領域と周辺回路領域との間での段差、つまり
ある程度離れた領域間に標高差が存在する構造の場合、
メモリセルアレイ領域又は周辺回路領域にパターン解像
不良または寸法精度が低下するという問題が発生するこ
とに気付いた。この問題は、多層レジスト法を用いたと
しても、メモリセルアレイ領域と周辺回路領域との間の
標高差をなくすことはできず、この標高差のため、メモ
リセルアレイ領域と周辺回路領域の表面が同時に縮小露
光装置の焦点深度内に入らない為に発生すると考えられ
る。本発明者の実験によれば、二つの領域の標高差が1.
5μｍ程度ある場合で、両者がおよそ30〜40μｍ以上離
れていると、多層レジスト法でも、その標高差をなくす
ことは困難である。
に段差が存在する場合の対策としては有効であるが、例
えばSTCメモリセルを有するDRAMなどのように、メモリ
セルアレイ領域と周辺回路領域との間での段差、つまり
ある程度離れた領域間に標高差が存在する構造の場合、
メモリセルアレイ領域又は周辺回路領域にパターン解像
不良または寸法精度が低下するという問題が発生するこ
とに気付いた。この問題は、多層レジスト法を用いたと
しても、メモリセルアレイ領域と周辺回路領域との間の
標高差をなくすことはできず、この標高差のため、メモ
リセルアレイ領域と周辺回路領域の表面が同時に縮小露
光装置の焦点深度内に入らない為に発生すると考えられ
る。本発明者の実験によれば、二つの領域の標高差が1.
5μｍ程度ある場合で、両者がおよそ30〜40μｍ以上離
れていると、多層レジスト法でも、その標高差をなくす
ことは困難である。
従って本発明の目的は、所定の距離以上離れた領域に
標高差が存在する場合に、たとえ両者の領域を同時に加
工したとしても、両者を高精度に加工できる技術を提供
することにある。
標高差が存在する場合に、たとえ両者の領域を同時に加
工したとしても、両者を高精度に加工できる技術を提供
することにある。
本発明の他の目的は、半導体記憶装置のメモリセルア
レイ領域及び周辺回路領域を同時に加工できる技術を提
供することにある。
レイ領域及び周辺回路領域を同時に加工できる技術を提
供することにある。
また、本発明の他の目的は、単結晶シリコン基板の凹
部をメモリセルアレイ領域とし、その他の部分を周辺回
路領域とした半導体記憶装置を提供することにある。
部をメモリセルアレイ領域とし、その他の部分を周辺回
路領域とした半導体記憶装置を提供することにある。
本発明の前記ならびにその他の目的と新規な特徴は、
本明細書の記述および添付図面から明らかになるであろ
う。
本明細書の記述および添付図面から明らかになるであろ
う。
本願において開示される発明のうち代表的なものの概
要を簡単に説明すれば、下記のとおりである。
要を簡単に説明すれば、下記のとおりである。
仕上り状態で半導体基板表面からの高さが高い領域例
えばメモリセルアレイ領域を単結晶半導体基板の凹部
に、その他の部分に仕上り状態で半導体基板表面からの
高さが低い領域例えば周辺回路領域を形成することによ
るものである。
えばメモリセルアレイ領域を単結晶半導体基板の凹部
に、その他の部分に仕上り状態で半導体基板表面からの
高さが低い領域例えば周辺回路領域を形成することによ
るものである。
半導体基板表面からの高さが高い領域を半導体基板の
凹部に、半導体基板表面からの高さが低い領域をその他
の部分に形成することにより、高い領域と低い領域間の
標高差を小さくすることにより、焦点深度が浅い露光装
置でパターンの解像をすることができるので高解像度の
パターンニングをすることができる。
凹部に、半導体基板表面からの高さが低い領域をその他
の部分に形成することにより、高い領域と低い領域間の
標高差を小さくすることにより、焦点深度が浅い露光装
置でパターンの解像をすることができるので高解像度の
パターンニングをすることができる。
以下、本発明をダイナミックRAMに適用した実施例を
説明する。
説明する。
第１図に示すように、DRAMはフォールデットビットラ
イン方式（折り返しビット線方式）で構成されている。
第１図の中央部にはメモリセルアレイ（メモリセルマッ
ト）が配置されている。
イン方式（折り返しビット線方式）で構成されている。
第１図の中央部にはメモリセルアレイ（メモリセルマッ
ト）が配置されている。
前記メモリセルアレイは列方向に相補性データ線DL,
▲▼を延在させている。この相補性データ線DLは行
方向に複数組配置されている。相補性データ線DLは、夫
々の一端側がセンスアンプSAに接続されている。
▲▼を延在させている。この相補性データ線DLは行
方向に複数組配置されている。相補性データ線DLは、夫
々の一端側がセンスアンプSAに接続されている。
相補性データ線DLと交差する行方向にはワード線WLを
延在させている。ワード線WLは列方向に複数本配置され
ている。図示していないが、夫々のワード線WLは、メモ
リセルアレイの端部に配置された行デコーダ回路Ｘ−DE
Cに接続され選択されるように構成されている。
延在させている。ワード線WLは列方向に複数本配置され
ている。図示していないが、夫々のワード線WLは、メモ
リセルアレイの端部に配置された行デコーダ回路Ｘ−DE
Cに接続され選択されるように構成されている。
相補性データ線DLの夫々とワード線WLとの交差部に
は、１〔bit〕の情報を記憶するメモリセルＭが配置さ
れている。メモリセルＭは、メモリセル選択用のｎチャ
ネルMISFET Qsと、その一方の半導体領域に直列に一方
の電極が接続された情報蓄積用容量素子Ｃとで構成され
ている。
は、１〔bit〕の情報を記憶するメモリセルＭが配置さ
れている。メモリセルＭは、メモリセル選択用のｎチャ
ネルMISFET Qsと、その一方の半導体領域に直列に一方
の電極が接続された情報蓄積用容量素子Ｃとで構成され
ている。
メモリセルＭのMISFET Qsは、他方の半導体領域が相
補性データ線DLに接続され、ゲート電極がワード線WLに
接続されている。情報蓄積用容量素子Ｃの他方の電極は
電源電圧1/2Vccに接続されている。電源電圧1/2Vccは回
路の基準電圧Vss（＝０〔Ｖ〕）と回路の電源電圧V
cc（＝５〔Ｖ〕）との中間電位である。他方の電極に印
加される電源電圧1/2Vccは、情報蓄積用容量素子Ｃの電
極間に加わる電界強度を低減し、誘電体膜の絶縁耐圧の
劣化を低減するようになっている。
補性データ線DLに接続され、ゲート電極がワード線WLに
接続されている。情報蓄積用容量素子Ｃの他方の電極は
電源電圧1/2Vccに接続されている。電源電圧1/2Vccは回
路の基準電圧Vss（＝０〔Ｖ〕）と回路の電源電圧V
cc（＝５〔Ｖ〕）との中間電位である。他方の電極に印
加される電源電圧1/2Vccは、情報蓄積用容量素子Ｃの電
極間に加わる電界強度を低減し、誘電体膜の絶縁耐圧の
劣化を低減するようになっている。
前記センスアンプSAは、前記相補性データ線DLで伝達
されるメモリセルＭの情報を増幅するように構成されて
いる。センスアンプSAで増幅された情報は、Ｙスイッチ
用のｎチャネルMISFET Qyを通してコモンデータ線I/O,
▲▼に出力される。
されるメモリセルＭの情報を増幅するように構成されて
いる。センスアンプSAで増幅された情報は、Ｙスイッチ
用のｎチャネルMISFET Qyを通してコモンデータ線I/O,
▲▼に出力される。
前記Ｙスイッチ用のMISFET Qyは、そのゲート電極が
Ｙセレクト信号線YSLに接続され制御されるように構成
されている。Ｙセレクト信号線YSLは、１組の相補性デ
ータ線DLに対して１本設けられている。Ｙセレクト信号
線YSLは、相補性データ線DLと同一列方向に延在させて
おり、各相補性データ線DL間に配置されている。つま
り、換言すれば、相補性データ線DLとＹセレクト信号線
YSLとは行方向に交互に配置されている。Ｙセレクト信
号線YSLは、メモリセルアレイの端部に配置された列デ
コーダ回路Ｙ−DECに接続され選択されるように構成さ
れている。
Ｙセレクト信号線YSLに接続され制御されるように構成
されている。Ｙセレクト信号線YSLは、１組の相補性デ
ータ線DLに対して１本設けられている。Ｙセレクト信号
線YSLは、相補性データ線DLと同一列方向に延在させて
おり、各相補性データ線DL間に配置されている。つま
り、換言すれば、相補性データ線DLとＹセレクト信号線
YSLとは行方向に交互に配置されている。Ｙセレクト信
号線YSLは、メモリセルアレイの端部に配置された列デ
コーダ回路Ｙ−DECに接続され選択されるように構成さ
れている。
前記コモンデータ線I/Oは、メモリセルアレイの端部
に配置されたメインアンプMAに接続されている。メイン
アンプMAは、スイッチ用MISFET（符号を付けない）、出
力信号線DOL,▲▼、データ出力バッファ回路DoB
の夫々を通して、出力トランジスタDoutに接続されてい
る。つまり、メインアンプMAでさらに増幅されたメモリ
セルＭの情報は、出力信号DOL、データ出力バッファ回
路DoB等を通して、出力トランジスタDoutに出力され
る。
に配置されたメインアンプMAに接続されている。メイン
アンプMAは、スイッチ用MISFET（符号を付けない）、出
力信号線DOL,▲▼、データ出力バッファ回路DoB
の夫々を通して、出力トランジスタDoutに接続されてい
る。つまり、メインアンプMAでさらに増幅されたメモリ
セルＭの情報は、出力信号DOL、データ出力バッファ回
路DoB等を通して、出力トランジスタDoutに出力され
る。
次に、前記DRAMのメモリセルＭ及びDRAMの周辺回路
（センスアンプSA,列デコーダ回路Ｙ−DEC等）を構成す
る素子の具体的な構造について説明する。
（センスアンプSA,列デコーダ回路Ｙ−DEC等）を構成す
る素子の具体的な構造について説明する。
DRAMのメモリセルアレイを第２図（要部平面図）で示
し、メモリセルアレイ及び周辺回路の素子を第３図（要
部断面図）で示す。第３図の左側は第２図のＩ−Ｉ切断
線で切ったメモリセルＭ部分の断面を示し、第３図の中
央部は第２図のII−II切断線で切ったガードリング部分
の断面を示している。第３図の右側は周辺回路を構成す
る相補型MISFET（CMOS）の断面を示している。
し、メモリセルアレイ及び周辺回路の素子を第３図（要
部断面図）で示す。第３図の左側は第２図のＩ−Ｉ切断
線で切ったメモリセルＭ部分の断面を示し、第３図の中
央部は第２図のII−II切断線で切ったガードリング部分
の断面を示している。第３図の右側は周辺回路を構成す
る相補型MISFET（CMOS）の断面を示している。
第２図及び第３図に示すように、DRAMは単結晶珪素か
らなり、メモリセルＭが形成されるべき領域に凹部を有
するp-型半導体基板１で構成されている。半導体基板１
のメモリセルＭ（メモリセルアレイ）形成領域及びｎチ
ャネルMISFET Qn形成領域の主面部には、ｐ型のウエル
領域２が設けられている。半導体基板１のｐチャネルMI
SFET形成領域Qpの主面部には、ｎ型ウエル領域３が設け
られている。つまり、本実施例のDRAMは、ツインウエル
構造を採用している。
らなり、メモリセルＭが形成されるべき領域に凹部を有
するp-型半導体基板１で構成されている。半導体基板１
のメモリセルＭ（メモリセルアレイ）形成領域及びｎチ
ャネルMISFET Qn形成領域の主面部には、ｐ型のウエル
領域２が設けられている。半導体基板１のｐチャネルMI
SFET形成領域Qpの主面部には、ｎ型ウエル領域３が設け
られている。つまり、本実施例のDRAMは、ツインウエル
構造を採用している。
ウエル領域２、３の夫々の半導体素子形成領域間の主
面上には、素子間分離用絶縁膜（フィールド絶縁膜）５
が設けられている。素子間分離用絶縁膜５は、半導体素
子間を電気的に分離するように構成されている。素子間
分離用絶縁膜５の下部であってウエル領域２の主面部に
は、ｐ型チャネルストッパ領域4Aが設けられている。素
子間分離用絶縁膜５をゲート絶縁膜とする寄生MOSはｎ
型反転し易いので、チャネルストッパ領域4Aは少なくと
もウエル領域２の主面部に設けられるようになってい
る。
面上には、素子間分離用絶縁膜（フィールド絶縁膜）５
が設けられている。素子間分離用絶縁膜５は、半導体素
子間を電気的に分離するように構成されている。素子間
分離用絶縁膜５の下部であってウエル領域２の主面部に
は、ｐ型チャネルストッパ領域4Aが設けられている。素
子間分離用絶縁膜５をゲート絶縁膜とする寄生MOSはｎ
型反転し易いので、チャネルストッパ領域4Aは少なくと
もウエル領域２の主面部に設けられるようになってい
る。
前記ウエル領域２のメモリセルＭ形成領域の主面部に
は、ｐ型ポテンシャルバリア層4Bが設けられている。ポ
テンシャルバリア層4Bは、メモリセルＭ形成領域の実質
的に全面に設けられている。ポテンシャルバリア層4B
は、後に詳述するが、前記チャネルストッパ領域4Aと同
一製造工程、同一製造マスクで形成されている。このポ
テンシャルバリア層4Bは、チャネルストッパ領域を形成
するためのその形成領域に導入されたｐ型不純物（Ｂ）
をメモリセルＭ形成領域下まで引き伸し拡散することに
よって構成されている。
は、ｐ型ポテンシャルバリア層4Bが設けられている。ポ
テンシャルバリア層4Bは、メモリセルＭ形成領域の実質
的に全面に設けられている。ポテンシャルバリア層4B
は、後に詳述するが、前記チャネルストッパ領域4Aと同
一製造工程、同一製造マスクで形成されている。このポ
テンシャルバリア層4Bは、チャネルストッパ領域を形成
するためのその形成領域に導入されたｐ型不純物（Ｂ）
をメモリセルＭ形成領域下まで引き伸し拡散することに
よって構成されている。
メモリセルＭのメモリセル選択用のMISFET Qsは、第
２図及び第３図に示すように、ウエル領域２（実際には
ポテンシャルバリア層4B）の主面部に構成されている。
MISFET Qsは、素子間分離用絶縁膜５及びチャネルスト
ッパ領域4Aでその領域を囲まれその形状を規定されてい
る。このMISFET Qsは、基本的には主に、ウエル領域
２、ゲート絶縁膜６、ゲート電極７、ソース領域又はド
レイン領域である一対のｎ型半導体領域９で構成されて
いる。
２図及び第３図に示すように、ウエル領域２（実際には
ポテンシャルバリア層4B）の主面部に構成されている。
MISFET Qsは、素子間分離用絶縁膜５及びチャネルスト
ッパ領域4Aでその領域を囲まれその形状を規定されてい
る。このMISFET Qsは、基本的には主に、ウエル領域
２、ゲート絶縁膜６、ゲート電極７、ソース領域又はド
レイン領域である一対のｎ型半導体領域９で構成されて
いる。
前記ウエル領域２はMISFET Qsのチャネル形成領域と
して使用されている。
して使用されている。
ゲート絶縁膜６はウエル領域２の主面を酸化して形成
した酸化珪素膜で構成されている。
した酸化珪素膜で構成されている。
ゲート電極７はゲート絶縁膜６の上部に設けられてお
り、例えばCVDで堆積させた多結晶珪素膜で構成されて
いる。この多結晶珪素膜は、抵抗値を低減するｎ型不純
物（Ｐ或はAs）が導入されている。
り、例えばCVDで堆積させた多結晶珪素膜で構成されて
いる。この多結晶珪素膜は、抵抗値を低減するｎ型不純
物（Ｐ或はAs）が導入されている。
また、ゲート電極７は、高融点金属（Mo,Ti,Ta,W）膜
や高融点金属シリサイド（MoSi2,TiSi2,TaSi2,WSi2）膜
の単体で構成してもよい。また、ゲート電極７は、多結
晶珪素膜上に前記金属膜を積層した複合膜で構成しても
よい。
や高融点金属シリサイド（MoSi2,TiSi2,TaSi2,WSi2）膜
の単体で構成してもよい。また、ゲート電極７は、多結
晶珪素膜上に前記金属膜を積層した複合膜で構成しても
よい。
ゲート電極７は、第２図に示すように、行方向に延在
するワード線（WL）７と一体に構成されている。つま
り、ゲート電極７とワード線７とは同一導電層で構成さ
れている。ワード線７は、行方向に配置された複数のメ
モリセルＭのMISFET Qsの夫々のゲート電極７を接続す
るように構成されている。
するワード線（WL）７と一体に構成されている。つま
り、ゲート電極７とワード線７とは同一導電層で構成さ
れている。ワード線７は、行方向に配置された複数のメ
モリセルＭのMISFET Qsの夫々のゲート電極７を接続す
るように構成されている。
半導体領域９は、周辺回路を構成するMISFET Qsの半
導体領域（17）に比べて、少なくとも情報蓄積用容量素
子Ｃを接続する側（一方）を低不純物濃度のイオン打込
みで構成している。具体的に、一方の半導体領域９は、
１×1014〔atoms/cm2〕未満の低不純物濃度のイオン打
込みで構成されている。１×1014〔atoms/cm2〕未満の
低不純物濃度のイオン打込みで形成した半導体領域９
は、不純物の導入に起因しウエル領域２の主面部に発生
する結晶欠陥が少なく、不純物の導入後の熱処理によっ
て結晶欠陥を充分に回復することができる。
導体領域（17）に比べて、少なくとも情報蓄積用容量素
子Ｃを接続する側（一方）を低不純物濃度のイオン打込
みで構成している。具体的に、一方の半導体領域９は、
１×1014〔atoms/cm2〕未満の低不純物濃度のイオン打
込みで構成されている。１×1014〔atoms/cm2〕未満の
低不純物濃度のイオン打込みで形成した半導体領域９
は、不純物の導入に起因しウエル領域２の主面部に発生
する結晶欠陥が少なく、不純物の導入後の熱処理によっ
て結晶欠陥を充分に回復することができる。
半導体領域９はゲート電極７に対して自己整合で構成
されている。半導体領域９は、チャネル形成領域側が低
不純物濃度で構成されているので、LDD（Ｌightly Ｄop
ed Ｄrain）構造のMISFET Qsを構成する。
されている。半導体領域９は、チャネル形成領域側が低
不純物濃度で構成されているので、LDD（Ｌightly Ｄop
ed Ｄrain）構造のMISFET Qsを構成する。
メモリセルＭの情報蓄積用容量素子Ｃは、第２図及び
第３図に示すように、主に、第１電極層（下側の電極
層）13、誘電体膜14、第２電極層（上側の電極層）15を
順次積層して構成されている。情報蓄積用容量素子Ｃ
は、所謂スタックド構造（積層型:STC）で構成されてい
る。
第３図に示すように、主に、第１電極層（下側の電極
層）13、誘電体膜14、第２電極層（上側の電極層）15を
順次積層して構成されている。情報蓄積用容量素子Ｃ
は、所謂スタックド構造（積層型:STC）で構成されてい
る。
このスタックド構造の情報蓄積用容量素子Ｃの第１電
極層13の一部（中央部分）は、MISFET Qsの一方の半導
体領域９に接続されている。この接続は、層間絶縁膜12
に形成された接続孔12Aを通して行われている。接続孔1
2Aの列方向の開口サイズはMISFET Qsのゲート電極７、
それに隣接するワード線７の夫々の側壁に設けられたサ
イドウォールスペーサ11間のサイズに比べて大きく構成
されているので、実質的な接続孔12Aの開口サイズはサ
イドウォールスペーサ11間のサイズで規定される。接続
孔12Aの開口サイズとサイドウォールスペーサ11間のサ
イズとの差は、少なくとも製造工程におけるマスク合せ
余裕寸法に相当する分より大きくなっている。第１電極
層13の他部（周辺部分）は、サイドウォールスペーサ11
及び層間絶縁膜８を介在させて、ゲート電極７、ワード
線７の夫々の上部まで延在させている。
極層13の一部（中央部分）は、MISFET Qsの一方の半導
体領域９に接続されている。この接続は、層間絶縁膜12
に形成された接続孔12Aを通して行われている。接続孔1
2Aの列方向の開口サイズはMISFET Qsのゲート電極７、
それに隣接するワード線７の夫々の側壁に設けられたサ
イドウォールスペーサ11間のサイズに比べて大きく構成
されているので、実質的な接続孔12Aの開口サイズはサ
イドウォールスペーサ11間のサイズで規定される。接続
孔12Aの開口サイズとサイドウォールスペーサ11間のサ
イズとの差は、少なくとも製造工程におけるマスク合せ
余裕寸法に相当する分より大きくなっている。第１電極
層13の他部（周辺部分）は、サイドウォールスペーサ11
及び層間絶縁膜８を介在させて、ゲート電極７、ワード
線７の夫々の上部まで延在させている。
第１電極層13は、例えば抵抗値を低減するｎ型不純物
（As或はＰ）が高濃度に導入された多結晶珪素膜で構成
する。この多結晶珪素膜に導入されたｎ型不純物は、サ
イドウォールスペーサ11で規定された、第１電極層13と
一方の半導体領域９との接続部から一方の半導体領域９
側に拡散され、半導体領域９と一体に構成される高不純
物濃度のn+型半導体領域13Aを構成するようになってい
る。
（As或はＰ）が高濃度に導入された多結晶珪素膜で構成
する。この多結晶珪素膜に導入されたｎ型不純物は、サ
イドウォールスペーサ11で規定された、第１電極層13と
一方の半導体領域９との接続部から一方の半導体領域９
側に拡散され、半導体領域９と一体に構成される高不純
物濃度のn+型半導体領域13Aを構成するようになってい
る。
第１電極層13の他部は、１組の相補性データ線（21）
DLで規定される領域から行方向（上方向或は下方向）に
引き出されている。つまり、第１電極層13は、素子間分
離用絶縁膜５で囲まれたメモリセルＭ形成領域からその
外の領域に引出されている。第１電極層13は、行方向に
隣接する他のメモリセルＭの情報蓄積用容量素子Ｃの第
１電極層13（同一導電層で形成される）と接触しないよ
うに隔離され、本実施例では平面形状を５角形で構成し
ている。この第１電極層13は、それを有するメモリセル
Ｍが接続された相補性データ線（21）DLに行方向におい
て隣接するＹセレクト信号線（21）YSLと重なる位置ま
で延在するように構成されている。実際には、Ｙセレク
ト信号線（21）YSLは第１電極層13の上層に構成される
ので、第１電極層13はＹセレクト信号線（21）YSLの下
部にそれと重なる位置で延在するように構成されてい
る。
DLで規定される領域から行方向（上方向或は下方向）に
引き出されている。つまり、第１電極層13は、素子間分
離用絶縁膜５で囲まれたメモリセルＭ形成領域からその
外の領域に引出されている。第１電極層13は、行方向に
隣接する他のメモリセルＭの情報蓄積用容量素子Ｃの第
１電極層13（同一導電層で形成される）と接触しないよ
うに隔離され、本実施例では平面形状を５角形で構成し
ている。この第１電極層13は、それを有するメモリセル
Ｍが接続された相補性データ線（21）DLに行方向におい
て隣接するＹセレクト信号線（21）YSLと重なる位置ま
で延在するように構成されている。実際には、Ｙセレク
ト信号線（21）YSLは第１電極層13の上層に構成される
ので、第１電極層13はＹセレクト信号線（21）YSLの下
部にそれと重なる位置で延在するように構成されてい
る。
誘電体膜14は、基本的には第１電極層（多結晶珪素
膜）13の上層にCVDで堆積させた窒化珪素膜14A、この窒
化珪素膜14Aを高圧で酸化した酸化珪素膜14Bを積層した
２層構造で構成されている。実際には、誘電体膜14は、
第１電極層13である多結晶珪素膜（ｎ型不純物が導入さ
れている）の表面に自然酸化珪素膜が形成されるので、
自然酸化珪素膜（50〔Å〕未満の非常に薄い膜厚なので
図示しない）、窒化珪素膜14A、酸化珪素膜14Bを順次積
層した３層構造で構成されている。
膜）13の上層にCVDで堆積させた窒化珪素膜14A、この窒
化珪素膜14Aを高圧で酸化した酸化珪素膜14Bを積層した
２層構造で構成されている。実際には、誘電体膜14は、
第１電極層13である多結晶珪素膜（ｎ型不純物が導入さ
れている）の表面に自然酸化珪素膜が形成されるので、
自然酸化珪素膜（50〔Å〕未満の非常に薄い膜厚なので
図示しない）、窒化珪素膜14A、酸化珪素膜14Bを順次積
層した３層構造で構成されている。
誘電体膜14の窒化珪素膜14Aは、CVDで堆積されるの
で、下地の多結晶珪素膜（第１電極層13）の結晶状態や
段差形状に影響されず、下地に対して独立なプロセス条
件で形成することができる。つまり、窒化珪素膜14A
は、多結晶珪素膜の表面を酸化して形成された酸化珪素
膜に比べて、絶縁耐圧が高く、単位面積当りの欠陥数が
少ないので、リーク電流が非常に少ない。しかも、窒化
珪素膜14Aは、酸化珪素膜に比べて、誘電率が高い特徴
がある。酸化珪素膜14Bは、非常に良質な膜で形成する
ことができるので、前記窒化珪素膜14Aの前記特性をさ
らに向上させることができる。また、後に詳述するが、
酸化珪素膜14Bは、高圧酸化（1.5〜10〔toll〕）で形成
されるので、常圧酸化に比べて短い酸化時間つまり熱処
理時間で形成することができる。
で、下地の多結晶珪素膜（第１電極層13）の結晶状態や
段差形状に影響されず、下地に対して独立なプロセス条
件で形成することができる。つまり、窒化珪素膜14A
は、多結晶珪素膜の表面を酸化して形成された酸化珪素
膜に比べて、絶縁耐圧が高く、単位面積当りの欠陥数が
少ないので、リーク電流が非常に少ない。しかも、窒化
珪素膜14Aは、酸化珪素膜に比べて、誘電率が高い特徴
がある。酸化珪素膜14Bは、非常に良質な膜で形成する
ことができるので、前記窒化珪素膜14Aの前記特性をさ
らに向上させることができる。また、後に詳述するが、
酸化珪素膜14Bは、高圧酸化（1.5〜10〔toll〕）で形成
されるので、常圧酸化に比べて短い酸化時間つまり熱処
理時間で形成することができる。
誘電体膜14は、第１電極層13の上面及び側壁に沿って
設けられており、第１電極層13の側壁部分を利用して高
さ方向に面積を稼いでいる。誘電体膜14の面積の増加
は、スタックド構造の情報蓄積用容量素子Ｃの電荷の蓄
積量を向上することができる。この誘電体膜14の平面形
状は、上層の第２の電極層15の形状で規定され、実質的
に第２電極層15と同一形状で構成されている。
設けられており、第１電極層13の側壁部分を利用して高
さ方向に面積を稼いでいる。誘電体膜14の面積の増加
は、スタックド構造の情報蓄積用容量素子Ｃの電荷の蓄
積量を向上することができる。この誘電体膜14の平面形
状は、上層の第２の電極層15の形状で規定され、実質的
に第２電極層15と同一形状で構成されている。
前記第２電極層15は、誘電体膜14を介在させて第１電
極層13を覆うようにその上部に設けられている。第２電
極層15は、隣接する他のメモリセルＭの情報蓄積用容量
素子Ｃの第２電極層15と一体に構成されている。第２電
極層15には、電源電圧1/2Vccが印加されるように構成さ
れている。第２電極層15は、例えば、抵抗値を低減する
ｎ型不純物が導入された多結晶珪素膜で形成されてい
る。
極層13を覆うようにその上部に設けられている。第２電
極層15は、隣接する他のメモリセルＭの情報蓄積用容量
素子Ｃの第２電極層15と一体に構成されている。第２電
極層15には、電源電圧1/2Vccが印加されるように構成さ
れている。第２電極層15は、例えば、抵抗値を低減する
ｎ型不純物が導入された多結晶珪素膜で形成されてい
る。
このように構成されるメモリセルＭは、列方向に隣接
する他の１個のメモリセルＭと接続されている。この接
続はメモリセルＭのメモリセル選択用のMISFET Qsの夫
々の他方の半導体領域９を一体に構成することによって
行われている。
する他の１個のメモリセルＭと接続されている。この接
続はメモリセルＭのメモリセル選択用のMISFET Qsの夫
々の他方の半導体領域９を一体に構成することによって
行われている。
メモリセルＭのMISFET Qsの他方の半導体領域９に
は、相補性データ線（DL）21が接続されている。相補性
データ線21は、層間絶縁膜19に形成された接続孔19Cを
通して半導体領域９に接続されている。
は、相補性データ線（DL）21が接続されている。相補性
データ線21は、層間絶縁膜19に形成された接続孔19Cを
通して半導体領域９に接続されている。
第２図及び第３図に示すように、相補性データ線21と
半導体領域９との接続部分には、高不純物濃度のn+型半
導体領域20が設けられている。半導体領域20は、接続孔
19Cを通してｎ型不純物（As又はＰ）をイオン打込みで
導入することによって形成されている。つまり、半導体
領域20は、半導体領域９と一体に構成される。半導体領
域20は、半導体領域９に対して接続孔19Cが製造工程に
おけるマスク合せずれを生じ、素子間分離用絶縁膜５の
端部に接続孔19Cがかかると、ウエル領域２と相補性デ
ータ線21とがショートするので、これを防止するために
設けられている。
半導体領域９との接続部分には、高不純物濃度のn+型半
導体領域20が設けられている。半導体領域20は、接続孔
19Cを通してｎ型不純物（As又はＰ）をイオン打込みで
導入することによって形成されている。つまり、半導体
領域20は、半導体領域９と一体に構成される。半導体領
域20は、半導体領域９に対して接続孔19Cが製造工程に
おけるマスク合せずれを生じ、素子間分離用絶縁膜５の
端部に接続孔19Cがかかると、ウエル領域２と相補性デ
ータ線21とがショートするので、これを防止するために
設けられている。
前記層間絶縁膜19は、本実施例において酸化珪素膜19
A、グラスフローが可能な酸化珪素膜（BPSG）19Bを積層
した２層構造で構成されている。上層の酸化珪素膜19B
は、グラスフローを施すことでその表面を平坦化できる
ように構成されている。下側の酸化珪素膜19Aは、絶縁
耐圧の確保と、上側の酸化珪素膜19Bに導入されている
ＢやＰが素子に漏ることを防止するために設けられてい
る。
A、グラスフローが可能な酸化珪素膜（BPSG）19Bを積層
した２層構造で構成されている。上層の酸化珪素膜19B
は、グラスフローを施すことでその表面を平坦化できる
ように構成されている。下側の酸化珪素膜19Aは、絶縁
耐圧の確保と、上側の酸化珪素膜19Bに導入されている
ＢやＰが素子に漏ることを防止するために設けられてい
る。
前記相補性データ線21は、バリアメタル膜21A（金属
配線）、アルミニウム膜21B（金属配線）、保護膜21C
（金属配線）を順次積層した３層構造で構成されてい
る。
配線）、アルミニウム膜21B（金属配線）、保護膜21C
（金属配線）を順次積層した３層構造で構成されてい
る。
アルミニウム膜21Bは、アルミスパイクを防止するた
めの元素（Si）及びマイグレーションを低減するための
元素（Cu又はPd或はTi等）が添加されている。本実施例
のアルミニウム膜21Bは、1.5〔重量％〕程度のSi及び0.
5〔重量％〕程度のCuを添加して構成されている。
めの元素（Si）及びマイグレーションを低減するための
元素（Cu又はPd或はTi等）が添加されている。本実施例
のアルミニウム膜21Bは、1.5〔重量％〕程度のSi及び0.
5〔重量％〕程度のCuを添加して構成されている。
バリアメタル膜21Aは、アルミニウム膜21Aと半導体領
域９（実際には半導体領域20）との接続部に単結晶珪素
が析出し、接続部の抵抗値が増加することを防止するよ
うに構成されている。バリアメタル膜21AはMoSi2で構成
する。また、バリアメタル膜21Aは前記以外の高融点金
属シリサイド膜又は高融点金属膜で構成してもよい。
域９（実際には半導体領域20）との接続部に単結晶珪素
が析出し、接続部の抵抗値が増加することを防止するよ
うに構成されている。バリアメタル膜21AはMoSi2で構成
する。また、バリアメタル膜21Aは前記以外の高融点金
属シリサイド膜又は高融点金属膜で構成してもよい。
保護膜21Cは、アルミニウム膜21Bを形成するウェット
処理（例えばエッチングマスクとしてのフォトレジスト
膜を除去する剥離液処理や水洗処理）で使用される液体
からアルミニウム膜21Bを保護するように構成されてい
る。マイグレーションを低減する元素（Cu）を添加した
アルミニウム膜21Bは、母体となるアルミニウムをアノ
ードとし、そのアルミニウムとCuとで形成される金属間
化合物をカソードとする電池を構成する。この電池は、
前記ウェット処理で使用される液体によって電池反応を
生じる。保護膜21Cは、この電池反応を防止するように
構成されている。電池反応が生じた場合には、前記金属
間化合物を核としてその周辺のアルミニウムが削り取ら
れる。
処理（例えばエッチングマスクとしてのフォトレジスト
膜を除去する剥離液処理や水洗処理）で使用される液体
からアルミニウム膜21Bを保護するように構成されてい
る。マイグレーションを低減する元素（Cu）を添加した
アルミニウム膜21Bは、母体となるアルミニウムをアノ
ードとし、そのアルミニウムとCuとで形成される金属間
化合物をカソードとする電池を構成する。この電池は、
前記ウェット処理で使用される液体によって電池反応を
生じる。保護膜21Cは、この電池反応を防止するように
構成されている。電池反応が生じた場合には、前記金属
間化合物を核としてその周辺のアルミニウムが削り取ら
れる。
保護膜21CはMoSixで構成する。また、保護膜21Cは、
前記以外の高融点金属シリサイド（TiSix,TaSix,WSix）
膜又は高融点金属膜で構成してもよい。保護膜21Cは、1
00〜4000〔Å〕程度の薄い膜厚で構成されている。
前記以外の高融点金属シリサイド（TiSix,TaSix,WSix）
膜又は高融点金属膜で構成してもよい。保護膜21Cは、1
00〜4000〔Å〕程度の薄い膜厚で構成されている。
保護膜21CをMoSix等の高融点金属シリサイド膜で構成
する場合、珪素（Si）の含有量によりアルミニウム膜21
Bからアルミニウム粒子が拡散し、保護膜21C表面にアル
ミニウム酸化物（Al2O3）が析出される。このアルミニ
ウム酸化膜の析出は、保護膜21Cと上層配線（23）との
接触不良を生じる。
する場合、珪素（Si）の含有量によりアルミニウム膜21
Bからアルミニウム粒子が拡散し、保護膜21C表面にアル
ミニウム酸化物（Al2O3）が析出される。このアルミニ
ウム酸化膜の析出は、保護膜21Cと上層配線（23）との
接触不良を生じる。
前記相補性データ線（DL）21の延在する方向と同一列
方向には、同一導電層（同一３層構造）で構成されたＹ
セレクト信号線（YSL）21を延在させている。前述のよ
うに、スタックド構造の情報蓄積用容量素子Ｃの第１電
極層13は、Ｙセレクト信号線21の下部に位置するまで引
き出されている。
方向には、同一導電層（同一３層構造）で構成されたＹ
セレクト信号線（YSL）21を延在させている。前述のよ
うに、スタックド構造の情報蓄積用容量素子Ｃの第１電
極層13は、Ｙセレクト信号線21の下部に位置するまで引
き出されている。
相補性データ線21及びＹセレクト信号線21（配線21）
は、製造工程における第１層目の配線形成工程によって
形成されている。第１層目の配線形成工程で形成される
相補性データ線21及びＹセレクト信号線21は、多層配線
構造特有の段差形状を緩和するために、上層配線（23）
に比べて薄い膜厚で構成されている。
は、製造工程における第１層目の配線形成工程によって
形成されている。第１層目の配線形成工程で形成される
相補性データ線21及びＹセレクト信号線21は、多層配線
構造特有の段差形状を緩和するために、上層配線（23）
に比べて薄い膜厚で構成されている。
前記第２図及び第３図に示すように、相補性データ線
21及びＹセレクト信号線21の上層には、相間絶縁膜22を
介在させてシャント用ワード線（WL）23が行方向に延在
するように構成されている。シャント用ワード線23は、
図示しないが、数十〜数百個のメモリセルＭ毎に相当す
る所定領域において、第３図の右側（周辺回路）に示す
ものと同一の接続孔22Dを通して一旦中間導電層（図示
しない）に引き落されそれに接続されている。中間導電
層は、第１層目の配線形成工程で形成され、接続孔19C
を通してワード線７に接続されている。シャント用ワー
ド線23は、ワード線７の抵抗値を低減するように構成さ
れている。つまり、シャント用ワード線23は、メモリセ
ルＭの選択速度を速くできるように構成されている。前
記中間導電層は、シャント用ワード線23とワード線７と
を接続する際の段差形状を緩和し、シャント用ワード線
23の断線を防止するように構成されている。
21及びＹセレクト信号線21の上層には、相間絶縁膜22を
介在させてシャント用ワード線（WL）23が行方向に延在
するように構成されている。シャント用ワード線23は、
図示しないが、数十〜数百個のメモリセルＭ毎に相当す
る所定領域において、第３図の右側（周辺回路）に示す
ものと同一の接続孔22Dを通して一旦中間導電層（図示
しない）に引き落されそれに接続されている。中間導電
層は、第１層目の配線形成工程で形成され、接続孔19C
を通してワード線７に接続されている。シャント用ワー
ド線23は、ワード線７の抵抗値を低減するように構成さ
れている。つまり、シャント用ワード線23は、メモリセ
ルＭの選択速度を速くできるように構成されている。前
記中間導電層は、シャント用ワード線23とワード線７と
を接続する際の段差形状を緩和し、シャント用ワード線
23の断線を防止するように構成されている。
前記層間絶縁膜22は、第３図に示すように、プラズマ
CVDで堆積させた酸化珪素膜22A、塗布した後にベーク処
理を施した酸化珪素膜22B、プラズマCVDで堆積させた酸
化珪素膜22Cを順次積層した３層構造で構成されてい
る。層間絶縁膜22のうち中間の酸化珪素膜22Bは、上層
の酸化珪素膜22Cの表面を平坦化するために構成されて
いる。
CVDで堆積させた酸化珪素膜22A、塗布した後にベーク処
理を施した酸化珪素膜22B、プラズマCVDで堆積させた酸
化珪素膜22Cを順次積層した３層構造で構成されてい
る。層間絶縁膜22のうち中間の酸化珪素膜22Bは、上層
の酸化珪素膜22Cの表面を平坦化するために構成されて
いる。
前記層間絶縁膜22に形成された接続孔22Dは、上側の
開口サイズが大きく下側の開口サイズが小さい、断面階
段形状で構成されている。この接続孔22Dは、シャント
用ワード線23と中間導電層とを接続する際の段差形状を
緩和し、シャント用ワード線23の断線を防止するように
構成されている。
開口サイズが大きく下側の開口サイズが小さい、断面階
段形状で構成されている。この接続孔22Dは、シャント
用ワード線23と中間導電層とを接続する際の段差形状を
緩和し、シャント用ワード線23の断線を防止するように
構成されている。
前記シャント用ワード線23は、第３図に示すように、
下地膜23A、アルミニウム膜23Bを順次積層した２層構造
で構成されている。
下地膜23A、アルミニウム膜23Bを順次積層した２層構造
で構成されている。
下地膜23AはMoSi2で構成されている。MoSi2は、アル
ミニウム膜23BにMoが入り込み、アルミニウム膜23Bの結
晶粒の成長を抑えることができるので、ストレスマイグ
レーションを低減することができる。下地膜23Aは、前
記以外の高融点金属シリサイド膜又は高融点金属膜で構
成してもよい。
ミニウム膜23BにMoが入り込み、アルミニウム膜23Bの結
晶粒の成長を抑えることができるので、ストレスマイグ
レーションを低減することができる。下地膜23Aは、前
記以外の高融点金属シリサイド膜又は高融点金属膜で構
成してもよい。
アルミニウム膜23Bは、前記アルミニウム膜21Bと同様
に、Si及びCuを添加している。
に、Si及びCuを添加している。
シャント用ワード線23は、製造工程における第２層目
の配線形成工程によって形成されている。この第２層目
の配線形成工程によって形成されるシャント用ワード線
23は、前記第１層目の配線形成工程によって形成される
下層配線（21）に比べて厚い膜厚で形成され抵抗値を低
減するように構成されている。
の配線形成工程によって形成されている。この第２層目
の配線形成工程によって形成されるシャント用ワード線
23は、前記第１層目の配線形成工程によって形成される
下層配線（21）に比べて厚い膜厚で形成され抵抗値を低
減するように構成されている。
第２図の上側及び第３図の中央部分はメモリセルアレ
イの端部を示しており、この部分にはガードリングGLが
設けられている。ガードリングGLは、メモリセルアレイ
の周囲を取り囲むように構成されており、主に図示しな
い基板バイアス発生回路から放出される少数キャリアを
捕獲するように構成されている。ガードリングGLは、素
子間分離用絶縁膜５及びチャネルストッパ領域4Aで規定
された領域内において、ウエル領域２の主面部に設けら
れた半導体領域９で構成されている。ガードリングGLに
は第１層目の配線形成工程で形成された配線21が接続孔
19Cを通して接続されている。この配線21には電源電圧1
/2Vccが印加されている。また、配線21は、接続孔19Cを
通して第２電極層15に接続されており、第２電極層15に
電源電圧1/2Vccを印加するように構成されている。
イの端部を示しており、この部分にはガードリングGLが
設けられている。ガードリングGLは、メモリセルアレイ
の周囲を取り囲むように構成されており、主に図示しな
い基板バイアス発生回路から放出される少数キャリアを
捕獲するように構成されている。ガードリングGLは、素
子間分離用絶縁膜５及びチャネルストッパ領域4Aで規定
された領域内において、ウエル領域２の主面部に設けら
れた半導体領域９で構成されている。ガードリングGLに
は第１層目の配線形成工程で形成された配線21が接続孔
19Cを通して接続されている。この配線21には電源電圧1
/2Vccが印加されている。また、配線21は、接続孔19Cを
通して第２電極層15に接続されており、第２電極層15に
電源電圧1/2Vccを印加するように構成されている。
このように、DRAMにおいて、１組の相補性データ線
（DL）21とこの１組の相補性データ線21を選択する１本
のＹセレクト信号線（YSL）21とを同一導電層で構成
し、かつ同一列方向に延在させ、この相補型データ線21
とＹセレクト信号線21とを交互に行方向に配置し、前記
相補性データ線21にはメモリセル選択用のMISFET Qsと
その一方の半導体領域９に直列に接続されたスタックド
構造の情報蓄積用容量素子ＣとからなるメモリセルＭを
接続し、このスタックド構造の情報蓄積用容量素子Ｃを
構成する第１電極層13を、このメモリセルＭが接続され
た相補型データ線21に隣接するＹセレクト信号線21と重
なる位置まで延在させたことにより、スタックド構造の
情報蓄積用容量素子Ｃの第１電極層13の面積をＹセレク
ト信号線21を延在させるスペースを利用し増加させるこ
とができるので、スタックド構造の情報蓄積用容量素子
Ｃの電荷蓄積量を増加することができる。このスタック
ド構造の情報蓄積用容量素子Ｃの第１電極層13は、相補
性データ線21に対して対称な形状でなく、Ｙセレクト信
号線21の下部まで引き出された非対称な形状で構成され
ている。このスタックド構造の情報蓄積用容量素子Ｃの
電荷蓄積量を増加できることは、DRAMのメモリセルモー
ドのソフトエラーを低減することができる。また、DRAM
の情報読出信号のノイズマージンを大きくすることがで
きる。
（DL）21とこの１組の相補性データ線21を選択する１本
のＹセレクト信号線（YSL）21とを同一導電層で構成
し、かつ同一列方向に延在させ、この相補型データ線21
とＹセレクト信号線21とを交互に行方向に配置し、前記
相補性データ線21にはメモリセル選択用のMISFET Qsと
その一方の半導体領域９に直列に接続されたスタックド
構造の情報蓄積用容量素子ＣとからなるメモリセルＭを
接続し、このスタックド構造の情報蓄積用容量素子Ｃを
構成する第１電極層13を、このメモリセルＭが接続され
た相補型データ線21に隣接するＹセレクト信号線21と重
なる位置まで延在させたことにより、スタックド構造の
情報蓄積用容量素子Ｃの第１電極層13の面積をＹセレク
ト信号線21を延在させるスペースを利用し増加させるこ
とができるので、スタックド構造の情報蓄積用容量素子
Ｃの電荷蓄積量を増加することができる。このスタック
ド構造の情報蓄積用容量素子Ｃの第１電極層13は、相補
性データ線21に対して対称な形状でなく、Ｙセレクト信
号線21の下部まで引き出された非対称な形状で構成され
ている。このスタックド構造の情報蓄積用容量素子Ｃの
電荷蓄積量を増加できることは、DRAMのメモリセルモー
ドのソフトエラーを低減することができる。また、DRAM
の情報読出信号のノイズマージンを大きくすることがで
きる。
周辺回路を構成するCMOSは、第３図の右側に示すよう
に構成されている。CMOSのｎチャネルMISFET Qnは、素
子間分離用絶縁膜５及びチャネルストッパ領域4Aで囲ま
れた領域内において、ウエル領域２の主面部に構成され
ている。MISFET Qnは、主に、ウエル領域２、ゲート絶
縁膜６、ゲート電極７、ソース領域及びドレイン領域で
ある一対のｎ型半導体領域９及び一対のn+型半導体領域
17で構成されている。
に構成されている。CMOSのｎチャネルMISFET Qnは、素
子間分離用絶縁膜５及びチャネルストッパ領域4Aで囲ま
れた領域内において、ウエル領域２の主面部に構成され
ている。MISFET Qnは、主に、ウエル領域２、ゲート絶
縁膜６、ゲート電極７、ソース領域及びドレイン領域で
ある一対のｎ型半導体領域９及び一対のn+型半導体領域
17で構成されている。
ウエル領域２、ゲート絶縁膜６、ゲート電極７及び半
導体領域９の夫々は、前記メモリセル選択用のMISFET Q
sと同一製造工程で構成され、同様の機能を有してい
る。つまり、MISFET Qnは、LDD構造で構成されている。
導体領域９の夫々は、前記メモリセル選択用のMISFET Q
sと同一製造工程で構成され、同様の機能を有してい
る。つまり、MISFET Qnは、LDD構造で構成されている。
高不純物濃度の半導体領域17は、ソース領域、ドレイ
ン領域の夫々の比抵抗値を低減するように構成されてい
る。半導体領域17は、ゲート電極７の側壁に自己整合で
形成されたサイドウォールスペーサ11に規定されて形成
され、ゲート電極７に対して自己整合で形成される。
ン領域の夫々の比抵抗値を低減するように構成されてい
る。半導体領域17は、ゲート電極７の側壁に自己整合で
形成されたサイドウォールスペーサ11に規定されて形成
され、ゲート電極７に対して自己整合で形成される。
ソース領域として使用される半導体領域17には接続孔
19Cを通して基準電圧Vssが印加された配線21が接続され
ている。ドレイン領域として使用される半導体領域17に
は接続孔19Cを通して出力信号用の配線21が接続されて
いる。半導体領域17と配線21との接続部分のウエル領域
２の主面部には、ウエル領域２と配線21とのショートを
防止するための半導体20が設けられている。これらの配
線21は、第１層目の配線形成工程によって形成されてい
る。
19Cを通して基準電圧Vssが印加された配線21が接続され
ている。ドレイン領域として使用される半導体領域17に
は接続孔19Cを通して出力信号用の配線21が接続されて
いる。半導体領域17と配線21との接続部分のウエル領域
２の主面部には、ウエル領域２と配線21とのショートを
防止するための半導体20が設けられている。これらの配
線21は、第１層目の配線形成工程によって形成されてい
る。
CMOSのｐチャネルMISFET Qpは、素子間分離用絶縁膜
５で囲まれた領域内において、ウエル領域３の主面部に
構成されている。MISFET Qpは、主に、ウエル領域３、
ゲート絶縁膜６、ゲート電極７、ソース領域及びドレイ
ン領域である一対のｐ型半導体領域10及び一対のp+型半
導体領域18で構成されている。
５で囲まれた領域内において、ウエル領域３の主面部に
構成されている。MISFET Qpは、主に、ウエル領域３、
ゲート絶縁膜６、ゲート電極７、ソース領域及びドレイ
ン領域である一対のｐ型半導体領域10及び一対のp+型半
導体領域18で構成されている。
ウエル領域３、ゲート絶縁膜６及びげゲート電極７の
夫々は、前記MISFET Qs、Qnの夫々と実質的に同様の機
能を有している。
夫々は、前記MISFET Qs、Qnの夫々と実質的に同様の機
能を有している。
低不純物濃度のｐ型半導体領域10は、高不純物濃度の
p+型半導体領域18とチャネル形成領域との間に設けられ
ており、LDD構造のMISFET Qpを構成する。
p+型半導体領域18とチャネル形成領域との間に設けられ
ており、LDD構造のMISFET Qpを構成する。
ソース領域として使用される半導体領域18には接続孔
19Cを通して電源電圧Vccが印加された配線21が接続され
ている。ドレイン領域として使用される半導体領域18に
は接続孔19Cを通して前記出力信号用の配線21と一体に
構成された出力信号用の配線21が接続されている。これ
らの配線21は第１層目の配線形成工程によって形成され
る。
19Cを通して電源電圧Vccが印加された配線21が接続され
ている。ドレイン領域として使用される半導体領域18に
は接続孔19Cを通して前記出力信号用の配線21と一体に
構成された出力信号用の配線21が接続されている。これ
らの配線21は第１層目の配線形成工程によって形成され
る。
前記出力信号用の配線21には接続孔22Dを通して第２
層目の配線形成工程によって形成された出力信号用の配
線23が接続されている。
層目の配線形成工程によって形成された出力信号用の配
線23が接続されている。
次に、前記DRAMの具体的な製造方法について、第４図
乃至第23図を用いて簡単に説明する。
乃至第23図を用いて簡単に説明する。
まず、単結晶珪素からなるp-型半導体基板１を用意す
る。半導体基板１は、例えば８〜12〔Ω−cm〕程度の抵
抗値を有するように構成されている。
る。半導体基板１は、例えば８〜12〔Ω−cm〕程度の抵
抗値を有するように構成されている。
次に、前記半導体基板１の主面上に酸化珪素膜24を形
成する。酸化珪素膜24は、約900〜1000〔℃〕の高温度
のスチーム酸化によって形成し、例えば400〜500〔Å〕
程度の膜厚で形成する。
成する。酸化珪素膜24は、約900〜1000〔℃〕の高温度
のスチーム酸化によって形成し、例えば400〜500〔Å〕
程度の膜厚で形成する。
次に、前記酸化珪素膜24上に耐酸化膜25を形成する。
耐酸化膜25は例えばCVDで堆積させた窒化珪素膜を用
い、例えば1200〔Å〕程度の膜厚で形成する。
耐酸化膜25は例えばCVDで堆積させた窒化珪素膜を用
い、例えば1200〔Å〕程度の膜厚で形成する。
次に、半導体基板１のメモリセルを形成する領域の耐
酸化膜25を選択的に除去する。その後、第５図に示すよ
うに耐酸化膜の開口部に950℃のドライ酸化によりおよ
そ12000〔Å〕の酸化膜24Aを形成する。しかる後、耐酸
化マスク25として使用した窒化珪素膜25及び酸化膜24及
び24Aをエッチング除去し、第６図に示すようにおよそ6
000〔Å〕の凹部を有する半導体基板を形成する。この
方法によれば耐酸化マスク25の端部にはバーズピークが
形成される為、酸化膜24A除去後にはなめらかな段差部
を形成できる。ここでは、メモリセル領域と周辺回路領
域の仕上がり状態での平均的な高さの差がおよそ1.2μ
ｍであるから、その1/2の0.6μｍ（6000〔Å〕）とした
が、この値は、メモリセル領域と周辺回路領域との平均
的な高さの差のおよそ1/2にすればよく、各々の半導体
装置によって理想的な値が異なることは言うまでもな
い。またここで言う“平均的な高さ”とは、各部分の高
さとその占有面積との加重平均を意味するものである。
酸化膜25を選択的に除去する。その後、第５図に示すよ
うに耐酸化膜の開口部に950℃のドライ酸化によりおよ
そ12000〔Å〕の酸化膜24Aを形成する。しかる後、耐酸
化マスク25として使用した窒化珪素膜25及び酸化膜24及
び24Aをエッチング除去し、第６図に示すようにおよそ6
000〔Å〕の凹部を有する半導体基板を形成する。この
方法によれば耐酸化マスク25の端部にはバーズピークが
形成される為、酸化膜24A除去後にはなめらかな段差部
を形成できる。ここでは、メモリセル領域と周辺回路領
域の仕上がり状態での平均的な高さの差がおよそ1.2μ
ｍであるから、その1/2の0.6μｍ（6000〔Å〕）とした
が、この値は、メモリセル領域と周辺回路領域との平均
的な高さの差のおよそ1/2にすればよく、各々の半導体
装置によって理想的な値が異なることは言うまでもな
い。またここで言う“平均的な高さ”とは、各部分の高
さとその占有面積との加重平均を意味するものである。
次に、前記半導体基板１の主面上に酸化珪素膜26を形
成する。酸化珪素膜26は、約900〜1000〔℃〕の高温度
のスチーム酸化によって形成し、例えば400〜500〔Å〕
程度の膜厚で形成する。
成する。酸化珪素膜26は、約900〜1000〔℃〕の高温度
のスチーム酸化によって形成し、例えば400〜500〔Å〕
程度の膜厚で形成する。
次に、前記酸化珪素膜26上に耐酸化膜27を形成する。
耐酸化膜27は例えばCVDで堆積させた窒化珪素膜を用
い、例えば400〜600〔Å〕程度の膜厚で形成する。
耐酸化膜27は例えばCVDで堆積させた窒化珪素膜を用
い、例えば400〜600〔Å〕程度の膜厚で形成する。
次に、ｎ型ウエル領域形成領域の耐酸化膜27を選択的
に除去し、不純物導入用マスク及び耐酸化用マスクを形
成する。前記耐酸化膜27の選択的除去は、例えばフォト
レジスト膜を用いてエッチングするフォトリソグラフィ
技術で行う。
に除去し、不純物導入用マスク及び耐酸化用マスクを形
成する。前記耐酸化膜27の選択的除去は、例えばフォト
レジスト膜を用いてエッチングするフォトリソグラフィ
技術で行う。
次に、第７図に示すように、耐酸化膜27とそれをパタ
ーニングするフォトレジスト膜（図示しない）とを不純
物導入用マスクとして用い、酸化珪素膜25を通して半導
体基板１の主面部に選択的にｎ型不純物3nを導入する。
ｎ型不純物3nは、例えば1013〔atoms/cm2〕程度の不純
物濃度のＰを用い、120〜130〔KeV〕程度のエネルギの
イオン打込みで導入する。
ーニングするフォトレジスト膜（図示しない）とを不純
物導入用マスクとして用い、酸化珪素膜25を通して半導
体基板１の主面部に選択的にｎ型不純物3nを導入する。
ｎ型不純物3nは、例えば1013〔atoms/cm2〕程度の不純
物濃度のＰを用い、120〜130〔KeV〕程度のエネルギの
イオン打込みで導入する。
次に、耐酸化膜27上のフォトレジスト膜を除去する。
この後、第８図に示すように、耐酸化膜27を耐酸化用マ
スクとして用い、露出する酸化珪素膜26を成長させ、酸
化珪素膜26Aを形成する。酸化珪素膜26Aは、ｎ型ウエル
領域形成領域だけに形成される。酸化珪素膜26Aは、約9
00〜1000〔℃〕の高温度のスチーム酸化によって形成
し、例えば最終的に1100〜1200〔Å〕程度の膜厚になる
ように形成する。この酸化珪素膜26Aは、ｐ型ウエル領
域を形成する際の不純物導入用マスクとして使用され
る。この酸化珪素膜26Aを形成する酸化工程によって、
前記導入されたｎ型不純物3nが若干拡散され、ｎ型半導
体領域（最終的にウエル領域となる）3Aが形成される。
この後、第８図に示すように、耐酸化膜27を耐酸化用マ
スクとして用い、露出する酸化珪素膜26を成長させ、酸
化珪素膜26Aを形成する。酸化珪素膜26Aは、ｎ型ウエル
領域形成領域だけに形成される。酸化珪素膜26Aは、約9
00〜1000〔℃〕の高温度のスチーム酸化によって形成
し、例えば最終的に1100〜1200〔Å〕程度の膜厚になる
ように形成する。この酸化珪素膜26Aは、ｐ型ウエル領
域を形成する際の不純物導入用マスクとして使用され
る。この酸化珪素膜26Aを形成する酸化工程によって、
前記導入されたｎ型不純物3nが若干拡散され、ｎ型半導
体領域（最終的にウエル領域となる）3Aが形成される。
次に、前記耐酸化膜27を選択的に除去する。耐酸化膜
27は例えば熱リン酸で除去する。この後、第９図に示す
ように、前記酸化珪素膜26Aを不純物導入用マスクとし
て用い、酸化珪素膜26を通したｐ型ウエル領域形成領域
の半導体基板１の主面部に選択的にｐ型不純物2pを導入
する。ｐ型不純物2pは、例えば1012〜1013〔atoms/c
m2〕程度の不純物濃度のBF2（又はＢ）を用い、イオン
打込みで導入する。このｐ型不純物2pは、酸化珪素膜26
Aが形成されているので、ｎ型ウエル領域となる半導体
領域3Aの主面部には導入されない。
27は例えば熱リン酸で除去する。この後、第９図に示す
ように、前記酸化珪素膜26Aを不純物導入用マスクとし
て用い、酸化珪素膜26を通したｐ型ウエル領域形成領域
の半導体基板１の主面部に選択的にｐ型不純物2pを導入
する。ｐ型不純物2pは、例えば1012〜1013〔atoms/c
m2〕程度の不純物濃度のBF2（又はＢ）を用い、イオン
打込みで導入する。このｐ型不純物2pは、酸化珪素膜26
Aが形成されているので、ｎ型ウエル領域となる半導体
領域3Aの主面部には導入されない。
次に、第10図に示すように、前記ｎ型不純物3n、ｐ型
不純物2pの夫々に引き伸し拡散を施し、第10図に示すよ
うに、ｎ型ウエル領域３及びｐ型ウエル領域２を形成す
る。このウエル領域２及び３は、1100〜1300〔℃〕程度
の高温度の雰囲気中で熱処理を施すことによって形成す
る。結果的に、ｐ型ウエル領域２はｎ型ウエル領域３に
対して自己整合で形成される。
不純物2pの夫々に引き伸し拡散を施し、第10図に示すよ
うに、ｎ型ウエル領域３及びｐ型ウエル領域２を形成す
る。このウエル領域２及び３は、1100〜1300〔℃〕程度
の高温度の雰囲気中で熱処理を施すことによって形成す
る。結果的に、ｐ型ウエル領域２はｎ型ウエル領域３に
対して自己整合で形成される。
次に、前記酸化珪素膜26、26A上の夫々を含む基板全
面に耐酸化膜28を形成する。耐酸化膜28は、不純物導入
用マスク及び耐酸化用マスクとして使用される。耐酸化
膜28は、例えばCVDで堆積させた窒化珪素膜を用い、400
〜1400〔Å〕程度の膜厚で形成する。
面に耐酸化膜28を形成する。耐酸化膜28は、不純物導入
用マスク及び耐酸化用マスクとして使用される。耐酸化
膜28は、例えばCVDで堆積させた窒化珪素膜を用い、400
〜1400〔Å〕程度の膜厚で形成する。
次に、耐酸化膜28上にフォトレジスト膜を塗布し、素
子間分離用絶縁膜（５）形成領域のフォトレジスト膜を
除去し、エッチング用マスク及び不純物導入用マスク
（図示しない）を形成する。このマスクを用い、露出す
る耐酸化膜28を選択的に除去する。
子間分離用絶縁膜（５）形成領域のフォトレジスト膜を
除去し、エッチング用マスク及び不純物導入用マスク
（図示しない）を形成する。このマスクを用い、露出す
る耐酸化膜28を選択的に除去する。
次に、耐酸化膜28及びそれをパターンニングしたフォ
トレジスト膜からなるマスクを不純物導入用マスクとし
て用い、露出する酸化珪素膜26を通したウエル領域２の
主面部にｐ型不純物4pを導入する。ｐ型不純物4pは、ウ
エル領域３の主面上に酸化珪素膜26に比べて厚い膜厚の
酸化珪素膜26Aが形成されているので、ウエル領域３の
主面部に導入されない。つまり、ｐ型不純物4pは、ウエ
ル領域２の主面部に選択的に導入される。ｐ型不純物4p
は、チャネルストッパ領域及びポテンシャルバリア層を
形成するようになっている。ｐ型不純物4pは、1013〔at
oms/cm2〕程度の不純物濃度のBF2又はＢを用い、イオン
打込みで導入する。このｐ型不純物4pを導入した後、第
11図に示すように、前記耐酸化膜28上のフォトレジスト
膜は除去する。
トレジスト膜からなるマスクを不純物導入用マスクとし
て用い、露出する酸化珪素膜26を通したウエル領域２の
主面部にｐ型不純物4pを導入する。ｐ型不純物4pは、ウ
エル領域３の主面上に酸化珪素膜26に比べて厚い膜厚の
酸化珪素膜26Aが形成されているので、ウエル領域３の
主面部に導入されない。つまり、ｐ型不純物4pは、ウエ
ル領域２の主面部に選択的に導入される。ｐ型不純物4p
は、チャネルストッパ領域及びポテンシャルバリア層を
形成するようになっている。ｐ型不純物4pは、1013〔at
oms/cm2〕程度の不純物濃度のBF2又はＢを用い、イオン
打込みで導入する。このｐ型不純物4pを導入した後、第
11図に示すように、前記耐酸化膜28上のフォトレジスト
膜は除去する。
次に、前記耐酸化膜28を耐酸化用マスクとして用い、
露出する酸化珪素膜26、26Aの夫々を成長させて素子間
分離用絶縁膜（フィールド絶縁膜）５を形成する。素子
間分離用絶縁膜５は、例えば1000〔℃〕程度の高温度で
窒素ガス雰囲気中において約110〜130〔min〕の熱処理
を行った後、スチーム酸化を約150〜160〔min〕行うこ
とで形成する。あるいは、スチーム酸化雰囲気のみで形
成する。素子間分離用絶縁膜５は例えば6000〜8000
〔Å〕程度の膜厚で形成される。
露出する酸化珪素膜26、26Aの夫々を成長させて素子間
分離用絶縁膜（フィールド絶縁膜）５を形成する。素子
間分離用絶縁膜５は、例えば1000〔℃〕程度の高温度で
窒素ガス雰囲気中において約110〜130〔min〕の熱処理
を行った後、スチーム酸化を約150〜160〔min〕行うこ
とで形成する。あるいは、スチーム酸化雰囲気のみで形
成する。素子間分離用絶縁膜５は例えば6000〜8000
〔Å〕程度の膜厚で形成される。
この素子間分離用絶縁膜５を形成する工程と実質的に
同一製造工程によって、前記ウエル領域２の主面部に導
入されたｐ型不純物4pが引き伸し拡散され、ｐ型のチャ
ネルストッパ領域4Aが形成される。このチャネルストッ
パ領域4Aの形成の際、前述のように比較的長い熱処理を
施しているので、横方向の拡散が大きく、特にメモリセ
ルアレイにおいてはメモリセルＭ形成領域の略全面にｐ
型不純物4pが拡散されｐ型ポテンシャルバリア層4Bが形
成される。
同一製造工程によって、前記ウエル領域２の主面部に導
入されたｐ型不純物4pが引き伸し拡散され、ｐ型のチャ
ネルストッパ領域4Aが形成される。このチャネルストッ
パ領域4Aの形成の際、前述のように比較的長い熱処理を
施しているので、横方向の拡散が大きく、特にメモリセ
ルアレイにおいてはメモリセルＭ形成領域の略全面にｐ
型不純物4pが拡散されｐ型ポテンシャルバリア層4Bが形
成される。
大容量のDRAMは、メモリセルＭのメモリセル選択用の
MISFET Qsのゲート幅（チャネル幅）寸法、及びその方
向の半導体領域９の寸法が1.0〔μｍ〕程度であるの
で、チャネルストッパ領域4Aを形成するｐ型不純物4pが
メモリセルＭ形成領域の略全面まで拡散し、前述のよう
にメモリセルＭ形成領域の略全面にポテンシャルバリア
層4Bが形成される。
MISFET Qsのゲート幅（チャネル幅）寸法、及びその方
向の半導体領域９の寸法が1.0〔μｍ〕程度であるの
で、チャネルストッパ領域4Aを形成するｐ型不純物4pが
メモリセルＭ形成領域の略全面まで拡散し、前述のよう
にメモリセルＭ形成領域の略全面にポテンシャルバリア
層4Bが形成される。
周辺回路のCMOSを構成するｎチャネルMISFET Qn形成
領域においては、MISFET QnのサイズがメモリセルＭサ
イズよりも大きいので、素子間分離用絶縁膜５の近傍の
一部しかｐ型不純物4pが拡散されず、実質的にポテンシ
ャルバリア層4Bが形成されない。すなわち、ポテンシャ
ルバリア層4Bは、周辺回路のMISFET Qn形成領域には形
成されず、メモリセルアレイ形成領域には選択的に形成
される。しかも、ポテンシャルバリア層4Bはチャネルス
トッパ領域4Aと同一製造工程で形成することができる。
領域においては、MISFET QnのサイズがメモリセルＭサ
イズよりも大きいので、素子間分離用絶縁膜５の近傍の
一部しかｐ型不純物4pが拡散されず、実質的にポテンシ
ャルバリア層4Bが形成されない。すなわち、ポテンシャ
ルバリア層4Bは、周辺回路のMISFET Qn形成領域には形
成されず、メモリセルアレイ形成領域には選択的に形成
される。しかも、ポテンシャルバリア層4Bはチャネルス
トッパ領域4Aと同一製造工程で形成することができる。
前記チャネルストッパ領域4A、ポテンシャルバリア層
4Bの夫々は、熱処理後、1016〜1017〔atoms/cm3〕程度
の不純物濃度で構成される。前記チャネルストッパ領域
4A及びポテンシャルバリア層4Bを形成した後に、第12図
に示すように、前記耐酸化膜28を選択的に除去する。
4Bの夫々は、熱処理後、1016〜1017〔atoms/cm3〕程度
の不純物濃度で構成される。前記チャネルストッパ領域
4A及びポテンシャルバリア層4Bを形成した後に、第12図
に示すように、前記耐酸化膜28を選択的に除去する。
このように、メモリセルＭが素子間分離用絶縁膜５及
びチャネルストッパ領域4Aで囲まれたDRAMにおいて、ウ
エル領域２のメモリセルＭのMISFET Qs間の主面部に、
ウエル領域２と同一導電型でそれよりも高濃度のｐ型不
純物4pを導入し、少なくとも前記MISFET Qsの一方の半
導体領域（情報蓄積用容量素子Ｃとの接続側）９の形成
領域下まで、前記ｐ型不純物4pを前記ウエル領域２の主
面部で拡散させ、チャネルストッパ領域4A及びポテンシ
ャルバリア層4Bを形成すると共に、前記ウエル領域２の
MISFET間の主面上に素子間分離用絶縁膜５を形成するこ
とにより、前記ポテンシャルバリア層4Bを形成する工程
をチャネルストッパ領域4Aを形成する工程で兼用するこ
とができるので、DRAMの製造工程を低減することができ
る。つまり、ポテンシャルバリア層4Bを形成するための
マスク形成工程及び不純物導入工程を低減することがで
きる。
びチャネルストッパ領域4Aで囲まれたDRAMにおいて、ウ
エル領域２のメモリセルＭのMISFET Qs間の主面部に、
ウエル領域２と同一導電型でそれよりも高濃度のｐ型不
純物4pを導入し、少なくとも前記MISFET Qsの一方の半
導体領域（情報蓄積用容量素子Ｃとの接続側）９の形成
領域下まで、前記ｐ型不純物4pを前記ウエル領域２の主
面部で拡散させ、チャネルストッパ領域4A及びポテンシ
ャルバリア層4Bを形成すると共に、前記ウエル領域２の
MISFET間の主面上に素子間分離用絶縁膜５を形成するこ
とにより、前記ポテンシャルバリア層4Bを形成する工程
をチャネルストッパ領域4Aを形成する工程で兼用するこ
とができるので、DRAMの製造工程を低減することができ
る。つまり、ポテンシャルバリア層4Bを形成するための
マスク形成工程及び不純物導入工程を低減することがで
きる。
また、前記ポテンシャルバリア層4Bは、素子間分離用
絶縁膜５、チャネルストッパ領域4Aの夫々に対して自己
整合で形成することができるので、製造工程におけるマ
スク合せ余裕寸法をなくすことができる。このマスク合
せ余裕寸法の排除は、DRAMのメモリセルＭ面積を縮小す
ることができるので、集積度を向上することができる。
絶縁膜５、チャネルストッパ領域4Aの夫々に対して自己
整合で形成することができるので、製造工程におけるマ
スク合せ余裕寸法をなくすことができる。このマスク合
せ余裕寸法の排除は、DRAMのメモリセルＭ面積を縮小す
ることができるので、集積度を向上することができる。
また、前記ポテンシャルバリア層4Bは、チャネルスト
ッパ領域4Aを形成するために導入されたｐ型不純物4pを
充分に熱処理で拡散するので、前記ウエル領域２の不純
物導入に起因するダメージを回復し、結晶欠陥を低減す
ることができる。結晶欠陥の低減はDRAMのリフレッシュ
特性を向上することができる。
ッパ領域4Aを形成するために導入されたｐ型不純物4pを
充分に熱処理で拡散するので、前記ウエル領域２の不純
物導入に起因するダメージを回復し、結晶欠陥を低減す
ることができる。結晶欠陥の低減はDRAMのリフレッシュ
特性を向上することができる。
なお、メモリセルアレイは、メモリセルＭ形成領域全
面にポテンシャルバリア層4Bが形成される場合、ウエル
領域２を設けなくてもよい。
面にポテンシャルバリア層4Bが形成される場合、ウエル
領域２を設けなくてもよい。
前記第12図に示す耐酸化膜28を除去する工程の後に、
前記ウエル領域２の主面上の酸化珪素膜26及びウエル領
域３の主面上の酸化珪素膜26Aを除去し、ウエル領域2,3
の夫々の主面を露出させる。
前記ウエル領域２の主面上の酸化珪素膜26及びウエル領
域３の主面上の酸化珪素膜26Aを除去し、ウエル領域2,3
の夫々の主面を露出させる。
次に、露出するウエル領域2,3の夫々の主面上に酸化
珪素膜6Aを形成する。酸化珪素膜6Aは、素子間分離用絶
縁膜５の形成の際に、耐酸化膜（窒化珪素膜）28によっ
て素子間分離用絶縁膜５の端部に形成される珪素の窒化
膜所謂ホワイトリボンを酸化するために行う。酸化珪素
膜6Aは、900〜1000〔℃〕程度の高温度のスチーム酸化
で形成し、400〜1000〔Å〕程度の膜厚で形成する。
珪素膜6Aを形成する。酸化珪素膜6Aは、素子間分離用絶
縁膜５の形成の際に、耐酸化膜（窒化珪素膜）28によっ
て素子間分離用絶縁膜５の端部に形成される珪素の窒化
膜所謂ホワイトリボンを酸化するために行う。酸化珪素
膜6Aは、900〜1000〔℃〕程度の高温度のスチーム酸化
で形成し、400〜1000〔Å〕程度の膜厚で形成する。
次に、素子間分離用絶縁膜５で規定される素子形成領
域であって、ウエル領域２（メモリセルアレイにおいて
はポテンシャルバリア層4B）、３の夫々の主面部つまり
基板全面に、ｎチャネルMISFETのしきい値電圧調整用の
ｐ型不純物29pを導入する。ｐ型不純物29pは、1011〔at
oms/cm2〕程度の不純物濃度のＢを用い、30〔KeV〕程度
のエネルギのイオン打込みで導入する。
域であって、ウエル領域２（メモリセルアレイにおいて
はポテンシャルバリア層4B）、３の夫々の主面部つまり
基板全面に、ｎチャネルMISFETのしきい値電圧調整用の
ｐ型不純物29pを導入する。ｐ型不純物29pは、1011〔at
oms/cm2〕程度の不純物濃度のＢを用い、30〔KeV〕程度
のエネルギのイオン打込みで導入する。
次に、第13図に示すように、素子間分離用絶縁膜５で
規定される素子形成領域であって、ウエル領域３の主面
部に、選択的にｐチャネルMISFETのしきい値電圧調整用
のｐ型不純物30pを導入する。ｐ型不純物30pは、10
12〔atoms/cm2〕程度の不純物濃度のＢを用い、30〔Ke
V〕程度のエネルギのイオン打込みで導入する。これら
のしきい値電圧調整用のｐ型不純物29p,30pの夫々の導
入は、ウエル領域2,3の夫々の不純物濃度の設定のし方
によって省略することができる。
規定される素子形成領域であって、ウエル領域３の主面
部に、選択的にｐチャネルMISFETのしきい値電圧調整用
のｐ型不純物30pを導入する。ｐ型不純物30pは、10
12〔atoms/cm2〕程度の不純物濃度のＢを用い、30〔Ke
V〕程度のエネルギのイオン打込みで導入する。これら
のしきい値電圧調整用のｐ型不純物29p,30pの夫々の導
入は、ウエル領域2,3の夫々の不純物濃度の設定のし方
によって省略することができる。
次に、前記酸化珪素膜6Aを選択的に除去し、ウエル領
域2,3の夫々の主面を露出させる。酸化珪素膜6Aはウエ
ットエッチングで除去する。
域2,3の夫々の主面を露出させる。酸化珪素膜6Aはウエ
ットエッチングで除去する。
次に露出されたウエル領域2,3の夫々の主面上にゲー
ト絶縁膜６を形成する。ゲート絶縁膜６は、800〜1000
〔℃〕程度の高温度のスチーム酸化で形成し、150〜250
〔Å〕程度の膜厚で形成する。
ト絶縁膜６を形成する。ゲート絶縁膜６は、800〜1000
〔℃〕程度の高温度のスチーム酸化で形成し、150〜250
〔Å〕程度の膜厚で形成する。
次に、ゲート絶縁膜６上及び素子間分離用絶縁膜５上
を含む基板全面に多結晶珪素膜を形成する。多結晶珪素
膜は、CVDで堆積させ、2000〜3000〔Å〕程度の膜厚で
形成する。この多結晶珪素膜は、製造工程における第１
層目のゲート配線形成工程によって形成される。この
後、前記多結晶珪素膜にＰを熱拡散によって導入し、多
結晶珪素膜の抵抗値を低減する。
を含む基板全面に多結晶珪素膜を形成する。多結晶珪素
膜は、CVDで堆積させ、2000〜3000〔Å〕程度の膜厚で
形成する。この多結晶珪素膜は、製造工程における第１
層目のゲート配線形成工程によって形成される。この
後、前記多結晶珪素膜にＰを熱拡散によって導入し、多
結晶珪素膜の抵抗値を低減する。
次に、前記多結晶珪素膜上の全面に、層間絶縁膜８を
形成する。層間絶縁膜８は、主に多結晶珪素膜とその上
層の導電層とを電気的に分離するために形成する。層間
絶縁膜８は、例えば、CVDで堆積された酸化珪素膜を用
い、3500〜4500〔Å〕程度の膜厚で形成する。
形成する。層間絶縁膜８は、主に多結晶珪素膜とその上
層の導電層とを電気的に分離するために形成する。層間
絶縁膜８は、例えば、CVDで堆積された酸化珪素膜を用
い、3500〜4500〔Å〕程度の膜厚で形成する。
次に、第14図に示すように、図示しないフォトレジス
ト膜で形成したエッチング用マスクを用い、前記層間絶
縁膜８、多結晶珪素膜を順次エッチングし、ゲート絶縁
膜７及びワード線（WL）７を形成する。層間絶縁膜８及
び多結晶珪素膜は重ね切りされているので、ゲート電極
7,ワード線７の夫々の上層に同一形状の層間絶縁膜８が
残存する。第１層目のゲート配線形成工程は、メモリセ
ルアレイにおいてMISFET Qsのゲート電極７及びワード
線７を形成すると共に、周辺回路のMISFET Qn及びQsの
ゲート電極７を形成する。また、第１層目のゲート配線
形成工程は、図示しないが、素子間を接続する配線や抵
抗素子を形成するようになっている。前記エッチング
は、RIE等の異方性エッチングを用いる。この後、前記
フォトレジスト膜を除去する。
ト膜で形成したエッチング用マスクを用い、前記層間絶
縁膜８、多結晶珪素膜を順次エッチングし、ゲート絶縁
膜７及びワード線（WL）７を形成する。層間絶縁膜８及
び多結晶珪素膜は重ね切りされているので、ゲート電極
7,ワード線７の夫々の上層に同一形状の層間絶縁膜８が
残存する。第１層目のゲート配線形成工程は、メモリセ
ルアレイにおいてMISFET Qsのゲート電極７及びワード
線７を形成すると共に、周辺回路のMISFET Qn及びQsの
ゲート電極７を形成する。また、第１層目のゲート配線
形成工程は、図示しないが、素子間を接続する配線や抵
抗素子を形成するようになっている。前記エッチング
は、RIE等の異方性エッチングを用いる。この後、前記
フォトレジスト膜を除去する。
次に、不純物導入に起因する汚染を低減するために、
露出するウエル領域2,3の夫々の主面上（ゲート電極７
及びワード線７の側壁も含む）に酸化珪素膜（図示しな
い）を形成する。酸化珪素膜は、例えば、850〜950
〔℃〕程度の高温度の酸化ガス雰囲気中で形成され、10
0〜800〔Å〕程度の膜厚で形成される。
露出するウエル領域2,3の夫々の主面上（ゲート電極７
及びワード線７の側壁も含む）に酸化珪素膜（図示しな
い）を形成する。酸化珪素膜は、例えば、850〜950
〔℃〕程度の高温度の酸化ガス雰囲気中で形成され、10
0〜800〔Å〕程度の膜厚で形成される。
次に、素子間分離用絶縁膜５及び層間絶縁膜８を不準
物導入用マスクとして用い、メモリセルアレイ形成領域
及びｎチャネルMISFET Qn形成領域のウエル領域２の主
面部に選択的にｎ型不純物を導入する。このｎ型不純物
の導入によって、ゲート電極7,ワード線７の夫々に対し
て自己整合の低不純物濃度のｎ型半導体領域９が形成さ
れる。半導体領域９を形成するｎ型不純物は、1013〔at
oms/cm2〕程度の不純物濃度のＰ（又はAs）を用い、60
〜120〔KeV〕程度のエネルギのイオン打込みで導入す
る。前述したように、メモリセルＭのメモリセル選択用
のMISFET Qsの少なくとも情報蓄積用容量素子Ｃに接続
される側の半導体領域９は、1014〔atoms/cm2〕未満の
低不純物濃度のイオン打込みで構成されている。半導体
領域９は、低不純物濃度で構成されているので、MISFET
Qs,Qnの夫々をLDD構造で構成することができる。半導
体領域９を形成する際には、ｐチャネルMISFET Qp形成
領域はフォトレジスト膜で形成した不純物導入用マスク
で覆われている。また、後述するが、周辺回路のCMOSを
構成するMISFET Qnは、前記半導体領域９と1014〔atoms
/cm2〕以上の高不純物濃度のイオン打込みで形成された
半導体領域17とでソース領域及びドレイン領域を構成す
るようになっている。この半導体領域９を形成する工程
で、メモリセルＭのメモリセル選択用のMISFET Qsが略
完成する。
物導入用マスクとして用い、メモリセルアレイ形成領域
及びｎチャネルMISFET Qn形成領域のウエル領域２の主
面部に選択的にｎ型不純物を導入する。このｎ型不純物
の導入によって、ゲート電極7,ワード線７の夫々に対し
て自己整合の低不純物濃度のｎ型半導体領域９が形成さ
れる。半導体領域９を形成するｎ型不純物は、1013〔at
oms/cm2〕程度の不純物濃度のＰ（又はAs）を用い、60
〜120〔KeV〕程度のエネルギのイオン打込みで導入す
る。前述したように、メモリセルＭのメモリセル選択用
のMISFET Qsの少なくとも情報蓄積用容量素子Ｃに接続
される側の半導体領域９は、1014〔atoms/cm2〕未満の
低不純物濃度のイオン打込みで構成されている。半導体
領域９は、低不純物濃度で構成されているので、MISFET
Qs,Qnの夫々をLDD構造で構成することができる。半導
体領域９を形成する際には、ｐチャネルMISFET Qp形成
領域はフォトレジスト膜で形成した不純物導入用マスク
で覆われている。また、後述するが、周辺回路のCMOSを
構成するMISFET Qnは、前記半導体領域９と1014〔atoms
/cm2〕以上の高不純物濃度のイオン打込みで形成された
半導体領域17とでソース領域及びドレイン領域を構成す
るようになっている。この半導体領域９を形成する工程
で、メモリセルＭのメモリセル選択用のMISFET Qsが略
完成する。
このように、スタックド構造の情報蓄積用容量素子Ｃ
でメモリセルＭが構成されるDRAMおいて、メモリセルＭ
のMISFET Qsの一方の半導体領域９を、メモリセルＭ以
外の周辺回路のMISFET Qnの高不純物濃度の半導体領域1
7に比べて、低不純物濃度のイオン打込みで構成するこ
とにより、ソース領域又はドレイン領域を形成するイオ
ン打込みに基づくウエル領域２表面の結晶欠陥の発生を
低減し、情報蓄積用容量素子Ｃに蓄積された情報となる
電荷のリークを低減することができるので、DRAMのリフ
レッシュ特性を向上することができる。リフレッシュ特
性の向上は、DRAMの情報書込動作及び情報読出動作速度
の高速化を図ることができる。
でメモリセルＭが構成されるDRAMおいて、メモリセルＭ
のMISFET Qsの一方の半導体領域９を、メモリセルＭ以
外の周辺回路のMISFET Qnの高不純物濃度の半導体領域1
7に比べて、低不純物濃度のイオン打込みで構成するこ
とにより、ソース領域又はドレイン領域を形成するイオ
ン打込みに基づくウエル領域２表面の結晶欠陥の発生を
低減し、情報蓄積用容量素子Ｃに蓄積された情報となる
電荷のリークを低減することができるので、DRAMのリフ
レッシュ特性を向上することができる。リフレッシュ特
性の向上は、DRAMの情報書込動作及び情報読出動作速度
の高速化を図ることができる。
また、メモリセルＭのMISFET Qsは、チャネル形成領
域側を低不純物濃度の半導体領域９で構成しているの
で、短チャネル効果を抑制し、メモリセルＭの面積を縮
小することができる。つまり、半導体領域９は、DRAMの
集積度を向上することができる。
域側を低不純物濃度の半導体領域９で構成しているの
で、短チャネル効果を抑制し、メモリセルＭの面積を縮
小することができる。つまり、半導体領域９は、DRAMの
集積度を向上することができる。
しかも、メモリセルＭのMISFET Qsの半導体領域９
は、周辺回路のCMOSのMISFET QnのLDD構造を構成するた
めの半導体領域９と同一製造工程で形成することによ
り、MISFET Qsの低不純物濃度のイオン打込み工程を別
に追加することがなく、MISFET Qnの半導体領域９を形
成する工程で兼用することができるので、DRAMの製造工
程を低減することができる。
は、周辺回路のCMOSのMISFET QnのLDD構造を構成するた
めの半導体領域９と同一製造工程で形成することによ
り、MISFET Qsの低不純物濃度のイオン打込み工程を別
に追加することがなく、MISFET Qnの半導体領域９を形
成する工程で兼用することができるので、DRAMの製造工
程を低減することができる。
また、特に、メモリセルＭ形成領域において、ポテン
シャルバリア層4Bをチャネルストッパ領域4Aのｐ型不純
物4pの拡散で形成し、両者の不純物濃度を1016〜10
17〔atoms/cm2〕程度低い範囲内に設定することができ
るので、MISFET Qsの半導体領域９とポテンシャルバリ
ア層4B或はチャネルストッパ領域4Aとpn接合耐圧を向上
することができる。すなわち、メモリセルＭが素子間分
離用絶縁膜５及びチャネルストッパ領域4Aで囲まれたDR
AMにおいて、メモリセルＭのMISFET Qsの少なくとも一
方の半導体領域（情報蓄積用容量素子Ｃに接続される
側）９下のウエル領域２の主面部に、チャネルストッパ
領域4Aのｐ型不純物4pを拡散して形成したポテンシャル
バリア層4Bを設けたことにより、ポテンシャルバリア層
4Bで情報蓄積用容量素子Ｃを少数キャリアが捕獲される
ことを低減することができるので、メモリセルモードの
ソフトエラーを防止することができると共に、チャネル
ストッパ領域4Aの不純物濃度とポテンシャルバリア層4B
の不純物濃度とを実質的に同一の不純物濃度にし、チャ
ネルストッパ領域4A或いはポテンシャルバリア層4Bと前
記一方の半導体領域９とのpn接合耐圧を向上することが
できるので、情報蓄積用容量素子Ｃの情報となる電荷の
リークを低減し、情報の保持特性を向上することができ
る。情報の保持特性の向上は、DRAMのリフレッシュ特性
を向上し、情報書込動作及び情報読出動作速度の高速化
を図ることができる。
シャルバリア層4Bをチャネルストッパ領域4Aのｐ型不純
物4pの拡散で形成し、両者の不純物濃度を1016〜10
17〔atoms/cm2〕程度低い範囲内に設定することができ
るので、MISFET Qsの半導体領域９とポテンシャルバリ
ア層4B或はチャネルストッパ領域4Aとpn接合耐圧を向上
することができる。すなわち、メモリセルＭが素子間分
離用絶縁膜５及びチャネルストッパ領域4Aで囲まれたDR
AMにおいて、メモリセルＭのMISFET Qsの少なくとも一
方の半導体領域（情報蓄積用容量素子Ｃに接続される
側）９下のウエル領域２の主面部に、チャネルストッパ
領域4Aのｐ型不純物4pを拡散して形成したポテンシャル
バリア層4Bを設けたことにより、ポテンシャルバリア層
4Bで情報蓄積用容量素子Ｃを少数キャリアが捕獲される
ことを低減することができるので、メモリセルモードの
ソフトエラーを防止することができると共に、チャネル
ストッパ領域4Aの不純物濃度とポテンシャルバリア層4B
の不純物濃度とを実質的に同一の不純物濃度にし、チャ
ネルストッパ領域4A或いはポテンシャルバリア層4Bと前
記一方の半導体領域９とのpn接合耐圧を向上することが
できるので、情報蓄積用容量素子Ｃの情報となる電荷の
リークを低減し、情報の保持特性を向上することができ
る。情報の保持特性の向上は、DRAMのリフレッシュ特性
を向上し、情報書込動作及び情報読出動作速度の高速化
を図ることができる。
また、前記DRAMにおいて、前記ポテンシャルバリア層
4BをメモリセルＭのMISFET Qsの一方の半導体領域９下
及び他方の半導体領域（相補性データ線21に接続される
側）９下のウエル領域２の主面部に設けることにより、
前記効果の他にデータ線モードのソフトエラーを防止す
ることができるので、より情報の保持特性を向上するこ
とができる。
4BをメモリセルＭのMISFET Qsの一方の半導体領域９下
及び他方の半導体領域（相補性データ線21に接続される
側）９下のウエル領域２の主面部に設けることにより、
前記効果の他にデータ線モードのソフトエラーを防止す
ることができるので、より情報の保持特性を向上するこ
とができる。
次に、前記半導体領域９を形成する工程の後に、素子
間分離用絶縁膜５及び層間絶縁膜８を不純物導入用マス
クとして用い、ｐチャネルMISFET Qp形成領域のウエル
領域３の主面部に選択的にｐ型不純物を導入する。この
ｐ型不純物の導入によって、第15図に示すように、ゲー
ト電極７に対して自己整合の低不純物濃度のｐ型半導体
領域10が形成される。半導体領域10を形成するｐ型不純
物は、1013〔atoms/cm2〕程度の不純物濃度のBF2（又は
Ｂ）を用い、60〜100〔KeV〕程度のエネルギのイオン打
込みで導入する。半導体領域10を形成する際には、メモ
リセルアレイ形成領域及びｎチャネルMISFET Qn形成領
域はフォトレジスト膜で形成した不純物導入用マスクで
覆れている。
間分離用絶縁膜５及び層間絶縁膜８を不純物導入用マス
クとして用い、ｐチャネルMISFET Qp形成領域のウエル
領域３の主面部に選択的にｐ型不純物を導入する。この
ｐ型不純物の導入によって、第15図に示すように、ゲー
ト電極７に対して自己整合の低不純物濃度のｐ型半導体
領域10が形成される。半導体領域10を形成するｐ型不純
物は、1013〔atoms/cm2〕程度の不純物濃度のBF2（又は
Ｂ）を用い、60〜100〔KeV〕程度のエネルギのイオン打
込みで導入する。半導体領域10を形成する際には、メモ
リセルアレイ形成領域及びｎチャネルMISFET Qn形成領
域はフォトレジスト膜で形成した不純物導入用マスクで
覆れている。
次に、第16図に示すように、ゲート電極７及びワード
線７の夫々の側壁にサイドウォールスペーサ11を形成す
る。サイドウォールスペーサ11は、CVDで堆積させた酸
化珪素膜にRIE等の異方性エッチングを施すことによっ
て形成することができる。酸化珪素膜は例えば3500〜45
00〔Å〕程度の膜厚で形成する。サイドウォールスペー
サ11のゲート長方向（チャネル長方向）の長さは2500〜
4000〔Å〕程度で形成される。この時、必要に応じてフ
ォトレジスト膜で領域を限定してエッチングにより形成
してもよい。
線７の夫々の側壁にサイドウォールスペーサ11を形成す
る。サイドウォールスペーサ11は、CVDで堆積させた酸
化珪素膜にRIE等の異方性エッチングを施すことによっ
て形成することができる。酸化珪素膜は例えば3500〜45
00〔Å〕程度の膜厚で形成する。サイドウォールスペー
サ11のゲート長方向（チャネル長方向）の長さは2500〜
4000〔Å〕程度で形成される。この時、必要に応じてフ
ォトレジスト膜で領域を限定してエッチングにより形成
してもよい。
次に、層間絶縁膜８上、サイドウォールスペーサ11上
等を含む基板全面に、層間絶縁膜12を形成する。層間絶
縁膜12は、スタックド構造の情報蓄積用容量素子Ｃを構
成する第１電極層（13）、第２電極層（15）の夫々をパ
ターニングする際のエッチングストッパとして使用され
る。このため、層間絶縁膜12は、前記第１電極層及び第
２電極層のエッチング時のオーバエッチングによる削れ
量、第２電極層が形成されるまでの洗浄工程での削れ量
などを見込んだ膜厚で形成されている。層間絶縁膜12
は、特に、第１電極層及び第２電極層をパターンニング
する際、メモリセル選択用のMISFET Qsの他方の半導体
領域（相補型データ線21が接続される側）９の表面にエ
ッチングによるダメージを生じさせないために形成され
ている。層間絶縁膜12は、例えば700〜800〔℃〕程度の
高温度でしかもCVDで堆積させた酸化珪素膜を用い、100
0〜2000〔Å〕程度の膜厚で形成する。
等を含む基板全面に、層間絶縁膜12を形成する。層間絶
縁膜12は、スタックド構造の情報蓄積用容量素子Ｃを構
成する第１電極層（13）、第２電極層（15）の夫々をパ
ターニングする際のエッチングストッパとして使用され
る。このため、層間絶縁膜12は、前記第１電極層及び第
２電極層のエッチング時のオーバエッチングによる削れ
量、第２電極層が形成されるまでの洗浄工程での削れ量
などを見込んだ膜厚で形成されている。層間絶縁膜12
は、特に、第１電極層及び第２電極層をパターンニング
する際、メモリセル選択用のMISFET Qsの他方の半導体
領域（相補型データ線21が接続される側）９の表面にエ
ッチングによるダメージを生じさせないために形成され
ている。層間絶縁膜12は、例えば700〜800〔℃〕程度の
高温度でしかもCVDで堆積させた酸化珪素膜を用い、100
0〜2000〔Å〕程度の膜厚で形成する。
次に、第17図に示すように、メモリセルＭ形成領域の
前記MISFET Qsの一方の半導体領域（情報蓄積用容量素
子Ｃの第１電極層13が接続される側）９上の前記層間絶
縁膜12を選択的に除去し、接続孔12Aを形成する。接続
孔12Aは、列方向において、MISFET Qsのゲート電極７の
側壁のサイドウォールスペーサ11とそれに隣接するワー
ド線７の側壁のサイドウォールスペーサ11とで規定され
るサイズに比べて、少なくとも製造工程におけるマスク
合せ余裕寸法に相当する分大きなサイズで形成されてい
る。つまり、接続孔12Aは、サイドウォールスペーサ11
で半導体領域９が露出する実質的なサイズが規定されて
いる。
前記MISFET Qsの一方の半導体領域（情報蓄積用容量素
子Ｃの第１電極層13が接続される側）９上の前記層間絶
縁膜12を選択的に除去し、接続孔12Aを形成する。接続
孔12Aは、列方向において、MISFET Qsのゲート電極７の
側壁のサイドウォールスペーサ11とそれに隣接するワー
ド線７の側壁のサイドウォールスペーサ11とで規定され
るサイズに比べて、少なくとも製造工程におけるマスク
合せ余裕寸法に相当する分大きなサイズで形成されてい
る。つまり、接続孔12Aは、サイドウォールスペーサ11
で半導体領域９が露出する実質的なサイズが規定されて
いる。
次に、第18図に示すように、前記接続孔12Aを通して
一部が半導体領域９に接続され、他部が層間絶縁膜８及
び12を介在させてゲート電極７上及びワード線７上に延
在する第１電極層13を形成する。第１電極層13は、スタ
ックド構造の情報蓄積用容量素子Ｃの下側の電極層を構
成する。第１電極層13は、前記層間絶縁膜12に形成した
接続孔12Aのサイズに比べて、少なくとも製造工程にお
けるマスク合せ余裕寸法に相当する分大きく形成されて
いる。第１電極層13のサイズが接続孔12Aのサイズに比
べて前記値よりも小さい場合には、接続孔12A内に第１
電極層13の端部が落ち込み、接続孔12Aの内壁と第１電
極層13との端部側壁との間に不要な溝が生じる。この溝
が生じた部分は第１電極層13をパターンニングするフォ
トレジスト膜を塗布した時に他の領域よりも厚く形成さ
れ、フォトレジスト膜の現象時にハレーションを生じ、
第１電極層13の形状不良を生じる。
一部が半導体領域９に接続され、他部が層間絶縁膜８及
び12を介在させてゲート電極７上及びワード線７上に延
在する第１電極層13を形成する。第１電極層13は、スタ
ックド構造の情報蓄積用容量素子Ｃの下側の電極層を構
成する。第１電極層13は、前記層間絶縁膜12に形成した
接続孔12Aのサイズに比べて、少なくとも製造工程にお
けるマスク合せ余裕寸法に相当する分大きく形成されて
いる。第１電極層13のサイズが接続孔12Aのサイズに比
べて前記値よりも小さい場合には、接続孔12A内に第１
電極層13の端部が落ち込み、接続孔12Aの内壁と第１電
極層13との端部側壁との間に不要な溝が生じる。この溝
が生じた部分は第１電極層13をパターンニングするフォ
トレジスト膜を塗布した時に他の領域よりも厚く形成さ
れ、フォトレジスト膜の現象時にハレーションを生じ、
第１電極層13の形状不良を生じる。
前記第１電極層13は、CVDで堆積させた多結晶珪素で
形成し、800〜3000〔Å〕程度の膜厚で形成する。多結
晶珪素膜は、まず表面に酸化珪素膜を形成し、この酸化
珪素膜を通して抵抗値を低減するｎ型不純物を導入し、
熱処理後、前記酸化珪素膜を除去することによって形成
されている。前記酸化珪素膜は、多結晶珪素膜の表面を
スチーム酸化して形成し、約100〔Å〕程度の膜厚で形
成する。ｎ型不純物は、1015〔atoms/cm2〕程度の不純
物濃度のAs又はＰを用い、75〜85〔KeV〕程度のエネル
ギのイオン打込みで導入する。前記多結晶珪素膜のパタ
ーンニングは、ドライエッチングで行う。多結晶珪素膜
のエッチングの際には、層間絶縁膜12がエッチングスト
ッパ層として使用される。この第１電極層13は、第２層
目のゲート配線形成工程によって形成されている。
形成し、800〜3000〔Å〕程度の膜厚で形成する。多結
晶珪素膜は、まず表面に酸化珪素膜を形成し、この酸化
珪素膜を通して抵抗値を低減するｎ型不純物を導入し、
熱処理後、前記酸化珪素膜を除去することによって形成
されている。前記酸化珪素膜は、多結晶珪素膜の表面を
スチーム酸化して形成し、約100〔Å〕程度の膜厚で形
成する。ｎ型不純物は、1015〔atoms/cm2〕程度の不純
物濃度のAs又はＰを用い、75〜85〔KeV〕程度のエネル
ギのイオン打込みで導入する。前記多結晶珪素膜のパタ
ーンニングは、ドライエッチングで行う。多結晶珪素膜
のエッチングの際には、層間絶縁膜12がエッチングスト
ッパ層として使用される。この第１電極層13は、第２層
目のゲート配線形成工程によって形成されている。
前記第１電極層13と一方の半導体領域９とが接続され
たウエル領域２（実際には半導体領域９）に主面部に
は、前記ｎ型不純物導入後の熱処理によって第１電極層
（多結晶珪素膜）13に導入されたｎ型不純物が拡散され
る。前記拡散により高不純物濃度のn+型半導体領域13A
が形成される。半導体領域13Aは半導体領域９と一体に
構成される。半導体領域13Aは、メモリセル選択用のMIS
FET Qsの一方の半導体領域を構成するが、主に、半導体
領域９と第１電極層13とのオーミック特性を向上できる
ように構成されている（接触抵抗値の低減）。
たウエル領域２（実際には半導体領域９）に主面部に
は、前記ｎ型不純物導入後の熱処理によって第１電極層
（多結晶珪素膜）13に導入されたｎ型不純物が拡散され
る。前記拡散により高不純物濃度のn+型半導体領域13A
が形成される。半導体領域13Aは半導体領域９と一体に
構成される。半導体領域13Aは、メモリセル選択用のMIS
FET Qsの一方の半導体領域を構成するが、主に、半導体
領域９と第１電極層13とのオーミック特性を向上できる
ように構成されている（接触抵抗値の低減）。
なお、接続孔12A内の第１電極層13は、層間絶縁膜８
及びサイドウォールスペーサ11を介在させて、ゲート電
極7,ワード線７の夫々と電気的に分離されている。
及びサイドウォールスペーサ11を介在させて、ゲート電
極7,ワード線７の夫々と電気的に分離されている。
次に、第19図に示すように、第１電極層13上を含む基
板全面に誘電体膜14を形成する。誘電体膜14は、前述し
たように、基本的には窒化珪素膜14A、酸素珪素膜14Bを
順次積層した２層構造で形成されている。
板全面に誘電体膜14を形成する。誘電体膜14は、前述し
たように、基本的には窒化珪素膜14A、酸素珪素膜14Bを
順次積層した２層構造で形成されている。
窒化珪素膜14Aは、第１電極層（多結晶珪素膜）13上
にCVDで堆積させ、50〜100〔Å〕程度の膜厚で形成す
る。この窒化珪素膜14Aを形成する際には、酸素の巻き
込みをできる限り抑える。通常の生産レベルで多結晶珪
素膜上に窒化珪素膜14Aを形成した場合には、極微量の
酸素の巻き込みが生じるので、第１電極層13と窒化珪素
膜14Aとの間に自然酸化珪素膜（図示しない）が形成さ
れる。したがって、誘電体膜14は、自然酸化珪素膜，窒
化珪素膜14A,酸化珪素膜14Bを順次積層した３層構造で
構成されている。自然酸化珪素膜は、酸素の巻き込みを
低減すれば薄くすることができる。また、製造工程が増
加するが、自然酸化珪素膜を窒化し、誘電体膜14を２層
構造で構成することもできる。
にCVDで堆積させ、50〜100〔Å〕程度の膜厚で形成す
る。この窒化珪素膜14Aを形成する際には、酸素の巻き
込みをできる限り抑える。通常の生産レベルで多結晶珪
素膜上に窒化珪素膜14Aを形成した場合には、極微量の
酸素の巻き込みが生じるので、第１電極層13と窒化珪素
膜14Aとの間に自然酸化珪素膜（図示しない）が形成さ
れる。したがって、誘電体膜14は、自然酸化珪素膜，窒
化珪素膜14A,酸化珪素膜14Bを順次積層した３層構造で
構成されている。自然酸化珪素膜は、酸素の巻き込みを
低減すれば薄くすることができる。また、製造工程が増
加するが、自然酸化珪素膜を窒化し、誘電体膜14を２層
構造で構成することもできる。
前記酸化珪素膜14Bは、下層の窒化珪素膜14Aを高圧で
酸化し、10〜60〔Å〕程度の膜厚で形成する。酸化珪素
膜14Bを形成すると窒化珪素膜14Aが若干食われるので、
窒化珪素膜14Aは最終的に40〜80〔Å〕程度の膜厚で形
成される。酸化珪素膜14Bは、基本的には1.5〜10〔tol
l〕の高圧及び800〜1000〔℃〕程度の高温度の酸素ガス
雰囲気中において形成する。本実施例においては、酸化
珪素膜14Bは、３〜3.8〔toll〕の高圧及び酸化の際の酸
素流量（ソースガス）を２〔/min〕、水素流量（ソー
スガス）を３〜８〔/min〕として形成している。高圧
酸化で形成される酸化珪素膜14Bは、常圧（１〔tol
l〕）で形成される酸化珪素膜に比べて短時間で所望の
膜厚に形成することができる。高圧酸化は、高温度の熱
処理時間を短縮し、しかも良質の誘電体膜を形成するこ
とができる。酸化時間の短縮は、MISFET Qs,Qn及びQpの
ソース領域及びドレイン領域のpn接合深さを浅くするこ
とができるので、MISFETの微細化を図ることができる。
酸化し、10〜60〔Å〕程度の膜厚で形成する。酸化珪素
膜14Bを形成すると窒化珪素膜14Aが若干食われるので、
窒化珪素膜14Aは最終的に40〜80〔Å〕程度の膜厚で形
成される。酸化珪素膜14Bは、基本的には1.5〜10〔tol
l〕の高圧及び800〜1000〔℃〕程度の高温度の酸素ガス
雰囲気中において形成する。本実施例においては、酸化
珪素膜14Bは、３〜3.8〔toll〕の高圧及び酸化の際の酸
素流量（ソースガス）を２〔/min〕、水素流量（ソー
スガス）を３〜８〔/min〕として形成している。高圧
酸化で形成される酸化珪素膜14Bは、常圧（１〔tol
l〕）で形成される酸化珪素膜に比べて短時間で所望の
膜厚に形成することができる。高圧酸化は、高温度の熱
処理時間を短縮し、しかも良質の誘電体膜を形成するこ
とができる。酸化時間の短縮は、MISFET Qs,Qn及びQpの
ソース領域及びドレイン領域のpn接合深さを浅くするこ
とができるので、MISFETの微細化を図ることができる。
このように、スタックド構造の情報蓄積用容量素子Ｃ
を有するDRAMにおいて、情報蓄積用容量素子Ｃの第１電
極層13を抵抗値を低減する不純物が導入された多結晶珪
素膜で構成し、誘電体膜14を、前記第１電極層13上に堆
積させた窒化珪素膜14Aと、窒化珪素膜14A上にその表面
に高圧酸化を施して形成された酸化珪素膜14Bとで構成
することにより、前記下地の第１電極層13の表面の結晶
状態や形状に影響されずに均一な膜厚の窒化珪素膜14A
を形成でき、この窒化珪素膜14A上に良質の酸化珪素膜1
4Bを形成することができるので、誘電体膜14の絶縁耐圧
の向上、誘電体膜14の単位面積当りの欠陥数の低減及び
誘電体膜14のリーク電流の低減を図ることができると共
に、前記酸化珪素膜14Bを形成する時間を短縮すること
ができるので、素子を微細化し、集積度を向上すること
ができる。
を有するDRAMにおいて、情報蓄積用容量素子Ｃの第１電
極層13を抵抗値を低減する不純物が導入された多結晶珪
素膜で構成し、誘電体膜14を、前記第１電極層13上に堆
積させた窒化珪素膜14Aと、窒化珪素膜14A上にその表面
に高圧酸化を施して形成された酸化珪素膜14Bとで構成
することにより、前記下地の第１電極層13の表面の結晶
状態や形状に影響されずに均一な膜厚の窒化珪素膜14A
を形成でき、この窒化珪素膜14A上に良質の酸化珪素膜1
4Bを形成することができるので、誘電体膜14の絶縁耐圧
の向上、誘電体膜14の単位面積当りの欠陥数の低減及び
誘電体膜14のリーク電流の低減を図ることができると共
に、前記酸化珪素膜14Bを形成する時間を短縮すること
ができるので、素子を微細化し、集積度を向上すること
ができる。
また、スタックド構造の情報蓄積用容量素子Ｃの誘電
体膜14は、自然酸化珪素膜，窒化珪素膜14A,酸化珪素膜
14B及びその上層に窒化珪素膜を順次積層した４層構造
で構成してもよい。前記３層構造の誘電体膜14は、上側
の電極層（15）が負極の場合、正極の場合に比べて電流
が多く流れるので、初期の絶縁耐圧が低い。４層構造の
誘電体膜14は、酸化珪素膜14Bと上層の電極層（15）と
の間に窒化珪素膜を設け、初期の絶縁耐圧を向上するこ
とができる。
体膜14は、自然酸化珪素膜，窒化珪素膜14A,酸化珪素膜
14B及びその上層に窒化珪素膜を順次積層した４層構造
で構成してもよい。前記３層構造の誘電体膜14は、上側
の電極層（15）が負極の場合、正極の場合に比べて電流
が多く流れるので、初期の絶縁耐圧が低い。４層構造の
誘電体膜14は、酸化珪素膜14Bと上層の電極層（15）と
の間に窒化珪素膜を設け、初期の絶縁耐圧を向上するこ
とができる。
次に、前記誘電体膜14上の全面に、第２電極層（15）
を構成する多結晶珪素膜を形成する。多結晶珪素膜は、
CVDで堆積させ、1500〜2500〔Å〕程度の膜厚で形成す
る。この多結晶珪素膜は、製造工程における第３層目の
ゲート配線形成工程によって形成される。
を構成する多結晶珪素膜を形成する。多結晶珪素膜は、
CVDで堆積させ、1500〜2500〔Å〕程度の膜厚で形成す
る。この多結晶珪素膜は、製造工程における第３層目の
ゲート配線形成工程によって形成される。
次に、前記多結晶珪素膜に抵抗値を低減するｎ型不純
物を導入する。ｎ型不純物は、リンを用い熱拡散で多結
晶珪素膜に導入する。ｎ型不純物は、多結晶珪素膜の比
抵抗値が20〜100〔Ω／□〕程度になるように導入す
る。
物を導入する。ｎ型不純物は、リンを用い熱拡散で多結
晶珪素膜に導入する。ｎ型不純物は、多結晶珪素膜の比
抵抗値が20〜100〔Ω／□〕程度になるように導入す
る。
次に、前記多結晶珪素膜上の全面にフォトレジスト膜
を塗布する。この後、フォトリソグラフィ技術により、
メモリセルＭの情報蓄積用容量素子Ｃの第２電極層（1
5）形成領域上のフォトレジスト膜を残存させてエッチ
ング用マスク31（点線で示す）を形成する。
を塗布する。この後、フォトリソグラフィ技術により、
メモリセルＭの情報蓄積用容量素子Ｃの第２電極層（1
5）形成領域上のフォトレジスト膜を残存させてエッチ
ング用マスク31（点線で示す）を形成する。
次に、前記エッチング用マスク31を用い、前記多結晶
珪素膜をエッチングして第２電極層15を形成する。この
エッチングは、プラズマエッチングを使用する。この
後、引き続き、第20図に示すように、前記エッチング用
マスク31（第２電極15でもよい）を用い、露出する誘電
体膜14、その下層の層間絶縁膜12を順次エッチングす
る。このエッチングはドライエッチングを使用する。誘
電体膜14は、第２電極層15の形状と実質的に同一形状で
形成されその下部だけに存在するように形成される。メ
モリセルＭのMISFET Qsの他方の半導体領域（相補性デ
ータ線21が接続される側）９上及び周辺回路のMISFET Q
n,Qpの夫々の形成領域上の誘電体膜14及び層間絶縁膜12
は前記エッチングで除去される。
珪素膜をエッチングして第２電極層15を形成する。この
エッチングは、プラズマエッチングを使用する。この
後、引き続き、第20図に示すように、前記エッチング用
マスク31（第２電極15でもよい）を用い、露出する誘電
体膜14、その下層の層間絶縁膜12を順次エッチングす
る。このエッチングはドライエッチングを使用する。誘
電体膜14は、第２電極層15の形状と実質的に同一形状で
形成されその下部だけに存在するように形成される。メ
モリセルＭのMISFET Qsの他方の半導体領域（相補性デ
ータ線21が接続される側）９上及び周辺回路のMISFET Q
n,Qpの夫々の形成領域上の誘電体膜14及び層間絶縁膜12
は前記エッチングで除去される。
前記第２電極層15を形成する工程によって、メモリセ
ルＭのスタックド構造の情報蓄積用容量素子Ｃが略完成
する。併せて、メモリセルＭが略完成する。
ルＭのスタックド構造の情報蓄積用容量素子Ｃが略完成
する。併せて、メモリセルＭが略完成する。
このように、スタックド構造の情報蓄積用容量素子Ｃ
でメモリセルＭが構成されるDRAMにおいて、前記スタッ
クド構造の情報蓄積用容量素子Ｃを、MISFET Qsの一方
の半導体領域９に接続された第１電極層13と、第１電極
層13上にそれを覆うように設けられた第２電極層15と、
前記第１電極層13と第２電極層15との間に設けられた前
記第２電極層15と実質的に同一形状の誘電体膜14とで構
成することにより、前記誘電体膜14を第２電極層15で被
覆し、第２電極層15をパターンニングする工程或はそれ
以後の工程で誘電体膜14に電荷が蓄積される（チャージ
アップされる）ことを低減することができるので、前記
電荷の蓄積に起因する誘電体膜14の絶縁耐圧（特性）の
劣化を防止することができる。誘電体膜14の絶縁耐圧の
劣化の防止は、DRAMの電気的信頼性を向上することがで
きる。
でメモリセルＭが構成されるDRAMにおいて、前記スタッ
クド構造の情報蓄積用容量素子Ｃを、MISFET Qsの一方
の半導体領域９に接続された第１電極層13と、第１電極
層13上にそれを覆うように設けられた第２電極層15と、
前記第１電極層13と第２電極層15との間に設けられた前
記第２電極層15と実質的に同一形状の誘電体膜14とで構
成することにより、前記誘電体膜14を第２電極層15で被
覆し、第２電極層15をパターンニングする工程或はそれ
以後の工程で誘電体膜14に電荷が蓄積される（チャージ
アップされる）ことを低減することができるので、前記
電荷の蓄積に起因する誘電体膜14の絶縁耐圧（特性）の
劣化を防止することができる。誘電体膜14の絶縁耐圧の
劣化の防止は、DRAMの電気的信頼性を向上することがで
きる。
また、スタックド構造の情報蓄積用容量素子Ｃでメモ
リセルＭが構成されるDRAMにおいて、メモリセル選択用
のMISFET Qsを形成し、このMISFET Qsを覆う層間絶縁膜
12を形成し、この層間絶縁膜12の前記MISFET Qsの一方
の半導体領域９上を選択的に除去し、この一方の半導体
領域９が露出する接続孔12Aを形成し、この接続孔12を
通して前記一方の半導体領域９に接続され、かつMISFET
Qsのゲート電極７上に前記絶縁膜12を介在させ延在す
る前記スタックド構造の情報蓄積用容量素子Ｃの第１電
極層13を形成し、この第１電極層13上に誘電体膜14を形
成し、この誘電体膜14を介在させて、前記第１電極層13
上にそれを覆う第２電極層15を形成すると共に、第２電
極層15或はそれをパターンニングするマスク31を用い、
前記MISFET Qsの他方の半導体領域９上の前記層間絶縁
膜12を少なくとも除去することにより、MISFETの相補性
データ線（21）と接続される側の他方の半導体領域９上
の層間絶縁膜12を除去するマスクが前記第２電極層12或
はマスク31で兼用することができるので、前記層間絶縁
膜12を除去するためのマスク形成工程を低減することが
できる。
リセルＭが構成されるDRAMにおいて、メモリセル選択用
のMISFET Qsを形成し、このMISFET Qsを覆う層間絶縁膜
12を形成し、この層間絶縁膜12の前記MISFET Qsの一方
の半導体領域９上を選択的に除去し、この一方の半導体
領域９が露出する接続孔12Aを形成し、この接続孔12を
通して前記一方の半導体領域９に接続され、かつMISFET
Qsのゲート電極７上に前記絶縁膜12を介在させ延在す
る前記スタックド構造の情報蓄積用容量素子Ｃの第１電
極層13を形成し、この第１電極層13上に誘電体膜14を形
成し、この誘電体膜14を介在させて、前記第１電極層13
上にそれを覆う第２電極層15を形成すると共に、第２電
極層15或はそれをパターンニングするマスク31を用い、
前記MISFET Qsの他方の半導体領域９上の前記層間絶縁
膜12を少なくとも除去することにより、MISFETの相補性
データ線（21）と接続される側の他方の半導体領域９上
の層間絶縁膜12を除去するマスクが前記第２電極層12或
はマスク31で兼用することができるので、前記層間絶縁
膜12を除去するためのマスク形成工程を低減することが
できる。
また、前記MISFET Qsの他方の半導体領域９上の層間
絶縁膜12の除去が、同一マスクを使用するために第２電
極層12に対して自己整合で行えるので、製造工程におけ
るマスク合せ余裕寸法に相当する分、メモリセルＭ面積
を縮小することができる。この結果、DRAMの集積度を向
上することができる。
絶縁膜12の除去が、同一マスクを使用するために第２電
極層12に対して自己整合で行えるので、製造工程におけ
るマスク合せ余裕寸法に相当する分、メモリセルＭ面積
を縮小することができる。この結果、DRAMの集積度を向
上することができる。
次に、基板全面に絶縁膜16を形成する。絶縁膜16は、
少なくとも周辺回路のCMOS形成領域であって、ソース領
域及びドレイン領域上である半導体領域９及び10上に形
成する。絶縁膜16は、例えばCVDで堆積させた酸化珪素
膜で形成し、300〔Å〕程度を膜厚で形成する。
少なくとも周辺回路のCMOS形成領域であって、ソース領
域及びドレイン領域上である半導体領域９及び10上に形
成する。絶縁膜16は、例えばCVDで堆積させた酸化珪素
膜で形成し、300〔Å〕程度を膜厚で形成する。
次に、周辺回路のCMOSを構成するｎチャネルMISFET Q
n形成領域において、ウエル領域２の主面部に選択的に
ｎ型不純物を導入する。ｎ型不純物の導入は、メモリセ
ルＭ形成領域及びｐチャネルMISFET Qp形成領域をフォ
トレジスト膜で覆った状態において、主にゲート電極７
及び層間絶縁膜８を不純物導入用マスクとして行う。ｎ
型不純物は、例えば1015〔atoms/cm2〕程度の不純物濃
度のAsを用い、70〜90〔KeV〕程度のエネルギのイオン
打込みで導入する。
n形成領域において、ウエル領域２の主面部に選択的に
ｎ型不純物を導入する。ｎ型不純物の導入は、メモリセ
ルＭ形成領域及びｐチャネルMISFET Qp形成領域をフォ
トレジスト膜で覆った状態において、主にゲート電極７
及び層間絶縁膜８を不純物導入用マスクとして行う。ｎ
型不純物は、例えば1015〔atoms/cm2〕程度の不純物濃
度のAsを用い、70〜90〔KeV〕程度のエネルギのイオン
打込みで導入する。
次に、周辺回路のCMOSを構成するｐチャネルMISFET Q
p形成領域において、ウエル領域３の主面部に選択的に
ｐ型不純物を導入する。ｐ型不純物の導入は、メモリセ
ルＭ形成領域及びｎチャネルMISFET Qn形成領域をフォ
トレジスト膜で覆った状態において、主にゲート電極７
及び層間絶縁膜８を不純物導入用マスクとして行う。ｐ
型不純物は、例えば1015〔atoms/cm2〕程度の不純物濃
度のBF2を用い、70〜90〔KeV〕程度のエネルギのイオン
打込みで導入する。
p形成領域において、ウエル領域３の主面部に選択的に
ｐ型不純物を導入する。ｐ型不純物の導入は、メモリセ
ルＭ形成領域及びｎチャネルMISFET Qn形成領域をフォ
トレジスト膜で覆った状態において、主にゲート電極７
及び層間絶縁膜８を不純物導入用マスクとして行う。ｐ
型不純物は、例えば1015〔atoms/cm2〕程度の不純物濃
度のBF2を用い、70〜90〔KeV〕程度のエネルギのイオン
打込みで導入する。
この後、前記ｎ型不純物及びｐ型不純物に引き伸し拡
散を施し、第21図に示すように、ウエル領域２の主面部
にn+型半導体領域17、ウエル領域３の主面部にp+型半導
体領域18の夫々を形成する。前記引き伸し拡散は、900
〜1000〔℃〕程度の高温度で約10〔min〕程度行う。こ
の半導体領域17を形成する工程によってMISFET Qnは略
完成し、半導体領域18を形成する工程によってMISFET Q
pは略完成する。
散を施し、第21図に示すように、ウエル領域２の主面部
にn+型半導体領域17、ウエル領域３の主面部にp+型半導
体領域18の夫々を形成する。前記引き伸し拡散は、900
〜1000〔℃〕程度の高温度で約10〔min〕程度行う。こ
の半導体領域17を形成する工程によってMISFET Qnは略
完成し、半導体領域18を形成する工程によってMISFET Q
pは略完成する。
次に、基板全面に層間絶縁膜19を形成する。層間絶縁
膜19は、CVDで堆積させた酸化珪素膜19A、グラスフロー
が可能なCVDで堆積された酸化珪素膜（BPSG）19Bを順次
積層した２層構造で形成されている。
膜19は、CVDで堆積させた酸化珪素膜19A、グラスフロー
が可能なCVDで堆積された酸化珪素膜（BPSG）19Bを順次
積層した２層構造で形成されている。
下層の酸化珪素膜19Aは、酸化珪素膜19Bに含有されて
いるB,Pの夫々が下層の素子に漏ることを防止し、かつ
グラスフローで酸化珪素膜19Bが薄くなった部分の絶縁
耐圧を確保するために形成される。酸化珪素膜19Aは、
例えば500〜2000〔Å〕程度の膜厚で形成する。
いるB,Pの夫々が下層の素子に漏ることを防止し、かつ
グラスフローで酸化珪素膜19Bが薄くなった部分の絶縁
耐圧を確保するために形成される。酸化珪素膜19Aは、
例えば500〜2000〔Å〕程度の膜厚で形成する。
上層の酸化珪素膜19Bは、その表面を平坦化し、上層
配線（21）のステップカバレッジを向上するために形成
する。酸化珪素膜19Bは、例えば3000〜7000〔Å〕程度
の膜厚で形成する。
配線（21）のステップカバレッジを向上するために形成
する。酸化珪素膜19Bは、例えば3000〜7000〔Å〕程度
の膜厚で形成する。
次に、層間絶縁膜19の上層の酸化珪素膜19Bにグラス
フローを施し、その表面を平坦化する。グラスフロー
は、例えば900〜1000〔℃〕程度の高温度の窒素ガス雰
囲気で行う。
フローを施し、その表面を平坦化する。グラスフロー
は、例えば900〜1000〔℃〕程度の高温度の窒素ガス雰
囲気で行う。
次に、前記半導体領域9,17,18の夫々の上部，ワード
線７の上部（図示しない）及び第２電極層15の上部（図
示しない）の層間絶縁膜19を選択的に除去し、接続孔19
Cを形成する。接続孔19Cは、層間絶縁膜19の上部にウエ
ットエッチング、その下部にRIE等の異方性エッチング
を施して形成する。この接続孔19Cは、層間絶縁膜19Cの
上側の開口サイズが大きく下側の開口サイズが小さくテ
ーパ形状で構成され、上層配線（21）の断線を防止でき
るように構成されている。また、接続孔19Cは異方性エ
ッチングだけで形成してもよい。
線７の上部（図示しない）及び第２電極層15の上部（図
示しない）の層間絶縁膜19を選択的に除去し、接続孔19
Cを形成する。接続孔19Cは、層間絶縁膜19の上部にウエ
ットエッチング、その下部にRIE等の異方性エッチング
を施して形成する。この接続孔19Cは、層間絶縁膜19Cの
上側の開口サイズが大きく下側の開口サイズが小さくテ
ーパ形状で構成され、上層配線（21）の断線を防止でき
るように構成されている。また、接続孔19Cは異方性エ
ッチングだけで形成してもよい。
次に、前記接続孔19Cから露出する半導体領域９等の
珪素表面上に酸化珪素膜32を形成する。酸化珪素膜32
は、後工程の熱処理（半導体領域20を形成する不純物の
引き伸し拡散）で層間絶縁膜19の酸化珪素膜19BのＢ或
はＰが接続孔19Cを通して半導体領域９等の主面部に導
入されることを防止するために形成される。Ｂがｎ型の
半導体領域９や17に導入されたり、Ｐがｐ型の半導体領
域18に導入された場合には、実効的な不純物濃度が低下
し、各半導体領域とそれに接続される配線との接続抵抗
値が増大する。前記酸化珪素膜32は120〜300〔Å〕程度
の薄膜で形成される。
珪素表面上に酸化珪素膜32を形成する。酸化珪素膜32
は、後工程の熱処理（半導体領域20を形成する不純物の
引き伸し拡散）で層間絶縁膜19の酸化珪素膜19BのＢ或
はＰが接続孔19Cを通して半導体領域９等の主面部に導
入されることを防止するために形成される。Ｂがｎ型の
半導体領域９や17に導入されたり、Ｐがｐ型の半導体領
域18に導入された場合には、実効的な不純物濃度が低下
し、各半導体領域とそれに接続される配線との接続抵抗
値が増大する。前記酸化珪素膜32は120〜300〔Å〕程度
の薄膜で形成される。
次に、メモリセル選択用のMISFET Qs及びｎチャネルM
ISFET Qn形成領域において、前記接続孔19Cを通して半
導体領域9,17の主面部にｎ型不純物を選択的に導入す
る。ｎ型不純物は、酸化珪素膜32を通過させる。そし
て、このｎ型不純物に引き伸し拡散を施し、第22図に示
すように、高不純物濃度のn+型半導体領域20を形成す
る。半導体領域20は、製造工程におけるマスク合せずれ
で半導体領域９或は17と接続孔19Cとがずれた場合、接
続孔19Cに通される配線（21）とウエル領域２とがショ
ートすることを防止するために形成されている。半導体
領域20を形成するｎ型不純物は、例えば、1015〔atoms/
cm2〕程度の高不純物濃度のAsを用い、110〜130〔KeV〕
程度のエネルギのイオン打込みで導入する。この半導体
領域20は、メモリセルＭにおいて、MISFET Qsの他方の
半導体領域９と一体に構成され、ソース領域又はドレイ
ン領域の一部を構成する。この半導体領域20は、高不純
物濃度のイオン打込みで形成されているので、相補性デ
ータ線（21）との接触抵抗を低減することができる。
ISFET Qn形成領域において、前記接続孔19Cを通して半
導体領域9,17の主面部にｎ型不純物を選択的に導入す
る。ｎ型不純物は、酸化珪素膜32を通過させる。そし
て、このｎ型不純物に引き伸し拡散を施し、第22図に示
すように、高不純物濃度のn+型半導体領域20を形成す
る。半導体領域20は、製造工程におけるマスク合せずれ
で半導体領域９或は17と接続孔19Cとがずれた場合、接
続孔19Cに通される配線（21）とウエル領域２とがショ
ートすることを防止するために形成されている。半導体
領域20を形成するｎ型不純物は、例えば、1015〔atoms/
cm2〕程度の高不純物濃度のAsを用い、110〜130〔KeV〕
程度のエネルギのイオン打込みで導入する。この半導体
領域20は、メモリセルＭにおいて、MISFET Qsの他方の
半導体領域９と一体に構成され、ソース領域又はドレイ
ン領域の一部を構成する。この半導体領域20は、高不純
物濃度のイオン打込みで形成されているので、相補性デ
ータ線（21）との接触抵抗を低減することができる。
次に、第23図に示すように、接続孔19Cを通して半導
体領域9,17,18等の夫々と接続し、層間絶縁膜19上を延
在する配線21が形成する。配線21は、第１層目の配線形
成工程によって形成され、前述のように、相補性データ
線21,Yセレクト信号線21等を構成する。配線21は、バリ
アメタル膜21A,アルミニウム膜21B,保護膜21Cを順次積
層した３層構造で構成されている。この配線21は、RIE
等の異方性エッチングを用いてパターンニングされる。
体領域9,17,18等の夫々と接続し、層間絶縁膜19上を延
在する配線21が形成する。配線21は、第１層目の配線形
成工程によって形成され、前述のように、相補性データ
線21,Yセレクト信号線21等を構成する。配線21は、バリ
アメタル膜21A,アルミニウム膜21B,保護膜21Cを順次積
層した３層構造で構成されている。この配線21は、RIE
等の異方性エッチングを用いてパターンニングされる。
バリアメタル膜21Aは、スパッタで堆積させたMoSi2を
用い、100〜200〔Å〕程度の膜厚で形成される。バリア
メタル膜21Aは、アルミニウム膜21B下の全面に形成され
ており、アルミニウム膜21B中にMoを導入することがで
きるので、アルミニウムの結晶粒の成長を抑え、ストレ
スマイグレーションを低減することができる。
用い、100〜200〔Å〕程度の膜厚で形成される。バリア
メタル膜21Aは、アルミニウム膜21B下の全面に形成され
ており、アルミニウム膜21B中にMoを導入することがで
きるので、アルミニウムの結晶粒の成長を抑え、ストレ
スマイグレーションを低減することができる。
アルミニウム膜21Bは、Cu及びSiの添加物が添加され
ている。アルミニウム膜21Bは、スパッタ堆積させ、400
0〜6000〔Å〕程度の膜厚で形成する。
ている。アルミニウム膜21Bは、スパッタ堆積させ、400
0〜6000〔Å〕程度の膜厚で形成する。
保護膜21Cは、MoSix（ｘ＝０＜ｘ＜1.2）を用い、100
〜1000〔Å〕程度の膜厚で形成する。この保護膜21C
は、前述のように、配線21を形成する際のウエット処理
で使用される液体からアルミニウム膜21Bの表面を保護
するために形成されている。
〜1000〔Å〕程度の膜厚で形成する。この保護膜21C
は、前述のように、配線21を形成する際のウエット処理
で使用される液体からアルミニウム膜21Bの表面を保護
するために形成されている。
前記配線21のアルミニウム膜21B（下層の金属配線）
上に直接保護膜21C（上層の金属配線）を積層するDRAM
において、真空系内でスパッタによってアルミニウム膜
21Bを形成し、この後、同一真空系内でアルミニウム膜2
1B上に連続的にスパッタによって保護膜21Cを形成する
ことにより、アルミニウム膜21Bの表面にアルミニウム
酸化物が生成されることを低減することができるので、
アルミニウム膜21B及び保護膜21Cで形成される配線21の
比抵抗値を低減することができる。配線21の比抵抗値の
低減は、DRAMの動作速度の高速化を図ることができる。
上に直接保護膜21C（上層の金属配線）を積層するDRAM
において、真空系内でスパッタによってアルミニウム膜
21Bを形成し、この後、同一真空系内でアルミニウム膜2
1B上に連続的にスパッタによって保護膜21Cを形成する
ことにより、アルミニウム膜21Bの表面にアルミニウム
酸化物が生成されることを低減することができるので、
アルミニウム膜21B及び保護膜21Cで形成される配線21の
比抵抗値を低減することができる。配線21の比抵抗値の
低減は、DRAMの動作速度の高速化を図ることができる。
また、マイグレーションを低減する元素（Cu等）が添
加されたアルミニウム膜21Bを主体とする配線21は、前
記元素が添加されたアルミニウム膜21Bを形成し、この
アルミニウム膜21B上にそれをウエット処理で使用され
る液体から保護する保護膜21Cを形成し、この保護膜21C
上にエッチングマスク（図示していないが、配線21のエ
ッチングマスク）を形成し、このエッチングマスクを用
い、前記保護膜21C及びアルミニウム膜21Bを所定の形状
にエッチングし、この後、前記エッチングマスクを除去
するウエット処理を施すことにより、前記エッチング或
はウエット処理の際に、アルミニウム膜21Bと、そのア
ルミニウムと前記元素とで形成される金属間化合物とで
構成される電池の反応を防止することができるので、こ
の電池反応に起因するアルミニウム膜21の損傷を防止す
ることができる。この結果、配線21は、形状不良を低減
し、或は断線を防止し、或はマイグレーションを低減す
ることができる。
加されたアルミニウム膜21Bを主体とする配線21は、前
記元素が添加されたアルミニウム膜21Bを形成し、この
アルミニウム膜21B上にそれをウエット処理で使用され
る液体から保護する保護膜21Cを形成し、この保護膜21C
上にエッチングマスク（図示していないが、配線21のエ
ッチングマスク）を形成し、このエッチングマスクを用
い、前記保護膜21C及びアルミニウム膜21Bを所定の形状
にエッチングし、この後、前記エッチングマスクを除去
するウエット処理を施すことにより、前記エッチング或
はウエット処理の際に、アルミニウム膜21Bと、そのア
ルミニウムと前記元素とで形成される金属間化合物とで
構成される電池の反応を防止することができるので、こ
の電池反応に起因するアルミニウム膜21の損傷を防止す
ることができる。この結果、配線21は、形状不良を低減
し、或は断線を防止し、或はマイグレーションを低減す
ることができる。
前記第23図に示す配線21を形成する工程の後に、配線
21上を含む基板全面に層間絶縁膜22を形成する。層間絶
縁膜22は、前述のように３層構造で構成されている。
21上を含む基板全面に層間絶縁膜22を形成する。層間絶
縁膜22は、前述のように３層構造で構成されている。
下層の酸化珪素膜22Aは、1000〜2000〔Å〕程度の膜
厚で形成する。
厚で形成する。
中間層の酸化珪素膜22Bは、その表面を平坦化するた
めに形成されている。酸化珪素膜22Bは、数回（２〜５
回）の塗布（合計1000〜2000〔Å〕程度の膜厚で塗布す
る）及びベーク処理（約450〔℃〕）で形成され、ち密
な膜質で形成されている。また、酸化珪素膜22Bは、ベ
ーク処理の温度を順次高め、良質の膜質で形成してもよ
い。
めに形成されている。酸化珪素膜22Bは、数回（２〜５
回）の塗布（合計1000〜2000〔Å〕程度の膜厚で塗布す
る）及びベーク処理（約450〔℃〕）で形成され、ち密
な膜質で形成されている。また、酸化珪素膜22Bは、ベ
ーク処理の温度を順次高め、良質の膜質で形成してもよ
い。
上層の酸化珪素膜22Cは、層間絶縁膜22全体としての
膜の強度を高めるために形成する。酸化珪素膜22Cは、4
000〜7000〔Å〕程度の膜厚で形成する。
膜の強度を高めるために形成する。酸化珪素膜22Cは、4
000〜7000〔Å〕程度の膜厚で形成する。
次に、第24図に示すように、前記層間絶縁膜22に接続
孔22Dを形成する。接続孔22Dは、多層フォトレジスト層
（エッチングマスク）及びRIE等の異方性エッチングを
用いたレジスト後退法によって断面階段状に形成する。
この後に、エッチングによるダメージを回復するため
に、400〔℃〕程度の熱処理を行う。
孔22Dを形成する。接続孔22Dは、多層フォトレジスト層
（エッチングマスク）及びRIE等の異方性エッチングを
用いたレジスト後退法によって断面階段状に形成する。
この後に、エッチングによるダメージを回復するため
に、400〔℃〕程度の熱処理を行う。
次に、前記第２図及び第３図に示すように、接続孔22
Dを通して配線21に接続するように、層間絶縁膜22上を
延在する第２層目の配線形成工程によって形成される配
線23を形成する。配線23は、前述のように、下地膜23A,
アルミニウム膜23Bを順次積層した２層構造で構成され
ている。
Dを通して配線21に接続するように、層間絶縁膜22上を
延在する第２層目の配線形成工程によって形成される配
線23を形成する。配線23は、前述のように、下地膜23A,
アルミニウム膜23Bを順次積層した２層構造で構成され
ている。
前記下層の下地膜23Aは、スパッタで堆積させたMoSi2
で形成し、100〜1000〔Å〕程度の膜厚で形成する。
で形成し、100〜1000〔Å〕程度の膜厚で形成する。
上層のアルミニウム膜23Bは、スパッタで堆積させ、
前記配線21のアルミニウム膜21Bに比べて厚い7000〜120
00〔Å〕程度の膜厚で形成する。アルミニウム膜23B
は、アルミニウム膜21Bと同様に、Cu及びSiが夫々同量
添加されている。
前記配線21のアルミニウム膜21Bに比べて厚い7000〜120
00〔Å〕程度の膜厚で形成する。アルミニウム膜23B
は、アルミニウム膜21Bと同様に、Cu及びSiが夫々同量
添加されている。
このように、マイグレーションを低減する元素（Cu）
が添加された配線21のアルミニウム膜21Bと、層間絶縁
膜22に形成された接続孔22Dを通してアルミニウム膜21B
に接続される配線23のアルミニウム膜23Bとの間に、珪
素の含有量が０より大きく２未満（最適な値としては０
より大きく1.2以下）の保護膜21C（高融点金属シリサイ
ド膜、本実施例ではMoSix）を設けたことにより、前記
配線21のアルミニウム膜21Bの粒子が保護膜21Cを通して
保護膜21Cとアルミニウム膜23Bとの界面に析出しアルミ
ニウム酸化物を形成することを防止することができるの
で、アルミニウム膜21Bとアルミニウム膜23Bとの接触抵
抗値を低減することができる。この結果、配線21と23と
の接続部における歩留りを向上することができる。
が添加された配線21のアルミニウム膜21Bと、層間絶縁
膜22に形成された接続孔22Dを通してアルミニウム膜21B
に接続される配線23のアルミニウム膜23Bとの間に、珪
素の含有量が０より大きく２未満（最適な値としては０
より大きく1.2以下）の保護膜21C（高融点金属シリサイ
ド膜、本実施例ではMoSix）を設けたことにより、前記
配線21のアルミニウム膜21Bの粒子が保護膜21Cを通して
保護膜21Cとアルミニウム膜23Bとの界面に析出しアルミ
ニウム酸化物を形成することを防止することができるの
で、アルミニウム膜21Bとアルミニウム膜23Bとの接触抵
抗値を低減することができる。この結果、配線21と23と
の接続部における歩留りを向上することができる。
また、前記配線21と23との接触抵抗値を低減すること
ができるので、信号伝達速度を速め、DRAMの動作速度の
高速化を図ることができる。
ができるので、信号伝達速度を速め、DRAMの動作速度の
高速化を図ることができる。
前記配線23を形成する工程の後に、配線23を形成する
エッチング（異方性エッチング）によるダメージを回復
するために熱処理を施す。
エッチング（異方性エッチング）によるダメージを回復
するために熱処理を施す。
次に、配線23上を含む基板全面に、図示しないパッシ
ベーション膜を形成する。
ベーション膜を形成する。
これら一連の工程を施すことにより、本実施例のDRAM
は略完成する。
は略完成する。
本発明の実施例は、DRAMに本発明を適用して説明した
が、DRAMに限らずSRAM,EPROM,E2PROM等にも本発明を適
用することができる。
が、DRAMに限らずSRAM,EPROM,E2PROM等にも本発明を適
用することができる。
第25図から第27図は、基板表面に凹部を形成する他の
方法を示している。
方法を示している。
まず、第25図に示すように半導体基板１上に選択的に
メモリセル領域以外の部分にフォトレジスト膜23を形成
する。次に第25図に示すようにこのフォトレジスト膜を
マスクにCF4＋O2雰囲気中でドライエッチングすること
により、半導体基板に凹部を形成する。その後、エッチ
ングマスクとして使用したフォトレジスト膜を除去し部
分的に凹部を有する半導体基板が準備できる。凹部の深
さは、エッチング時間を変えることにより自由に変える
ことができるが、ここでは先の実施例と同様0.6μｍと
した。
メモリセル領域以外の部分にフォトレジスト膜23を形成
する。次に第25図に示すようにこのフォトレジスト膜を
マスクにCF4＋O2雰囲気中でドライエッチングすること
により、半導体基板に凹部を形成する。その後、エッチ
ングマスクとして使用したフォトレジスト膜を除去し部
分的に凹部を有する半導体基板が準備できる。凹部の深
さは、エッチング時間を変えることにより自由に変える
ことができるが、ここでは先の実施例と同様0.6μｍと
した。
第28図から第30図も基板表面に凹部を形成する方法を
示している。この方法は、第25図から第27図で説明した
方法の改良である。第27図に示すようにフォトレジスト
膜23をマスクにドライエッチングで半導体基板１に凹部
を形成し、フォトレジスト膜23を除去した後、第28図に
示すように新たなフォトレジスト膜24を半導体基板１全
面に２μｍ程度の厚さに塗布し、約200℃の熱処理を行
ってフォトレジスト膜24をフローさせる。
示している。この方法は、第25図から第27図で説明した
方法の改良である。第27図に示すようにフォトレジスト
膜23をマスクにドライエッチングで半導体基板１に凹部
を形成し、フォトレジスト膜23を除去した後、第28図に
示すように新たなフォトレジスト膜24を半導体基板１全
面に２μｍ程度の厚さに塗布し、約200℃の熱処理を行
ってフォトレジスト膜24をフローさせる。
このフォトレジスト膜24は、ゴム系材料、ポリイミド
膜、シリコーン樹脂又はポリサルフォン膜などエッチン
グ速度が半導体基板１とほぼ同一であるものであれば良
い。
膜、シリコーン樹脂又はポリサルフォン膜などエッチン
グ速度が半導体基板１とほぼ同一であるものであれば良
い。
次に、エッチングガスとしてCF4とO2の混合ガスを使
用し、フォトレジスト膜24表面をドライエッチングして
いく。半導体基板１の段差部ではフォトレジスト膜の厚
さが他の部分に比べて薄くなっているので、全面をエッ
チングしていくと段差部をゆるやかな斜面にすることが
できる。
用し、フォトレジスト膜24表面をドライエッチングして
いく。半導体基板１の段差部ではフォトレジスト膜の厚
さが他の部分に比べて薄くなっているので、全面をエッ
チングしていくと段差部をゆるやかな斜面にすることが
できる。
その後、熱処理を行い半導体基板１表面に熱酸化珪素
膜を形成し、これをウエットエッチングで除去すること
により、半導体基板１表面のドライエッチングによる結
晶欠陥を除去して、第30図に示すように、表面に段差を
有し、かつその段差部はなめらかな斜面を有する半導体
基板１（p-）を準備できる。
膜を形成し、これをウエットエッチングで除去すること
により、半導体基板１表面のドライエッチングによる結
晶欠陥を除去して、第30図に示すように、表面に段差を
有し、かつその段差部はなめらかな斜面を有する半導体
基板１（p-）を準備できる。
このように段差部をなめらかな斜面とすることによ
り、段差部での配線の断線又はエッチング残りによる配
線のショートを防止できるという効果がある。
り、段差部での配線の断線又はエッチング残りによる配
線のショートを防止できるという効果がある。
本実施例ではフォトレジスト膜24の熱処理温度は200
℃といたが、これに限らない。熱処理温度が高いほどフ
ローし、メモリセル部と周辺回路部がよりゆるやかな傾
斜でつながれる。また熱処理前にフォトレジスト膜24に
紫外線を照射するとフロー化がより促進されるため紫外
線照射は有効である。
℃といたが、これに限らない。熱処理温度が高いほどフ
ローし、メモリセル部と周辺回路部がよりゆるやかな傾
斜でつながれる。また熱処理前にフォトレジスト膜24に
紫外線を照射するとフロー化がより促進されるため紫外
線照射は有効である。
本実施例ではメモリセル領域全体をくぼませる場合を
示したがこの場合に限らずメモリセルの一部をくぼませ
ても効果がある。またくぼませる場合に限らず、あらか
じめ選択エピタキシャル法を用いて周辺回路を形成する
領域をメモリセル領域に比べ高くする方法、または周辺
回路部にダミーパターンを形成して“メモリセル−周辺
回路間標高差”を小さくする方法も効果がある。本実施
例ではメモリ装置の場合について示したがメモリ装置に
限らず大きな領域間でその平均高さに差がある集積回路
装置においても、平均高さが高い領域をあらかじめ堀り
下げておく本方法は微細パターン形成に有効である。
示したがこの場合に限らずメモリセルの一部をくぼませ
ても効果がある。またくぼませる場合に限らず、あらか
じめ選択エピタキシャル法を用いて周辺回路を形成する
領域をメモリセル領域に比べ高くする方法、または周辺
回路部にダミーパターンを形成して“メモリセル−周辺
回路間標高差”を小さくする方法も効果がある。本実施
例ではメモリ装置の場合について示したがメモリ装置に
限らず大きな領域間でその平均高さに差がある集積回路
装置においても、平均高さが高い領域をあらかじめ堀り
下げておく本方法は微細パターン形成に有効である。
平均高さは段差とその粗密に依存する。このため段差
がほぼ等しい場合でも、レジスト表面の高さに差が生じ
るほど粗密の領域がわかれている場合は、密な領域を掘
り下げておくことにより、粗領域，密領域ともに微細パ
ターンを形成することができる。
がほぼ等しい場合でも、レジスト表面の高さに差が生じ
るほど粗密の領域がわかれている場合は、密な領域を掘
り下げておくことにより、粗領域，密領域ともに微細パ
ターンを形成することができる。
なお、露光装置としてはレンズの開口数（NA）が0.4
2、露光波長が365nm、像面歪が約1.1μｍの日立製作所
製縮小投影露光装置RA101VLを用いたが、この装置に限
らず本方法は有効である。
2、露光波長が365nm、像面歪が約1.1μｍの日立製作所
製縮小投影露光装置RA101VLを用いたが、この装置に限
らず本方法は有効である。
またメモリセルもSTCに限らず、“メモリセル−周辺
回路間平均標高差”がある場合には、本方法は有効であ
った。
回路間平均標高差”がある場合には、本方法は有効であ
った。
なお、本実施例ではSiのエッチングにドライエッチン
グ法を用いたが、ヒドラジンのような結晶面方位性を有
するウエットエッチング法を用いることもできる。
グ法を用いたが、ヒドラジンのような結晶面方位性を有
するウエットエッチング法を用いることもできる。
本発明によればメモリセル部と周辺回路部の素子の高
さの差を縮小することができるので両領域とも露光装置
の焦点深度内におさめることができ、高精度で微細なパ
ターンを形成することができる。このため、より微細な
パターンを用いて素子を形成できるのでチップサイズを
小さくできる。このためウエーハ１枚当りのチップ取得
数を上げることが可能となりコストが下がる。また寸法
精度の向上により歩留りも向上する。
さの差を縮小することができるので両領域とも露光装置
の焦点深度内におさめることができ、高精度で微細なパ
ターンを形成することができる。このため、より微細な
パターンを用いて素子を形成できるのでチップサイズを
小さくできる。このためウエーハ１枚当りのチップ取得
数を上げることが可能となりコストが下がる。また寸法
精度の向上により歩留りも向上する。
第１図は、本発明を適用したダイナミックRAMの要部等
価回路図である。 第２図は、本発明を適用したダイナミックRAMのメモリ
セル部レイアウト図である。 第３図は、本発明を適用したダイナミックRAMのメモリ
セル部及び周辺回路部の断面図である。 第４図から第24図は、メモリセル部及び周辺回路部の各
製造工程を示す要部断面図である。 第25図から第27図及び第28図から第30図は、単結晶基板
に凹部を形成する他の実施例である。 図中、Ｍ……メモリセル,Qs……メモリセル選択用のMIS
FET、Qn,Qp……MISFET、Ｃ……情報蓄積用容量素子、WL
……ワード線、DL……相補性データ線、YSL……Ｙセレ
クト信号線、4A……チャネルストッパ領域、4B……ポテ
ンシャルバリア層、７……ゲート電極又はワード線、9,
10,13A,17,18,20……半導体領域、12……層間絶縁膜、1
2A……接続孔、13……第１電極層、14……誘電体膜、14
A……窒化珪素膜、14B……酸化珪素膜、15……第２電極
層、21,23……配線、21A……バリアメタル膜、21B,23B
……アルミニウム膜、21C……保護膜、23A……下地膜で
ある。
価回路図である。 第２図は、本発明を適用したダイナミックRAMのメモリ
セル部レイアウト図である。 第３図は、本発明を適用したダイナミックRAMのメモリ
セル部及び周辺回路部の断面図である。 第４図から第24図は、メモリセル部及び周辺回路部の各
製造工程を示す要部断面図である。 第25図から第27図及び第28図から第30図は、単結晶基板
に凹部を形成する他の実施例である。 図中、Ｍ……メモリセル,Qs……メモリセル選択用のMIS
FET、Qn,Qp……MISFET、Ｃ……情報蓄積用容量素子、WL
……ワード線、DL……相補性データ線、YSL……Ｙセレ
クト信号線、4A……チャネルストッパ領域、4B……ポテ
ンシャルバリア層、７……ゲート電極又はワード線、9,
10,13A,17,18,20……半導体領域、12……層間絶縁膜、1
2A……接続孔、13……第１電極層、14……誘電体膜、14
A……窒化珪素膜、14B……酸化珪素膜、15……第２電極
層、21,23……配線、21A……バリアメタル膜、21B,23B
……アルミニウム膜、21C……保護膜、23A……下地膜で
ある。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 長谷川 昇雄 東京都国分寺市東恋ケ窪１丁目280番地 株式会社日立製作所中央研究所内 (72)発明者 川本 佳史 東京都国分寺市東恋ケ窪１丁目280番地 株式会社日立製作所中央研究所内 (72)発明者 木村 紳一郎 東京都国分寺市東恋ケ窪１丁目280番地 株式会社日立製作所中央研究所内 (72)発明者 加賀 徹 東京都国分寺市東恋ケ窪１丁目280番地 株式会社日立製作所中央研究所内 (72)発明者 久礼 得男 東京都国分寺市東恋ケ窪１丁目280番地 株式会社日立製作所中央研究所内 (56)参考文献 特開 昭62−165329（ＪＰ，Ａ) 特開 昭59−55062（ＪＰ，Ａ)
Claims (2)
- 【請求項１】半導体基板一主面を、第１主面及びその第
１主面に対して相対的に高さの低い第２主面を構成する
ように処理する工程と、 前記第１主面及び前記第２主面上に同一材料から成るMI
SFETのための第１ゲート配線及び第２ゲート配線をそれ
ぞれパターン形成する工程と、 前記第２ゲート配線が形成されている第２主面上にキャ
パシタのための積層膜をパターン形成する工程と、 前記第１ゲート配線が形成されている第１主面及び前記
積層膜が形成されている第２主面を覆い、かつ膜表面の
高さが前記第１主面上よりも前記第２主面上において高
くなるように層間絶縁膜を形成する工程と、 前記第１主面上及び前記第２主面上における前記層間絶
縁膜に、第１導体層及び第２導体層をそれぞれパターン
形成する工程とから成ることを特徴とする半導体集積回
路装置の製造方法。 - 【請求項２】半導体基板主面を、第１主面及びその第１
主面に対して相対的に高さの低い第２主面を構成するよ
うに処理する工程と、 前記第１主面にＮ型ウエルを、前記第２主面にＰ型ウエ
ルをそれぞれ形成する工程と、 前記Ｎ型ウエル主面上にMISFETのための第１ゲート配線
を、前記Ｐ型ウエル主面上にMISFETのための第２ゲート
配線をそれぞれパターン形成する工程と、 前記第２ゲート配線が形成されているＰ型ウエル主面上
にキャパシタのための積層膜をパターン形成する工程
と、 前記第１ゲート配線が形成されているＮ型ウエル主面及
び前記積層膜が形成されているＰ型ウエル主面を覆い、
かつ膜表面の高さが前記Ｎ型ウエル主面上よりも前記Ｐ
型ウエル主面上において高くなるように層間絶縁膜を形
成する工程と、 前記Ｎ型ウエル主面上における前記層間絶縁膜に第１導
体層を、前記Ｐ型ウエル主面上における前記層間絶縁膜
に第２導体層をそれぞれパターン形成する工程とから成
ることを特徴とする半導体集積回路装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63199856A JP2749072B2 (ja) | 1988-08-12 | 1988-08-12 | 半導体集積回路装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63199856A JP2749072B2 (ja) | 1988-08-12 | 1988-08-12 | 半導体集積回路装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0250476A JPH0250476A (ja) | 1990-02-20 |
| JP2749072B2 true JP2749072B2 (ja) | 1998-05-13 |
Family
ID=16414790
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63199856A Expired - Lifetime JP2749072B2 (ja) | 1988-08-12 | 1988-08-12 | 半導体集積回路装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2749072B2 (ja) |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0325973A (ja) * | 1989-06-23 | 1991-02-04 | Matsushita Electron Corp | 半導体装置 |
| JP2523409B2 (ja) * | 1990-05-02 | 1996-08-07 | 三菱電機株式会社 | 半導体記憶装置およびその製造方法 |
| JP2666549B2 (ja) * | 1990-09-27 | 1997-10-22 | 日本電気株式会社 | 半導体記憶装置及びその製造方法 |
| JP2651044B2 (ja) * | 1990-10-29 | 1997-09-10 | 松下電子工業株式会社 | 半導体記憶装置の製造方法 |
| KR100249268B1 (ko) * | 1990-11-30 | 2000-03-15 | 가나이 쓰도무 | 반도체 기억회로장치와 그 제조방법 |
| JPH04271168A (ja) * | 1991-02-27 | 1992-09-28 | Sanyo Electric Co Ltd | 半導体記憶装置およびその製造方法 |
| JPH05304269A (ja) * | 1992-04-24 | 1993-11-16 | Nec Corp | 半導体装置 |
| JP3244037B2 (ja) | 1997-10-31 | 2002-01-07 | 日本電気株式会社 | 半導体装置及びその製造方法 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5955062A (ja) * | 1982-09-24 | 1984-03-29 | Fujitsu Ltd | 半導体装置の製造方法 |
| JPH0754830B2 (ja) * | 1986-01-16 | 1995-06-07 | 株式会社日立製作所 | 半導体集積回路装置及びその製造方法 |
-
1988
- 1988-08-12 JP JP63199856A patent/JP2749072B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0250476A (ja) | 1990-02-20 |
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