JP3244037B2 - 半導体装置及びその製造方法 - Google Patents
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- H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
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Description
【０００１】
【発明の属する技術分野】本発明は半導体記憶装置に関
し、特に詳しくは、不揮発性半導体記憶装置の構造及び
その製造方法に関するものである。
し、特に詳しくは、不揮発性半導体記憶装置の構造及び
その製造方法に関するものである。
【０００２】
【従来の技術】従来、半導体記憶装置に関しては、多く
の構造或いはその製造方法が開示されてきている。中で
も、不揮発性半導体記憶装置は、近年高速化、大容量化
等の問題を含めて、種々の技術が開発されて来ている。
その一例として、例えば、米国特許第５０９５３４４号
公報に記載のサンディスク型フラッシュメモリでは、消
去動作時に２０Ｖの高電圧を使用する事が特徴であると
されている。
の構造或いはその製造方法が開示されてきている。中で
も、不揮発性半導体記憶装置は、近年高速化、大容量化
等の問題を含めて、種々の技術が開発されて来ている。
その一例として、例えば、米国特許第５０９５３４４号
公報に記載のサンディスク型フラッシュメモリでは、消
去動作時に２０Ｖの高電圧を使用する事が特徴であると
されている。
【０００３】また、１９９０年のＩＥＤＭにおけるＲ．
ＳＨＩＲＯＴＡらが発表している、ＮＡＮＤ型フラッシ
ュメモリ“Ａ ２．３μｍ ＭＥＭＯＲＹ ＣＥＬＬ
ＳＴＲＵＣＴＵＲＥ ＦＯＲ １６Ｍｂ ＮＡＮＤ Ｅ
ＥＰＲＯＭｓ”では書き込み動作時に１８Ｖ、消去動作
時に２０Ｖの高電圧を使用する事が記載されている。こ
のようにフラッシュメモリでは、高速にデータの書換
え、書込みを実行させる為に２０程度の高電圧を使用す
る事が効果的である事が一般的な事項として定着してき
ている。
ＳＨＩＲＯＴＡらが発表している、ＮＡＮＤ型フラッシ
ュメモリ“Ａ ２．３μｍ ＭＥＭＯＲＹ ＣＥＬＬ
ＳＴＲＵＣＴＵＲＥ ＦＯＲ １６Ｍｂ ＮＡＮＤ Ｅ
ＥＰＲＯＭｓ”では書き込み動作時に１８Ｖ、消去動作
時に２０Ｖの高電圧を使用する事が記載されている。こ
のようにフラッシュメモリでは、高速にデータの書換
え、書込みを実行させる為に２０程度の高電圧を使用す
る事が効果的である事が一般的な事項として定着してき
ている。
【０００４】然しながら、フラッシュメモリチップ内で
約２０Ｖの電圧を使用する場合、その電圧を選択的にメ
モリセルに印加する回路が必要になる。従って、そのよ
うな回路を駆動・制御する為に使用するトランジスタに
は、少なくとも印加する電圧以上の耐圧が必要とされ
る。そこで、２０Ｖ以上の耐圧を有するトランジスタを
実現するためには、ソース・ドレインの拡散層を深く形
成して接合耐圧を２０Ｖ以上にすると言う提案が示され
ており、このような２０Ｖ以上の接合耐圧を得るには一
般的に、例えば深い拡散層を形成させる事によって得る
ことができる。
約２０Ｖの電圧を使用する場合、その電圧を選択的にメ
モリセルに印加する回路が必要になる。従って、そのよ
うな回路を駆動・制御する為に使用するトランジスタに
は、少なくとも印加する電圧以上の耐圧が必要とされ
る。そこで、２０Ｖ以上の耐圧を有するトランジスタを
実現するためには、ソース・ドレインの拡散層を深く形
成して接合耐圧を２０Ｖ以上にすると言う提案が示され
ており、このような２０Ｖ以上の接合耐圧を得るには一
般的に、例えば深い拡散層を形成させる事によって得る
ことができる。
【０００５】したがって、この様な深い拡散層構造をソ
ース・ドレインとして使用することで目的とする高耐圧
性を持ったトランジスタを実現することができる。一
方、１９８０年のＩＥＤＭにおけるＬ．Ｃ．Ｐａｒｒｉ
ｌｌｏら発表のウエル形成方法“ＴＷＩＮ−ＴＵＢ Ｃ
ＯＭＳ − Ａ ＴＥＣＨＮＯＬＯＧＹ ＦＯＲ ＶＬ
ＳＩ ＣＩＲＣＵＩＴＳ”に代表されるように、Ｐウエ
ル、Ｎウエルの二重ウエル構造や三重ウエル構造を形成
する場合、図４に示すように、基板３０１上にＮウエル
領域３０３とＰウエル領域３０２とを連続して形成しよ
うとする場合には、必ず当該異なるウエル領域間に段差
３０４ができることが一般に知られている。
ース・ドレインとして使用することで目的とする高耐圧
性を持ったトランジスタを実現することができる。一
方、１９８０年のＩＥＤＭにおけるＬ．Ｃ．Ｐａｒｒｉ
ｌｌｏら発表のウエル形成方法“ＴＷＩＮ−ＴＵＢ Ｃ
ＯＭＳ − Ａ ＴＥＣＨＮＯＬＯＧＹ ＦＯＲ ＶＬ
ＳＩ ＣＩＲＣＵＩＴＳ”に代表されるように、Ｐウエ
ル、Ｎウエルの二重ウエル構造や三重ウエル構造を形成
する場合、図４に示すように、基板３０１上にＮウエル
領域３０３とＰウエル領域３０２とを連続して形成しよ
うとする場合には、必ず当該異なるウエル領域間に段差
３０４ができることが一般に知られている。
【０００６】したがって、ウエル領域を持つ半導体基板
４０１を使用して、当該Ｐウエル領域４０２をチャネル
領域に使用し、又Ｎウエル領域４０３と４０４とをソー
ス領域とドレイン領域に使用して、適宜の絶縁膜５０４
を介してゲート電極４０６を配置してトランジスタを構
成した場合、図５に示すように、ソース−ドレイン間の
チャネルに段差４０７が生じてしまう。
４０１を使用して、当該Ｐウエル領域４０２をチャネル
領域に使用し、又Ｎウエル領域４０３と４０４とをソー
ス領域とドレイン領域に使用して、適宜の絶縁膜５０４
を介してゲート電極４０６を配置してトランジスタを構
成した場合、図５に示すように、ソース−ドレイン間の
チャネルに段差４０７が生じてしまう。
【０００７】従って、係る構成のトランジスタに配線を
行うと当該段差部４０７により形成された電極上の段差
の影響で、配線部に突起部が形成され、その部分に電界
が集中して、当該配線部が破断する等の問題が発生し、
その結果配線に対する信頼性が低下すると言う問題が発
生している。また、特願平０８−２２００２８記載のフ
ラッシュメモリに代表されるようなメモリセル領域と周
辺回路領域の段差が大きいフラッシュメモリに、ウエル
をソース・ドレインに用いた高耐圧トランジスタを使用
した場合、ウエルの段差によりさらにメモリセル段差と
周辺回路領域の段差が拡大する事によって、上記した問
題が更に大きくなると言う欠点がある。
行うと当該段差部４０７により形成された電極上の段差
の影響で、配線部に突起部が形成され、その部分に電界
が集中して、当該配線部が破断する等の問題が発生し、
その結果配線に対する信頼性が低下すると言う問題が発
生している。また、特願平０８−２２００２８記載のフ
ラッシュメモリに代表されるようなメモリセル領域と周
辺回路領域の段差が大きいフラッシュメモリに、ウエル
をソース・ドレインに用いた高耐圧トランジスタを使用
した場合、ウエルの段差によりさらにメモリセル段差と
周辺回路領域の段差が拡大する事によって、上記した問
題が更に大きくなると言う欠点がある。
【０００８】
【発明が解決しようとする課題】上記した従来の技術に
於ける第１の問題点は、ソース・ドレインにウエルを使
用した高耐圧トランジスタの場合、チャネル中に段差が
生じ、高耐圧トランジスタの信頼性を低下させる点であ
る。その理由は、チャネル中に段差があるということは
チャネル中に凹凸があることを意味し、その凹凸に電界
が集中しやすいため、トランジスタのゲート酸化膜が劣
化しやすいからである。
於ける第１の問題点は、ソース・ドレインにウエルを使
用した高耐圧トランジスタの場合、チャネル中に段差が
生じ、高耐圧トランジスタの信頼性を低下させる点であ
る。その理由は、チャネル中に段差があるということは
チャネル中に凹凸があることを意味し、その凹凸に電界
が集中しやすいため、トランジスタのゲート酸化膜が劣
化しやすいからである。
【０００９】又、従来技術に於ける第２の問題点は、ウ
エル間に段差があると、背の高いメモリセル領域と低い
周辺回路領域の段差が拡大する点である。その理由は、
メモリセル領域と周辺回路領域の段差が大きくなると、
段差が生じた後の製造工程でのフォトリソグラフィーや
エッチング等の微細加工が困難になるためである。
エル間に段差があると、背の高いメモリセル領域と低い
周辺回路領域の段差が拡大する点である。その理由は、
メモリセル領域と周辺回路領域の段差が大きくなると、
段差が生じた後の製造工程でのフォトリソグラフィーや
エッチング等の微細加工が困難になるためである。
【００１０】更に、半導体装置の製造に際して、メモリ
セル領域とは別に周辺トランジスタ領域を形成するに際
して、従来と同様の不純物拡散方法を使用すると、別に
酸化膜の形成、除去工程が必要となり、又、マーキング
の為に別途の工程が必要になる等、工程数の増大とそれ
による生産効率の低下、生産コストの増大を回避する事
が困難な状態にある。
セル領域とは別に周辺トランジスタ領域を形成するに際
して、従来と同様の不純物拡散方法を使用すると、別に
酸化膜の形成、除去工程が必要となり、又、マーキング
の為に別途の工程が必要になる等、工程数の増大とそれ
による生産効率の低下、生産コストの増大を回避する事
が困難な状態にある。
【００１１】本発明の目的は、上記した従来技術の欠点
を改良し、特には、不揮発性半導体記憶装置の様な高電
圧駆動型の半導体装置の駆動に適した高耐圧型トランジ
スタを提供すると共に、不揮発性半導体記憶装置を含む
高電圧駆動型の半導体装置において、従来より高信頼性
かつ高集積化が可能な半導体装置を提供すると共に、そ
の製造方法を提供することにある。
を改良し、特には、不揮発性半導体記憶装置の様な高電
圧駆動型の半導体装置の駆動に適した高耐圧型トランジ
スタを提供すると共に、不揮発性半導体記憶装置を含む
高電圧駆動型の半導体装置において、従来より高信頼性
かつ高集積化が可能な半導体装置を提供すると共に、そ
の製造方法を提供することにある。
【００１２】
【課題を解決するための手段】本発明は上記した目的を
達成するため、以下に記載されたような技術構成を採用
するものである。即ち、本発明に係る第１の態様として
は、同一基板上に、半導体記憶回路素子群が配置された
メモリセル領域と当該半導体記憶回路素子群を駆動・制
御するトランジスタが配置された周辺トランジスタ領域
とが隣接して形成されており、当該メモリセル領域は、
当該基板に於ける第１の導電性をもつウェル領域に形成
され、かつ当該半導体記憶回路素子群が配置される当該
ウェル領域平面が、該周辺トランジスタ領域を形成する
平面よりも低く構成され、且つ該周辺トランジスタ領域
内に、当該基板における第１の導電性をもつウェル領域
と同一のウェル領域及び該第１の導電性とは異なる第２
の導電性をもつウェル領域の表面上に段差がないこと半
導体装置である。
達成するため、以下に記載されたような技術構成を採用
するものである。即ち、本発明に係る第１の態様として
は、同一基板上に、半導体記憶回路素子群が配置された
メモリセル領域と当該半導体記憶回路素子群を駆動・制
御するトランジスタが配置された周辺トランジスタ領域
とが隣接して形成されており、当該メモリセル領域は、
当該基板に於ける第１の導電性をもつウェル領域に形成
され、かつ当該半導体記憶回路素子群が配置される当該
ウェル領域平面が、該周辺トランジスタ領域を形成する
平面よりも低く構成され、且つ該周辺トランジスタ領域
内に、当該基板における第１の導電性をもつウェル領域
と同一のウェル領域及び該第１の導電性とは異なる第２
の導電性をもつウェル領域の表面上に段差がないこと半
導体装置である。
【００１３】更に、本発明に係る第２の態様としては、
半導体基板の主面にメモリセル領域を構成する凹陥部領
域を形成する第１の工程、当該基板全体に第１の導電型
のウェル領域を形成する為に第１の導電型不純物をイオ
ン注入する第２の工程、当該基板全面にレジストを成膜
する第３の工程、当該レジストを成膜した後、当該凹陥
部をマーキング基準として当該メモリセル領域以外の周
辺トランジスタ領域に於ける第２導電型ウェル領域を形
成する部位にフォトリソグラフィーによりパターニング
を行う第４の工程、第２導電型ウェル領域を形成したい
部位に対して第２導電型不純物をイオン注入する第５の
工程、当該イオン注入された第２導電型不純物を熱拡散
させて、当該第１導電型のウェル領域中に第２導電型ウ
ェル領域を形成する第６の工程、及び当該メモリセル領
域に所定の記憶回路素子群を形成すると共に、当該周辺
トランジスタ領域にも所定のトランジスタを形成する第
７の工程とから構成されている半導体装置の製造方法で
ある。
半導体基板の主面にメモリセル領域を構成する凹陥部領
域を形成する第１の工程、当該基板全体に第１の導電型
のウェル領域を形成する為に第１の導電型不純物をイオ
ン注入する第２の工程、当該基板全面にレジストを成膜
する第３の工程、当該レジストを成膜した後、当該凹陥
部をマーキング基準として当該メモリセル領域以外の周
辺トランジスタ領域に於ける第２導電型ウェル領域を形
成する部位にフォトリソグラフィーによりパターニング
を行う第４の工程、第２導電型ウェル領域を形成したい
部位に対して第２導電型不純物をイオン注入する第５の
工程、当該イオン注入された第２導電型不純物を熱拡散
させて、当該第１導電型のウェル領域中に第２導電型ウ
ェル領域を形成する第６の工程、及び当該メモリセル領
域に所定の記憶回路素子群を形成すると共に、当該周辺
トランジスタ領域にも所定のトランジスタを形成する第
７の工程とから構成されている半導体装置の製造方法で
ある。
【００１４】
【発明の実施の態様】本発明に係る高耐圧型トランジス
タ及び半導体装置は、上記した様な技術構成を採用して
いるので、基本的には、何れの構成においても、Ｐウエ
ル−Ｎウエル間に段差がない。より具体的には、周辺回
路領域のＰウエル−Ｎウエル間に段差が無いこと、ソー
ス・ドレインをウエルで形成した高耐圧トランジスタの
チャネルにも段差が無いこと、更には、メモリセル領域
の半導体基板表面を周辺回路領域の半導体基板表面より
も低く形成し、背の高いメモリセル領域と低い周辺回路
領域の段差を緩和すること等の特徴を有するものであ
る。
タ及び半導体装置は、上記した様な技術構成を採用して
いるので、基本的には、何れの構成においても、Ｐウエ
ル−Ｎウエル間に段差がない。より具体的には、周辺回
路領域のＰウエル−Ｎウエル間に段差が無いこと、ソー
ス・ドレインをウエルで形成した高耐圧トランジスタの
チャネルにも段差が無いこと、更には、メモリセル領域
の半導体基板表面を周辺回路領域の半導体基板表面より
も低く形成し、背の高いメモリセル領域と低い周辺回路
領域の段差を緩和すること等の特徴を有するものであ
る。
【００１５】また、本発明の製造方法に関しては、具体
的には、はじめにメモリセル領域の半導体基板表面を周
辺回路領域の半導体基板表面よりも低く形成し、同時に
フォトリソグラフィーの最初の位置合わせ基準マークも
周辺回路領域の半導体基板表面よりも低く形成するこ
と、半導体基板全面にＰウエルを形成するためのＰ型不
純物をイオン注入すること、最初の位置合わせ基準マー
クを用いてフォトリソグラフィーによりＮウエルのパタ
ーニングを行い、Ｎウエルを形成するためのＮ型不純物
を既に注入されているＰ型不純物よりも多くイオン注入
すること等の構成の有機的な結合によって上記した本発
明の目的を完全に達成する事が可能となるのである。
的には、はじめにメモリセル領域の半導体基板表面を周
辺回路領域の半導体基板表面よりも低く形成し、同時に
フォトリソグラフィーの最初の位置合わせ基準マークも
周辺回路領域の半導体基板表面よりも低く形成するこ
と、半導体基板全面にＰウエルを形成するためのＰ型不
純物をイオン注入すること、最初の位置合わせ基準マー
クを用いてフォトリソグラフィーによりＮウエルのパタ
ーニングを行い、Ｎウエルを形成するためのＮ型不純物
を既に注入されているＰ型不純物よりも多くイオン注入
すること等の構成の有機的な結合によって上記した本発
明の目的を完全に達成する事が可能となるのである。
【００１６】つまり、本発明では、ウエルを形成する
際、既にフォトリソグラフィーの最初の位置合わせ基準
マークは形成されている。また、Ｐウエルを形成するた
めのＰ型不純物のイオン注入をシリコン基板全面に行
い、次に最初の位置合わせ基準マークを用いてフォトリ
ソグラフィーによりＮウエル以外の領域をレジストで被
い、Ｎウエルを形成するためのＮ型不純物のイオン注入
を選択的に行う。
際、既にフォトリソグラフィーの最初の位置合わせ基準
マークは形成されている。また、Ｐウエルを形成するた
めのＰ型不純物のイオン注入をシリコン基板全面に行
い、次に最初の位置合わせ基準マークを用いてフォトリ
ソグラフィーによりＮウエル以外の領域をレジストで被
い、Ｎウエルを形成するためのＮ型不純物のイオン注入
を選択的に行う。
【００１７】このため、ウエル間に段差を作らずＰウエ
ルとＮウエルを形成でき、ソース・ドレインにウエルを
用いた高耐圧トランジスタの場合、チャネル中に段差が
無いため、酸化膜に電界が集中するところが無く、信頼
性が高くなる。また、フォトリソグラフィーの最初の位
置合わせ基準マークの形成と同時にメモリセル領域を周
辺回路領域よりも低く形成する。このため、高さの高い
メモリセル領域を低くし、高さの低い周辺回路領域との
段差を緩和できる。
ルとＮウエルを形成でき、ソース・ドレインにウエルを
用いた高耐圧トランジスタの場合、チャネル中に段差が
無いため、酸化膜に電界が集中するところが無く、信頼
性が高くなる。また、フォトリソグラフィーの最初の位
置合わせ基準マークの形成と同時にメモリセル領域を周
辺回路領域よりも低く形成する。このため、高さの高い
メモリセル領域を低くし、高さの低い周辺回路領域との
段差を緩和できる。
【００１８】
【実施例】以下に、本発明に係る高耐圧型トランジスタ
及び半導体装置の具体例を図面を参照しながら詳細に説
明する。図１は、本発明に係る高耐圧型トランジスタの
一具体例の構成を説明した断面図であり、図中、半導体
装置の基板１０１に形成された第１導電型のウエル領域
１０２をチャネルとして使用し、第２導電型のウエル領
域１０３をソース及びドレインとして使用する様に構成
されており、且つ当該第一導電型のウエル領域１０２の
主面と当該第二導電型のウエル領域１０３の主面とが、
互いに平坦な同一の主面を形成している高耐圧型トラン
ジスタ１００が示されている。
及び半導体装置の具体例を図面を参照しながら詳細に説
明する。図１は、本発明に係る高耐圧型トランジスタの
一具体例の構成を説明した断面図であり、図中、半導体
装置の基板１０１に形成された第１導電型のウエル領域
１０２をチャネルとして使用し、第２導電型のウエル領
域１０３をソース及びドレインとして使用する様に構成
されており、且つ当該第一導電型のウエル領域１０２の
主面と当該第二導電型のウエル領域１０３の主面とが、
互いに平坦な同一の主面を形成している高耐圧型トラン
ジスタ１００が示されている。
【００１９】つまり、本発明に係る当該高耐圧型トラン
ジスタ１００の特徴の一つは、当該第一導電型のウエル
領域１０２の主面と当該第２導電型のウエル領域１０３
の主面との間に段差が存在していない点にあり、係る構
成の結果、当該各ウエル領域上にゲート電極を配置した
際でも、当該ウエル領域自体の主表面が平坦で段差がな
いので、ゲート電極も比較的低く配置する事が出来、そ
の結果、当該ゲート電極上に配置される配線層の屈曲も
小さくなるので、断線の心配がなく、回路の信頼性が向
上する。
ジスタ１００の特徴の一つは、当該第一導電型のウエル
領域１０２の主面と当該第２導電型のウエル領域１０３
の主面との間に段差が存在していない点にあり、係る構
成の結果、当該各ウエル領域上にゲート電極を配置した
際でも、当該ウエル領域自体の主表面が平坦で段差がな
いので、ゲート電極も比較的低く配置する事が出来、そ
の結果、当該ゲート電極上に配置される配線層の屈曲も
小さくなるので、断線の心配がなく、回路の信頼性が向
上する。
【００２０】しかも、トランジスタとしての高さも低く
設定出来るので、高集積化に有利である。本発明に係る
高耐圧型トランジスタ１００を形成するには、例えば、
当該基板１０１に予め第１導電型不純物、例えばＰ型の
不純物であるボロン等をイオン注入して第１導電型のウ
エル領域１０２を形成しておき、その後当該基板の主面
をレジストで被覆してから所定の部位をリソグラフィー
技術を使用して開口し、当該開口部から例えば第２導電
型不純物、例えばＮ型の不純物であるリン（Ｐ）、或い
は砒素（Ａｓ）等をイオン注入して第２導電型のウエル
領域１０３を形成し、当該第１導電型のウエル領域１０
２をチャネルとして使用し、第２導電型のウエル領域１
０３をソース及びドレインとして使用する事により製造
する事が出来る。
設定出来るので、高集積化に有利である。本発明に係る
高耐圧型トランジスタ１００を形成するには、例えば、
当該基板１０１に予め第１導電型不純物、例えばＰ型の
不純物であるボロン等をイオン注入して第１導電型のウ
エル領域１０２を形成しておき、その後当該基板の主面
をレジストで被覆してから所定の部位をリソグラフィー
技術を使用して開口し、当該開口部から例えば第２導電
型不純物、例えばＮ型の不純物であるリン（Ｐ）、或い
は砒素（Ａｓ）等をイオン注入して第２導電型のウエル
領域１０３を形成し、当該第１導電型のウエル領域１０
２をチャネルとして使用し、第２導電型のウエル領域１
０３をソース及びドレインとして使用する事により製造
する事が出来る。
【００２１】本発明に於いては、ソース及びドレインを
形成に際しては、イオン注入技術のみを使用する為、上
記した様に、当該第一導電型のウエル領域１０２の主面
と当該第二導電型のウエル領域１０３の主面とが、互い
に平坦な同一の主面を形成する事が可能となる。又、係
る本発明のトランジスタの製造方法により、当該第一導
電型のウエル領域１０２と当該第二導電型のウエル領域
１０３との境界部分を急峻な、略当該基板の主面に対し
て略直角の角度を以て形成させる事が可能である事か
ら、当該トランジスタのサイズを縮小化する事が出来、
従って高集積化トランジスタの形成に寄与する事が出来
る。
形成に際しては、イオン注入技術のみを使用する為、上
記した様に、当該第一導電型のウエル領域１０２の主面
と当該第二導電型のウエル領域１０３の主面とが、互い
に平坦な同一の主面を形成する事が可能となる。又、係
る本発明のトランジスタの製造方法により、当該第一導
電型のウエル領域１０２と当該第二導電型のウエル領域
１０３との境界部分を急峻な、略当該基板の主面に対し
て略直角の角度を以て形成させる事が可能である事か
ら、当該トランジスタのサイズを縮小化する事が出来、
従って高集積化トランジスタの形成に寄与する事が出来
る。
【００２２】又、本発明に係る高耐圧型トランジスタ１
００に於いては、高電圧により作動する半導体素子群と
同一の基板に形成されている事が望ましい。つまり図１
に示す様に、本発明に係る高耐圧型トランジスタ１００
は、メモリセル領域が形成されているウエル領域１０２
が設けられている半導体基板１０１と同一の基板１０１
に形成されている事が望ましい。
００に於いては、高電圧により作動する半導体素子群と
同一の基板に形成されている事が望ましい。つまり図１
に示す様に、本発明に係る高耐圧型トランジスタ１００
は、メモリセル領域が形成されているウエル領域１０２
が設けられている半導体基板１０１と同一の基板１０１
に形成されている事が望ましい。
【００２３】より具体的には、当該メモリセル領域に形
成された記憶回路機能を発揮する半導体素子群１０９、
１１０、１１１、１１２等は、当該高耐圧型トランジス
タ１００のチャネルを構成する第１導電型ウエル領域１
０２と同一の第１導電型ウエル領域１０２に形成されて
いるものである事が望ましい。又、本発明に係る当該半
導体素子群１０９、１１０、１１１、１１２は、メモリ
セル領域を構成する記憶回路部を構成するものであっ
て、例えば、当該半導体素子群は、不揮発性半導体記憶
回路素子で構成された不揮発性半導体記憶回路部を構成
するものである事が望ましい。
成された記憶回路機能を発揮する半導体素子群１０９、
１１０、１１１、１１２等は、当該高耐圧型トランジス
タ１００のチャネルを構成する第１導電型ウエル領域１
０２と同一の第１導電型ウエル領域１０２に形成されて
いるものである事が望ましい。又、本発明に係る当該半
導体素子群１０９、１１０、１１１、１１２は、メモリ
セル領域を構成する記憶回路部を構成するものであっ
て、例えば、当該半導体素子群は、不揮発性半導体記憶
回路素子で構成された不揮発性半導体記憶回路部を構成
するものである事が望ましい。
【００２４】更に、本発明に係る高耐圧型トランジスタ
１００を使用した半導体装置１に付いて説明するなら
ば、基本的には、当該半導体装置は、１の基板１０１上
に設けられたメモリセル領域２を構成する半導体素子１
０９、１１０、１１１、１１２からなる記憶回路部７が
配置されている基板平面が、同一の基板１０１上に設け
られている当該メモリセル領域２を駆動・制御する他の
半導体素子が配置されている周辺回路領域３、４、５を
構成する平面よりも低くなる様に構成されているもので
ある。
１００を使用した半導体装置１に付いて説明するなら
ば、基本的には、当該半導体装置は、１の基板１０１上
に設けられたメモリセル領域２を構成する半導体素子１
０９、１１０、１１１、１１２からなる記憶回路部７が
配置されている基板平面が、同一の基板１０１上に設け
られている当該メモリセル領域２を駆動・制御する他の
半導体素子が配置されている周辺回路領域３、４、５を
構成する平面よりも低くなる様に構成されているもので
ある。
【００２５】然かも、前記した様に、当該周辺回路領域
３〜５に於ける当該半導体素子が配置される平面は、平
坦に形成されているものである事が望ましい。又、上記
した様に、当該メモリセル領域２を構成する半導体素子
１０９、１１０、１１１、１１２からなる記憶回路部７
は不揮発性半導体で構成された記憶回路部である事が望
ましい。
３〜５に於ける当該半導体素子が配置される平面は、平
坦に形成されているものである事が望ましい。又、上記
した様に、当該メモリセル領域２を構成する半導体素子
１０９、１１０、１１１、１１２からなる記憶回路部７
は不揮発性半導体で構成された記憶回路部である事が望
ましい。
【００２６】従って、本発明に於ける最も望ましい態様
としては、例えば、当該周辺回路領域の特にメモリセル
領域２に隣接する領域３に配置される当該半導体素子
は、当該不揮発性半導体記憶回路部を駆動する為に上記
した構成からなる高耐圧性を備えたトランジスタ１００
である。つまり、本態様に於いては、当該高耐圧性を備
えたトランジスタ１００の該チャネル部を構成する第１
導電型のウエル領域１０２は、当該同一の基板１０１に
於ける該不揮発性半導体素子からなる記憶回路部７が配
置されていウエル領域２の導電型と同一の導電型である
事が好ましい。
としては、例えば、当該周辺回路領域の特にメモリセル
領域２に隣接する領域３に配置される当該半導体素子
は、当該不揮発性半導体記憶回路部を駆動する為に上記
した構成からなる高耐圧性を備えたトランジスタ１００
である。つまり、本態様に於いては、当該高耐圧性を備
えたトランジスタ１００の該チャネル部を構成する第１
導電型のウエル領域１０２は、当該同一の基板１０１に
於ける該不揮発性半導体素子からなる記憶回路部７が配
置されていウエル領域２の導電型と同一の導電型である
事が好ましい。
【００２７】更に、本発明に係る当該半導体装置に於け
る他の特徴としては、当該メモリセル領域を他の周辺ト
ランジスタ領域の平面よりも低くなる様に、適宜の方法
によって凹陥部８を形成するものであり、当該凹陥部８
は、当該周辺回路領域３〜５に配置されるそれぞれの半
導体素子を構成する際のマーキングとして機能するもの
である。
る他の特徴としては、当該メモリセル領域を他の周辺ト
ランジスタ領域の平面よりも低くなる様に、適宜の方法
によって凹陥部８を形成するものであり、当該凹陥部８
は、当該周辺回路領域３〜５に配置されるそれぞれの半
導体素子を構成する際のマーキングとして機能するもの
である。
【００２８】本発明に係る半導体装置の望ましい態様を
纏めると以下のような構成となる。即ち、同一基板上
に、半導体記憶回路素子群が配置されたメモリセル領域
と当該半導体記憶回路素子群を駆動・制御するトランジ
スタが配置された周辺トランジスタ領域とが隣接して形
成されており、当該メモリセル領域は、当該基板に於け
る第１の導電性をもつウエル領域に形成され、かつ当該
半導体記憶回路素子群が配置される当該ウエル領域平面
が、該周辺トランジスタ領域を形成する平面よりも低く
なる様に構成され、且つ当該周辺トランジスタ領域を形
成する平面は、全体的に平坦で段差がなく、当該基板に
於ける第１の導電性をもつウエル領域と同一のウエル領
域若しくは、該第１の導電性とは異なる第２の導電性を
持つウエル領域の何れか若しくはその双方の主面にトラ
ンジスタが形成されている半導体装置である。
纏めると以下のような構成となる。即ち、同一基板上
に、半導体記憶回路素子群が配置されたメモリセル領域
と当該半導体記憶回路素子群を駆動・制御するトランジ
スタが配置された周辺トランジスタ領域とが隣接して形
成されており、当該メモリセル領域は、当該基板に於け
る第１の導電性をもつウエル領域に形成され、かつ当該
半導体記憶回路素子群が配置される当該ウエル領域平面
が、該周辺トランジスタ領域を形成する平面よりも低く
なる様に構成され、且つ当該周辺トランジスタ領域を形
成する平面は、全体的に平坦で段差がなく、当該基板に
於ける第１の導電性をもつウエル領域と同一のウエル領
域若しくは、該第１の導電性とは異なる第２の導電性を
持つウエル領域の何れか若しくはその双方の主面にトラ
ンジスタが形成されている半導体装置である。
【００２９】つまり、本発明に係る半導体装置に於いて
は、メモリセル領域２のシリコン基板表面を周辺回路領
域３に比べ低く、周辺回路領域３のＰウエル領域１０２
とＮウエル領域１０３では、そのＰウエル主面とＮウエ
ル主面間に全く段差が無い。次に、本発明に係る不揮発
性半導体記憶装置１の製造方法の一具体例について、図
２（Ａ）〜図２（Ｆ）を参照して詳細に説明する。
は、メモリセル領域２のシリコン基板表面を周辺回路領
域３に比べ低く、周辺回路領域３のＰウエル領域１０２
とＮウエル領域１０３では、そのＰウエル主面とＮウエ
ル主面間に全く段差が無い。次に、本発明に係る不揮発
性半導体記憶装置１の製造方法の一具体例について、図
２（Ａ）〜図２（Ｆ）を参照して詳細に説明する。
【００３０】まず、図２（Ａ）に示すように、Ｐ型シリ
コン基板２０１上に、例えば４０ｎｍの酸化膜２０２を
熱酸化法により形成し、その上に、例えば１５０ｎｍの
窒化膜をＣＶＤ方により堆積後、フォトリソグラフィー
及び異方性ドライエッチングによりメモリセル領域の窒
化膜のみエッチング除去し、窒化膜２０３を形成する。
コン基板２０１上に、例えば４０ｎｍの酸化膜２０２を
熱酸化法により形成し、その上に、例えば１５０ｎｍの
窒化膜をＣＶＤ方により堆積後、フォトリソグラフィー
及び異方性ドライエッチングによりメモリセル領域の窒
化膜のみエッチング除去し、窒化膜２０３を形成する。
【００３１】次に、図２（Ｂ）に示すように、窒化膜２
０３は耐酸化マスクとして働くので、熱酸化法によりシ
リコン基板表面を酸化するとメモリセル領域のみ酸化さ
れ選択性酸化膜（ＬＯＣＯＳ膜）２０４が形成される。
ただし、次工程以降におけるフォトリソグラフィーの位
置合わせ用の基準マークを形成するために、基準マーク
も同時に酸化する。
０３は耐酸化マスクとして働くので、熱酸化法によりシ
リコン基板表面を酸化するとメモリセル領域のみ酸化さ
れ選択性酸化膜（ＬＯＣＯＳ膜）２０４が形成される。
ただし、次工程以降におけるフォトリソグラフィーの位
置合わせ用の基準マークを形成するために、基準マーク
も同時に酸化する。
【００３２】基準マークはメモリセル領域及び周辺回路
領域以外の領域、通常はスクライブライン上に設置す
る。基準マークを酸化することにより、図２（Ｂ）のメ
モリセル領域と同様にシリコン基板に段差ができ、基準
マークとして使用できる。そのため、少なくともフォト
リソグラフィー実行時にマークを検出できる段差が形成
できるだけの酸化膜厚を形成する。また、この段差は高
いメモリセル領域と低い周辺領域の段差の緩和に役立
つ。
領域以外の領域、通常はスクライブライン上に設置す
る。基準マークを酸化することにより、図２（Ｂ）のメ
モリセル領域と同様にシリコン基板に段差ができ、基準
マークとして使用できる。そのため、少なくともフォト
リソグラフィー実行時にマークを検出できる段差が形成
できるだけの酸化膜厚を形成する。また、この段差は高
いメモリセル領域と低い周辺領域の段差の緩和に役立
つ。
【００３３】つまり、本発明に於いては、当該メモリセ
ル領域２をＬＯＣＯＳ酸化膜を使用し、当該ＬＯＣＯＳ
酸化膜を後の工程（図２（Ｃ））で除去する事によっ
て、必要な凹陥部８を形成するものであるが、当該凹陥
部８をマーキングの基準点として使用するものである。
本具体例では、酸化膜２０４の膜厚を６００ｎｍにし
た。
ル領域２をＬＯＣＯＳ酸化膜を使用し、当該ＬＯＣＯＳ
酸化膜を後の工程（図２（Ｃ））で除去する事によっ
て、必要な凹陥部８を形成するものであるが、当該凹陥
部８をマーキングの基準点として使用するものである。
本具体例では、酸化膜２０４の膜厚を６００ｎｍにし
た。
【００３４】次に、窒化膜２０３、酸化膜２０２及び酸
化膜２０４をエッチング除去し、例えば４０ｎｍの酸化
膜２０５を熱酸化法により形成し、シリコン基板全面に
Ｐウエル形成のためのＰ型不純物、例えばボロンをイオ
ン注入する。この時、メモリセルや周辺トランジスタの
特性に最適なウエルを形成する為、イオン注入は１回で
行っても良いし、エネルギーやドーズ量を変えて数回に
分けてイオン注入を行っても良い。本具体例では、エネ
ルギー５０ＫｅＶ、ドーズ量３×１０12ｃｍ-2で１回の
みのイオン注入を行った。
化膜２０４をエッチング除去し、例えば４０ｎｍの酸化
膜２０５を熱酸化法により形成し、シリコン基板全面に
Ｐウエル形成のためのＰ型不純物、例えばボロンをイオ
ン注入する。この時、メモリセルや周辺トランジスタの
特性に最適なウエルを形成する為、イオン注入は１回で
行っても良いし、エネルギーやドーズ量を変えて数回に
分けてイオン注入を行っても良い。本具体例では、エネ
ルギー５０ＫｅＶ、ドーズ量３×１０12ｃｍ-2で１回の
みのイオン注入を行った。
【００３５】次に、図２（Ｄ）に示す様に、Ｎウエル領
域が開口する様に、フォトリソグラフィーによりパター
ニングしてレジスト２０６を形成し、Ｎウエル形成の為
のＮ型不純物、例えばリンをレジスト２０６をマスクに
してイオン注入をする。この時、周辺トランジスタの特
性に最適なウエルを形成する為に、イオン注入は１回で
行っても良いし、エネルギーやドーズ量を変えて数回に
分けてイオン注入を行っても良い。
域が開口する様に、フォトリソグラフィーによりパター
ニングしてレジスト２０６を形成し、Ｎウエル形成の為
のＮ型不純物、例えばリンをレジスト２０６をマスクに
してイオン注入をする。この時、周辺トランジスタの特
性に最適なウエルを形成する為に、イオン注入は１回で
行っても良いし、エネルギーやドーズ量を変えて数回に
分けてイオン注入を行っても良い。
【００３６】又Ｐウエル形成の為のボロンが既にシリコ
ン基板全面に注入されているので、Ｎウエルを形成する
為のドーズ量は少なくとも注入されているボロンのドー
ズ量より多くしなければならない。本具体例では、エネ
ルギー１００ＫｅＶ、ドーズ量９×１０12ｃｍ-2で１回
のみのイオン注入を行った。
ン基板全面に注入されているので、Ｎウエルを形成する
為のドーズ量は少なくとも注入されているボロンのドー
ズ量より多くしなければならない。本具体例では、エネ
ルギー１００ＫｅＶ、ドーズ量９×１０12ｃｍ-2で１回
のみのイオン注入を行った。
【００３７】次に、図３（Ａ）に示す様に、高温の熱拡
散法により、例えば１２００℃、窒素雰囲気中で前記Ｎ
型不純物とＰ型不純物を俯角拡散し、Ｐウエル２０７及
びＮウエル２０８を形成する。従って、Ｐウエル─Ｎウ
エル間には、全く段差が生じない。この時、ウエルの不
純物の注入に高エネルギーイオン注入等を使用して、数
回に分けてイオン注入を行った場合は、高い温度で深く
拡散せず、イオンが活性化するだけの比較的低い温度で
拡散する。
散法により、例えば１２００℃、窒素雰囲気中で前記Ｎ
型不純物とＰ型不純物を俯角拡散し、Ｐウエル２０７及
びＮウエル２０８を形成する。従って、Ｐウエル─Ｎウ
エル間には、全く段差が生じない。この時、ウエルの不
純物の注入に高エネルギーイオン注入等を使用して、数
回に分けてイオン注入を行った場合は、高い温度で深く
拡散せず、イオンが活性化するだけの比較的低い温度で
拡散する。
【００３８】その後、図３（Ｂ）に示す様に、周辺トラ
ンジスタ及びメモリセルを形成する。即ち、本発明に於
いては、フォトリソグラフィー工程での位置合わせの基
準になる最初のマークをウエル形成工程よりも前に半導
体基板上に形成することを特徴とするものであり、又、
メモリセル領域の半導体基板表面を周辺回路領域の半導
体基板表面よりも低く形成する工程と、同時に同じ工程
でフォトリソグラフィー工程での位置合わせの基準にな
る最初のマークを半導体基板上に形成することを特徴と
する不揮発性半導体記憶装置の製造方法である。
ンジスタ及びメモリセルを形成する。即ち、本発明に於
いては、フォトリソグラフィー工程での位置合わせの基
準になる最初のマークをウエル形成工程よりも前に半導
体基板上に形成することを特徴とするものであり、又、
メモリセル領域の半導体基板表面を周辺回路領域の半導
体基板表面よりも低く形成する工程と、同時に同じ工程
でフォトリソグラフィー工程での位置合わせの基準にな
る最初のマークを半導体基板上に形成することを特徴と
する不揮発性半導体記憶装置の製造方法である。
【００３９】更には、本発明に於いては、フォトリソグ
ラフィー工程での位置合わせの基準になる最初のマーク
をウエル形成工程よりも前に半導体基板上に形成し、同
時に同じ工程でメモリセル領域の半導体基板表面を周辺
回路領域の半導体基板表面よりも低く形成することを特
徴とするものであり、より具体的には、フォトリソグラ
フィー工程での位置合わせの基準になる最初のマークを
半導体基板上に形成後、半導体基板表面全面に第一導電
型の不純物をイオン注入し、最初に形成した位置合わせ
マークを基準にフォトリソグラフィーにより第二導電型
の領域をパターニングし、第二導電型の領域を形成した
い領域に第二導電型の不純物を既にイオン注入された第
一導電型の不純物よりも多くイオン注入し、熱拡散して
第一導電型のウエルと第二導電型のウエルを形成する不
揮発性半導体記憶装置の製造方法である。
ラフィー工程での位置合わせの基準になる最初のマーク
をウエル形成工程よりも前に半導体基板上に形成し、同
時に同じ工程でメモリセル領域の半導体基板表面を周辺
回路領域の半導体基板表面よりも低く形成することを特
徴とするものであり、より具体的には、フォトリソグラ
フィー工程での位置合わせの基準になる最初のマークを
半導体基板上に形成後、半導体基板表面全面に第一導電
型の不純物をイオン注入し、最初に形成した位置合わせ
マークを基準にフォトリソグラフィーにより第二導電型
の領域をパターニングし、第二導電型の領域を形成した
い領域に第二導電型の不純物を既にイオン注入された第
一導電型の不純物よりも多くイオン注入し、熱拡散して
第一導電型のウエルと第二導電型のウエルを形成する不
揮発性半導体記憶装置の製造方法である。
【００４０】上記した本発明に係る半導体装置の製造方
法を要約するならば、半導体基板の主面にメモリセル領
域を構成する凹陥部領域を形成する第１の工程、当該基
板全体に第１の導電型のウエル領域を形成する為に第１
の導電型不純物をイオン注入する第２の工程、当該基板
全面にレジストを成膜する第３の工程、当該レジストを
成膜した後、当該凹陥部をマーキング基準として当該メ
モリセル領域以外の周辺トランジスタ領域に於ける第２
導電型ウエル領域を形成する部位にフォトリソグラフィ
ーによりパターニングを行う第４の工程、第２導電型ウ
エル領域を形成したい部位に対して第２導電型不純物を
イオン注入する第５の工程、当該イオン注入された第２
導電型不純物を熱拡散させて、当該第１導電型のウエル
領域中に第２導電型ウエル領域を形成する第６の工程、
及び当該メモリセル領域に所定の記憶回路素子群を形成
すると共に、当該周辺トランジスタ領域にも所定のトラ
ンジスタを形成する第７の工程とから構成されている半
導体装置の製造方法であり、更には当該半導体装置の製
造方法に於いて、当該メモリセル領域に形成される記憶
回路素子群は、不揮発性半導体素子で構成されている事
が望ましく、又、当該周辺トランジスタ領域に形成され
るトランジスタの少なくとも一部は、当該メモリセル領
域に形成された不揮発性半導体記憶回路部を駆動・制御
する高耐圧性トランジスタである事が好ましい。
法を要約するならば、半導体基板の主面にメモリセル領
域を構成する凹陥部領域を形成する第１の工程、当該基
板全体に第１の導電型のウエル領域を形成する為に第１
の導電型不純物をイオン注入する第２の工程、当該基板
全面にレジストを成膜する第３の工程、当該レジストを
成膜した後、当該凹陥部をマーキング基準として当該メ
モリセル領域以外の周辺トランジスタ領域に於ける第２
導電型ウエル領域を形成する部位にフォトリソグラフィ
ーによりパターニングを行う第４の工程、第２導電型ウ
エル領域を形成したい部位に対して第２導電型不純物を
イオン注入する第５の工程、当該イオン注入された第２
導電型不純物を熱拡散させて、当該第１導電型のウエル
領域中に第２導電型ウエル領域を形成する第６の工程、
及び当該メモリセル領域に所定の記憶回路素子群を形成
すると共に、当該周辺トランジスタ領域にも所定のトラ
ンジスタを形成する第７の工程とから構成されている半
導体装置の製造方法であり、更には当該半導体装置の製
造方法に於いて、当該メモリセル領域に形成される記憶
回路素子群は、不揮発性半導体素子で構成されている事
が望ましく、又、当該周辺トランジスタ領域に形成され
るトランジスタの少なくとも一部は、当該メモリセル領
域に形成された不揮発性半導体記憶回路部を駆動・制御
する高耐圧性トランジスタである事が好ましい。
【００４１】更に、本発明に係る半導体装置の製造方法
に於いては、当該第５の工程に於いて、該第２導電型不
純物のイオン注入に際しての当該第２導電型不純物のド
ーズ量を、該第２の工程に於ける第１の導電型不純物を
イオン注入する際の第１の導電型不純物のドーズ量より
も多くなる様にイオン注入するものである事が望ましく
又、当該イオン注入工程に於いて、不純物をイオンエネ
ルギーを変化させて、複数回に分割してイオン注入を行
う事も望ましい。
に於いては、当該第５の工程に於いて、該第２導電型不
純物のイオン注入に際しての当該第２導電型不純物のド
ーズ量を、該第２の工程に於ける第１の導電型不純物を
イオン注入する際の第１の導電型不純物のドーズ量より
も多くなる様にイオン注入するものである事が望ましく
又、当該イオン注入工程に於いて、不純物をイオンエネ
ルギーを変化させて、複数回に分割してイオン注入を行
う事も望ましい。
【００４２】
【発明の効果】本発明に係る当該高耐圧型トランジスタ
及び半導体装置に於いては、上記した様な構成を採用し
ているので、それによる第１の効果は、高耐圧トランジ
スタの信頼性向上が向上することである。その理由は、
高耐圧トランジスタのソース・ドレインに用いているＮ
ウエルとチャネルのＰウエル間に段差が無いからであ
る。
及び半導体装置に於いては、上記した様な構成を採用し
ているので、それによる第１の効果は、高耐圧トランジ
スタの信頼性向上が向上することである。その理由は、
高耐圧トランジスタのソース・ドレインに用いているＮ
ウエルとチャネルのＰウエル間に段差が無いからであ
る。
【００４３】又、本発明に係る第２の効果は、微細化と
工程削減が同時に行えることである。その理由は、メモ
リセル領域と周辺回路領域の段差低減ができるため、微
細化が可能になり、また、同時にアライメントマークを
形成できるため、両方を同時に形成しない場合に比べて
工程削減が可能になるからである。
工程削減が同時に行えることである。その理由は、メモ
リセル領域と周辺回路領域の段差低減ができるため、微
細化が可能になり、また、同時にアライメントマークを
形成できるため、両方を同時に形成しない場合に比べて
工程削減が可能になるからである。
【００４４】又、本発明の第３の効果は、ウエル形成に
高エネルギ−イオン注入を使用した場合、熱拡散を低減
でき、高耐圧トランジスタの微細化が可能になる。その
理由は、高温での熱拡散を行わないですむからである。
高エネルギ−イオン注入を使用した場合、熱拡散を低減
でき、高耐圧トランジスタの微細化が可能になる。その
理由は、高温での熱拡散を行わないですむからである。
【図１】図１は、本発明に係る高耐圧型トランジスタ及
び半導体装置の一具体例の構成を示す断面図である。
び半導体装置の一具体例の構成を示す断面図である。
【図２】図２は、本発明に係る半導体装置の製造方法の
一具体例を示す製造工程断面図である。
一具体例を示す製造工程断面図である。
【図３】図３は、本発明に係る半導体装置の製造方法の
一具体例を示す製造工程断面図である。
一具体例を示す製造工程断面図である。
【図４】図４は、従来に於けるウエル構造の断面図であ
る。
る。
【図５】図５は、従来のウエル構造を用いた場合の高耐
圧トランジスタの断面図である。
圧トランジスタの断面図である。
１…半導体装置 ２…メモリセル領域 ３…高耐圧トランジスタ領域 ４…Ｎチャネルトランジスタ領域 ５…Ｐチャネルトランジスタ領域 ６…周辺トランジスタ領域 ７…記憶回路部 ８…凹陥部 １００…高耐圧型トランジスタ １０１…Ｐ型シリコン基板 １０２…Ｐウエル １０３…Ｎウエル １０４…素子分離酸化膜 １０５…ゲート酸化膜 １０６…高耐圧トランジスタ用ゲート酸化膜 １０７…ゲート電極 １０８…メモリセル用ゲート酸化膜 １０９…トンネルゲート酸化膜 １１０…フローティングゲート １１１…コントロールゲート １１２…イレーズゲート ２０１…Ｐ型シリコン基板 ２０２…酸化膜 ２０３…窒化膜 ２０４…酸化膜 ２０５…酸化膜 ２０６…レジスト ２０７…Ｐウエル ２０８…Ｎウエル ２０９…素子分離酸化膜 ２１０…ゲート電極 ２１１…ゲート酸化膜 ２１２…高耐圧トランジスタ用ゲート酸化膜 ２１３…メモリセル用ゲート酸化膜 ２１４…フローティングゲート ２１５…コントロールゲート ２１６…イレーズゲート ２１７…トンネルゲート酸化膜 ３０１…Ｐ型シリコン基板 ３０２…Ｐウエル ３０３…Ｎウエル ４０１…Ｐ型シリコン基板 ４０２…Ｐウエル ４０３…Ｎウエル（ソース） ４０４…Ｎウエル（ドレイン） ４０５…ゲート酸化膜 ４０６…ゲート電極
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ Ｈ０１Ｌ 29/792 (56)参考文献 特開 平８−330534（ＪＰ，Ａ) 特開 平７−283324（ＪＰ，Ａ) 特開 平11−3982（ＪＰ，Ａ) 特開 平10−116921（ＪＰ，Ａ) 特開 平９−148583（ＪＰ，Ａ) 特開 平９−55496（ＪＰ，Ａ) 特開 平８−330585（ＪＰ，Ａ) 特開 平８−264788（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/8247 H01L 27/10 481 H01L 27/115 H01L 29/78 H01L 29/788 H01L 29/792
Claims (12)
- 【請求項１】 同一基板上に、半導体記憶回路素子群が
配置されたメモリセル領域と当該半導体記憶回路素子群
を駆動・制御するトランジスタが配置された周辺トラン
ジスタ領域とが隣接して形成されており、当該メモリセ
ル領域は、当該基板に於ける第１の導電性をもつウェル
領域に形成され、かつ当該半導体記憶回路素子群が配置
される当該ウェル領域平面が、該周辺トランジスタ領域
を形成する平面よりも低く構成され、且つ該周辺トラン
ジスタ領域内に、当該基板における第１の導電性をもつ
ウェル領域と同一のウェル領域及び該第１の導電性とは
異なる第２の導電性をもつウェル領域の表面上に段差が
ないことを特徴とする半導体装置。 - 【請求項２】当該メモリセル領域を構成する半導体素子
からなる記憶回路部は不揮発性半導体で構成された記憶
回路部である事を特徴とする請求項１記載の半導体装
置。 - 【請求項３】当該周辺トランジスタ領域に配置される当
該半導体素子は、当該不揮発性半導体記憶回路部を駆動
する為に高耐圧性を備えたトランジスタである事を特徴
とする請求項２記載の半導体装置。 - 【請求項４】当該周辺トランジスタ領域は、当該高耐圧
型トランジスタのチャネルを構成する第１導電型ウェル
領域と同一の第１導電型ウェル領域に形成されているも
のである事を特徴とする請求項１乃至３の何れかに記載
の半導体装置。 - 【請求項５】 当該高耐圧性を備えたトランジスタは、
第１導電型のウェル領域をチャネルとし，第２導電型の
ウエル領域をソ−ス及びドレインとして使用する様に構
成されたものである事を特徴とする請求項１乃至４の何
れかに記載の半導体装置。 - 【請求項６】 当該高耐圧性を備えたトランジスタの該
チャネル部を構成する第１導電型のウェル領域は、当該
同一の基板に於ける該不揮発性半導体素子からなる記憶
回路部が配置されていウェル領域の導電型と同一の導電
型である事を特徴とする請求項５記載の半導体装置。 - 【請求項７】 当該メモリセル領域を構成する凹陥部
は、当該周辺回路領域 に配置されるそれぞれの半導体素
子を構成する際のマーキングとして機能するものである
事を特徴とする請求項１乃至６の何れかに記載の半導体
装置。 - 【請求項８】 半導体基板の主面にメモリセル領域を構
成する凹陥部領域を形成する第１の工程、当該基板全体
に第１の導電型のウェル領域を形成する為に第１の導電
型不純物をイオン注入する第２の工程、当該基板全面に
レジストを成膜する第３の工程、当該レジストを成膜し
た後、当該凹陥部をマーキング基準として当該メモリセ
ル領域以外の周辺トランジスタ領域に於ける第２導電型
ウェル領域を形成する部位にフォトリソグラフィーによ
りパターニングを行う第４の工程、第２導電型ウェル領
域を形成したい部位に対して第２導電型不純物をイオン
注入する第５の工程、当該イオン注入された第２導電型
不純物を熱拡散させて、当該第１導電型のウェル領域中
に第２導電型ウェル領域を形成する第６の工程、及び当
該メモリセル領域に所定の記憶回路素子群を形成すると
共に、当該周辺トランジスタ領域にも所定のトランジス
タを形成する第７の工程とから構成されている事を特徴
とする半導体装置の製造方法。 - 【請求項９】 当該メモリセル領域に形成される記憶回
路素子群は、不揮発性半導体素子で構成されている事を
特徴とする請求項８記載の半導体装置の製造方法。 - 【請求項１０】 当該周辺トランジスタ領域に形成され
るトランジスタの少なくとも一部は、当該メモリセル領
域に形成された不揮発性半導体記憶回路部を駆動・制御
する高耐圧性トランジスタである事を特徴とする請求項
８又は９に記載の半導体装置の製造方法。 - 【請求項１１】 当該第５の工程に於いて、該第２導電
型不純物のイオン注入に際しての当該第２導電型不純物
のドーズ量を、該第２の工程に於ける第１の導電型不純
物をイオン注入する際の第１の導電型不純物のドーズ量
よりも多くする様にしてイオン注入するものである事を
特徴とする請求項８記載の半導体装置の製造方法。 - 【請求項１２】 当該イオン注入工程に於いて、導電性
不純物のドーズ量又は当該不純物の注入エネルギーを変
化させて、複数回に分割してイオン注入を行う事を特徴
とする請求項８記載の半導体装置の製造方法。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30025097A JP3244037B2 (ja) | 1997-10-31 | 1997-10-31 | 半導体装置及びその製造方法 |
| CN98120669A CN1216866A (zh) | 1997-10-31 | 1998-10-21 | 在阱区间无台阶的半导体器件 |
| US09/179,392 US6201274B1 (en) | 1997-10-31 | 1998-10-27 | Semiconductor device with no step between well regions |
| KR1019980046341A KR19990037534A (ko) | 1997-10-31 | 1998-10-30 | 웰 영역사이에 층계를 가지지 않는 반도체 장치 |
| US09/758,313 US20010001076A1 (en) | 1997-10-31 | 2001-01-12 | Semiconductor device with no step between well regions |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30025097A JP3244037B2 (ja) | 1997-10-31 | 1997-10-31 | 半導体装置及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11135760A JPH11135760A (ja) | 1999-05-21 |
| JP3244037B2 true JP3244037B2 (ja) | 2002-01-07 |
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Family Applications (1)
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|---|---|---|---|
| JP30025097A Expired - Fee Related JP3244037B2 (ja) | 1997-10-31 | 1997-10-31 | 半導体装置及びその製造方法 |
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| DE102004001713B4 (de) * | 2004-01-13 | 2005-12-01 | X-Fab Semiconductor Foundries Ag | Herstellung von EPROM-Zellen in BiCMOS-Technologie |
| JP2007165767A (ja) * | 2005-12-16 | 2007-06-28 | Seiko Epson Corp | 半導体装置の製造方法及び半導体装置 |
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| WO2017123658A1 (en) * | 2016-01-12 | 2017-07-20 | Sxaymiq Technologies Llc | Light emitting diode display |
| US10474027B2 (en) * | 2017-11-13 | 2019-11-12 | Macronix International Co., Ltd. | Method for forming an aligned mask |
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|---|---|---|---|---|
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| US5095344A (en) | 1988-06-08 | 1992-03-10 | Eliyahou Harari | Highly compact eprom and flash eeprom devices |
| JP2749072B2 (ja) | 1988-08-12 | 1998-05-13 | 株式会社日立製作所 | 半導体集積回路装置の製造方法 |
| JPH03246967A (ja) | 1990-02-26 | 1991-11-05 | Sony Corp | 半導体装置 |
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- 1997-10-31 JP JP30025097A patent/JP3244037B2/ja not_active Expired - Fee Related
-
1998
- 1998-10-21 CN CN98120669A patent/CN1216866A/zh active Pending
- 1998-10-27 US US09/179,392 patent/US6201274B1/en not_active Expired - Fee Related
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- 2001-01-12 US US09/758,313 patent/US20010001076A1/en not_active Abandoned
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| Publication number | Publication date |
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