JP2002299475A

JP2002299475A - 半導体装置及びその製造方法

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Publication number: JP2002299475A
Application number: JP2001101541A
Authority: JP
Inventors: Akira Shimizu; 暁清水; Norihisa Arai; 範久新井; Yuji Takeuchi; 祐司竹内
Original assignee: Toshiba Corp; Toshiba Microelectronics Corp
Current assignee: Toshiba Corp; Toshiba Electronic Device Solutions Corp
Priority date: 2001-03-30
Filing date: 2001-03-30
Publication date: 2002-10-11

Abstract

(57)【要約】【課題】トランジスタの微細化及び高速動作が可能
で、且つ高耐圧な半導体装置を提供する。【解決手段】半導体基板上部に所定の間隔をおいて配
置された第１導電型のソース／ドレイン領域と、ソース
／ドレイン領域の間に配置された第２導電型のチャネル
領域と、チャネル領域の上にゲート絶縁膜を介して配置
されたゲート電極と、ソース領域及びドレイン領域にそ
れぞれ接続された、第１導電型不純物が添加された多結
晶シリコンからなるコンタクトプラグと、ソース／ドレ
イン領域内のコンタクトプラグが接続される部分にそれ
ぞれ配置された第１導電型の高濃度領域とを少なくとも
有する。チャネル領域の第２導電型不純物濃度が、ソー
ス領域及びドレイン領域内のコンタクトプラグが接続さ
れる部分の第２導電型不純物濃度よりも高い。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、ゲート先造り技術
を用いた半導体装置及びその製造方法に関わり、特に、
不揮発性メモリ装置などのゲート絶縁膜厚の異なるＭＯ
Ｓ型トランジスタが同一基板上に複数存在する半導体装
置及びその製造方法に関する。

【０００２】

【従来の技術】ＭＯＳ型半導体装置における高密度化／
低価格化を実現する技術として、ゲート先造り技術があ
る（例えば、T.Ukeda,et.al.,SSDM1996,pp260-262参
照）。このゲート先造り技術は、トランジスタ形成予定
領域にゲート酸化膜及びゲート電極膜を形成し、このゲ
ート電極膜をマスクとして自己整合的に素子分離領域を
形成するものである。素子分離領域は自己整合的に形成
されるため、素子分離領域の占有面積を最小限に抑え、
トランジスタを高密度に配置することができる。

【０００３】しかし、素子分離領域の微細化が進む一方
で、トランジスタ自体の微細化を進める上で不可欠とな
るチャネル長の短縮には困難を伴った。即ち、トランジ
スタの微細化にはチャネル長の短縮が必要となることは
周知の事実であり、このチャネル長短縮には、トランジ
スタのチャネル濃度のプロファイル制御が不可欠であ
る。ところが、トランジスタのチャネル制御の為の不純
物を導入した後に、素子分離絶縁膜を形成するための高
温熱処理工程を行う。この高温熱処理により、所望の急
峻なプロファイルを形成していたチャネル不純物が半導
体基板中に深く広がってしまう。

【０００４】また、半導体基板の深さ方向へのチャネル
不純物の広がりは、基板バックバイアス効果を増大させ
ることが知られている。基板バックバイアス効果の増大
は、トランジスタのしきい値電圧（Ｖ_ｔｈ）の上昇を招
き、回路の高速動作の障害となる。特に、近年、市場要
求の高まりが著しい電気的に書き込み／消去可能な不揮
発性メモリ装置への適用に際し、基板バックバイアス効
果の増大は、装置の高速動作の障害となるほかに、昇圧
電源回路を肥大化させることになり、ひいてはチップサ
イズを肥大化させてしまう。

【０００５】上記のＭＯＳ型半導体装置におけるゲート
先造り技術におけるこれらの問題点を解決するための技
術が、本願出願人と同一出願人による先行未公開出願に
より開示されている。これを関連技術として図１５乃至
図１７を参照して示す。

【０００６】（イ）まず、図１５（ａ）に示すように、
ｐ型のシリコン基板（Ｐ−Ｓｕｂ．）３０１の上に、熱
処理によりゲート酸化膜３０３を成膜する。周知のＬＰ
−ＣＶＤ法（低圧−化学的気相成長法）によりｎ型の第
１の多結晶シリコン膜３０４を堆積する。次に、ＴＥＯ
Ｓ膜を堆積し、その上に素子分離形成予定領域に開口を
有するレジストを形成する（ＴＥＯＳ膜及びレジストは
図示せず）。レジストをマスクとして、ＴＥＯＳ膜及び
第１の多結晶シリコン膜３０４を選択的に除去する。Ｔ
ＥＯＳ膜をマスクとして、ゲート酸化膜３０３及びシリ
コン基板３０１を選択的に除去して、トレンチ（ＳＴ
Ｉ）を形成する。周知のプラズマＣＶＤ法によりシリコ
ン酸化膜を堆積する。高温デンシファイ工程によりＣＶ
Ｄ膜を焼き固め、周知の平坦化処理を施す。

【０００７】（ロ）次に、図１５（ｂ）に示すように、
周知のイオン注入技術を用いて、第１の多結晶シリコン
膜３０４及びゲート酸化膜３０３を貫通してシリコン基
板の上部に、ボロン（Ｂ）イオンを注入する。注入され
たボロン原子３０７は、半導体基板の表面付近に、所望
の急峻な濃度プロファイルを形成するチャネル不純物で
ある。なお、図１５（ｂ）にはｎ型トランジスタのみ
を示したため、イオン注入の際にマスクを使用していな
いが、同一基板上にｐ型トランジスタが形成される場合
には、当該ｐ型トランジスタに対して所定のイオン注入
用マスクを形成する。

【０００８】（ハ）次に、図１６（ａ）に示すように、
周知のＬＰ−ＣＶＤ法によりｎ型の第２の多結晶シリコ
ン膜３０８を堆積する。ゲート電極と同一形状のレジス
ト膜３０９を形成する。次に、図１６（ｂ）に示すよう
に、レジスト膜３０９をマスクとして２つの多結晶シリ
コン膜（３０８、３０４）を選択的に除去してゲート電
極を形成する。周知のサイドウォール型トランジスタの
製法を用いて、ＬＤＤ構造のソース／ドレイン領域３１
０及び側壁絶縁膜３１３を形成する。層間絶縁膜３１１
を堆積する。

【０００９】（ニ）最後に、図１７に示すように、ＲＩ
Ｅ法を用いて、コンタクトプラグ３１２がソース／ドレ
イン領域３１０に接続される部分が表出するコンタクト
ホールを形成する。コンタクトホール内に、高濃度のリ
ン（Ｐ）がドープされた多結晶シリコン膜を埋め込み、
コンタクトプラグ３１２を形成する。そして、熱処理を
施し、コンタクトプラグ３１２内のリンをソース／ドレ
イン領域３１０に拡散させて、コンタクトプラグ３１２
がソース／ドレイン領域３１０に接続される部分にｎ型
不純物の高濃度領域３１４を形成する。

【００１０】

【発明が解決しようとする課題】上記の製造方法によれ
ば、素子分離絶縁膜を形成するための高温熱処理工程
（高温デンシファイ工程）などを実施した後に、トラン
ジスタのチャネル制御の為の不純物を導入するため、所
望の急峻な濃度プロファイルを維持することができる。
濃度プロファイルは、基板表面から浅い位置（約０．２
μｍ）でピークを迎え、その後、半導体基板の不純物濃
度まで急激に減少する。

【００１１】ところが、上記の製造方法では、この急峻
なチャネル濃度プロファイルは、ゲート電極下のチャネ
ル領域の他に、ソース／ドレイン領域３１０にも形成さ
れてしまう。ソース／ドレイン領域３１０内の高濃度領
域３１４はコンタクトプラグ３１２からの不純物拡散に
より形成されるため、基板表面から比較的浅い部分に形
成される。このため、通常のイオン注入で形成された拡
散層に比してｐｎ接合の濃度勾配が厳しく、且つ拡散層
の曲率が小さくなる。従って、高濃度領域（ｎ型）３１
４とチャネル制御の不純物プロファイル（ｐ型）との間
で、急峻なｐｎ接合が形成されることになり、トランジ
スタの耐圧劣化の原因となってしまう。

【００１２】特に、電気的に書き込み／消去可能な不揮
発性メモリ装置において、電気的にメモリセルトランジ
スタにデータを書き込み／消去する際に必要となる２０
Ｖ程度の高電圧を扱う高耐圧なトランジスタが必要であ
る。具体的には、外部電源電圧（５Ｖ）から書き込み／
消去動作に必要な高圧電源（２０Ｖ）を造る為の昇圧回
路は、通常３０Ｖ程度の耐圧を有するトランジスタから
構成される。これらの高耐圧トランジスタにおける耐圧
劣化の影響は深刻である。

【００１３】本発明はこのような従来技術の問題点を解
決するために成されたものであり、その目的は、トラン
ジスタの微細化及び高速動作が可能で、且つ高耐圧な半
導体装置及びその製造方法を提供することである。

【００１４】

【課題を解決するための手段】上記目的を達成するた
め、本発明の第１の特徴は、半導体基板の上部に所定の
間隔をおいて配置された第１導電型のソース領域及びド
レイン領域と、ソース領域とドレイン領域の間に配置さ
れた第２導電型のチャネル領域と、チャネル領域の上に
ゲート絶縁膜を介して配置されたゲート電極と、ソース
領域及びドレイン領域にそれぞれ接続された、第１導電
型不純物が添加された多結晶シリコンからなるコンタク
トプラグと、ソース領域及びドレイン領域内のコンタク
トプラグが接続される部分にそれぞれ配置された第１導
電型の高濃度領域とを少なくとも有する半導体装置であ
り、チャネル領域の第２導電型不純物濃度が、ソース領
域及びドレイン領域内のコンタクトプラグが接続される
部分の第２導電型不純物濃度よりも高いことである。

【００１５】本発明の第１の特徴において、チャネル領
域には、半導体基板の表面近傍において最大値を持つ急
峻な第２導電型不純物濃度のプロファイルが形成されて
いることが望ましい。急峻なプロファイルは、ゲート電
極下のチャネル領域に形成されるが、ソース／ドレイン
領域内のコンタクトプラグが接続される部分には形成さ
れていない。従って、ソース／ドレイン領域内の第１導
電型の高濃度領域とチャネル制御の第２導電型不純物濃
度のプロファイルとの間で、急峻なｐｎ接合が形成され
ることがなく、トランジスタの耐圧が向上する。

【００１６】なお、第１導電型および第２導電型は互い
に逆の導電型を示し、第１導電型がｎ型の場合、第２導
電型はｐ型であり、第１導電型がｐ型の場合、第２導電
型はｎ型である。

【００１７】本発明の第２の特徴は、（イ）半導体基板
上にＭＯＳ型トランジスタのゲート絶縁膜を形成する工
程と、（ロ）ゲート絶縁膜上にゲート電極の一部を構成
する導電膜を形成する工程と、（ハ）ＭＯＳ型トランジ
スタのソース領域及びドレイン領域と、コンタクトプラ
グとが接続される領域を少なくとも含む領域に、イオン
注入用のマスクを形成する工程と、（ニ）このマスクを
用いて、ＭＯＳ型トランジスタのチャネルが形成される
チャネル領域を少なくとも含む領域に、第２導電型不純
物イオンを選択的に注入する工程と、（ホ）チャネル領
域の上にゲート電極を形成する工程と、（へ）半導体基
板中に第１導電型不純物を拡散して、ソース領域及びド
レイン領域を形成する工程と、（ト）ソース領域及びド
レイン領域に、第１導電型不純物が添加された多結晶シ
リコンからなるコンタクトプラグを接続する工程と、
（チ）コンタクトプラグ内に添加された第１導電型不純
物を半導体基板へ拡散させて、コンタクトプラグが接続
される高濃度領域を形成する工程とを少なくとも具備す
る半導体装置の製造方法であることである。

【００１８】本発明の第３の特徴は、半導体基板上に、
膜厚の異なるゲート絶縁膜を有するＭＯＳ型トランジス
タが複数存在する半導体装置の製造方法であって、
（イ）半導体基板上にＭＯＳ型トランジスタの第１ゲー
ト絶縁膜を形成する工程と、（ロ）第１ゲート絶縁膜よ
りも膜厚が薄い第２ゲート絶縁膜を形成する工程と、
（ハ）第１ゲート絶縁膜及び第２ゲート絶縁膜の上にＭ
ＯＳ型トランジスタのゲート電極の一部を構成する導電
膜を形成する工程と、（ニ）第１ゲート絶縁膜を有する
ＭＯＳ型トランジスタと、第２ゲート絶縁膜を有するＭ
ＯＳ型トランジスタとを絶縁分離するための素子分離領
域を形成する工程と、（ホ）第１ゲート絶縁膜を有する
ＭＯＳ型トランジスタのソース領域及びドレイン領域
と、コンタクトプラグとが接続される領域を少なくとも
含む領域に、イオン注入用のマスクを形成する工程と、
（ヘ）マスクを介して、第１ゲート絶縁膜を有するＭＯ
Ｓ型トランジスタのチャネルが形成されるチャネル領域
を少なくとも含む領域に、不純物イオンを選択的に注入
する工程と、（ト）ＭＯＳ型トランジスタのゲート電極
を形成する工程と、（チ）半導体基板中に不純物を拡散
して、ソース領域及びドレイン領域を形成する工程と、
（リ）ソース領域及びドレイン領域に、不純物が添加さ
れた多結晶シリコンからなるコンタクトプラグを接続す
る工程と、（ヌ）コンタクトプラグ内に添加された不純
物を半導体基板へ拡散させて、コンタクトプラグが接続
される高濃度領域を形成する工程とを少なくとも具備す
る半導体装置の製造方法であることである。

【００１９】

【発明の実施の形態】以下図面を参照して、本発明の実
施の形態を説明する。図面の記載において同一あるいは
類似部分には同一あるいは類似な符号を付している。た
だし、図面は模式的なものであり、層の厚みと幅との関
係、各層の厚みの比率などは現実のものとは異なること
に留意すべきである。また、図面の相互間においても互
いの寸法の関係や比率が異なる部分が含まれていること
はもちろんである。なお、本発明の実施の形態において
は、第１導電型はｎ型、第２導電型はｐ型をそれぞれ示
す。

【００２０】（第１の実施の形態）図１（ａ）は、本発
明の第１の実施の形態に係る半導体装置の構成を示す断
面図である。図１（ａ）に示すように、第１の実施の形
態に係る半導体装置は、半導体基板（Ｓｉ基板）２０１
の上部に所定の間隔をおいて配置されたｎ型のソース／
ドレイン領域２１０と、ソース／ドレイン領域２１０の
間に配置されたｐ型のチャネル領域２１５と、チャネル
領域２１５の上にゲート酸化膜２０３を介して配置され
たゲート電極（２０４、２０８）と、ソース／ドレイン
領域２１０にそれぞれ接続された、ｎ型不純物が添加さ
れた多結晶シリコンからなるコンタクトプラグ２１２
と、ソース／ドレイン領域２１０内のコンタクトプラグ
２１２が接続される部分に配置されたｎ型の高濃度領域
２１４とを有するＭＯＳ型トランジスタである。チャネ
ル領域２１５のｐ型不純物濃度は、ソース／ドレイン領
域２１０内のコンタクトプラグ２１４が接続される部分
のｐ型不純物濃度よりも高い。

【００２１】チャネル領域２１５を少なくとも含む領域
には、ｎ型不純物（ボロン）が局所的に添加されたイオ
ン注入領域２０７が形成されている。イオン注入領域２
０７は、ＭＯＳ型トランジスタのチャネル形成を制御す
るために形成されるものであり、Ｓｉ基板２０１の表面
近傍において局所的に高濃度のボロン（Ｂ）が添加され
た領域である。

【００２２】Ｓｉ基板（Ｐ−Ｓｕｂ.）２０１は、ｐ型
不純物が添加された単結晶シリコンからなる。Ｓｉ基板
２０１の上部に配置されたソース／ドレイン領域２１０
は、ＬＤＤ（Lightly Doped Dorain）構造を有し、ゲー
ト電極（２０４、２０８）の両脇には側壁（サイドウォ
ール）２１３が形成されている。ＭＯＳ型トランジスタ
が形成された素子形成領域の周囲には素子分離領域が形
成され、素子分離領域におけるＳｉ基板２０１には素子
分離絶縁膜（ＳＴＩ）２０５が埋め込まれている。ゲー
ト電極（２０４、２０８）は、第１ポリシリコン膜２０
４及び第２ポリシリコン膜２０８からなる積層構造を有
する。また、ＭＯＳ型トランジスタ全体の上には層間絶
縁膜２１１が形成され、トランジスタ上部に形成予定の
配線層から絶縁分離される。

【００２３】図１（ｂ）は、図１（ａ）に示したＭＯＳ
型トランジスタを層間絶縁膜２１１側から見た平面図で
ある。なお、基板構造を示すため、図１（ａ）における
層間絶縁膜２１１及びコンタクトプラグ２１４の図示を
省略した。図１（ｂ）に示すように、ＭＯＳ型トランジ
スタが形成された素子形成領域２００は、素子分離領域
２０５により囲まれ、他の半導体素子から絶縁分離され
ている。ゲート電極（２０４、２０８）は、素子形成領
域２００を２つに分けるように素子形成領域２００を縦
断して配置され、ゲート電極（２０４、２０８）で２分
割された各領域にソース／ドレイン領域２１０がそれぞ
れ配置されている。なお、チャネル領域２１５は、素子
形成領域２００とゲート電極（２０４、２０８）が重な
った領域に配置される。

【００２４】そして、ソース／ドレイン領域２１０の中
央付近には、コンタクトプラグ２１２が接続されるｎ型
の高濃度領域２１４が配置されている。チャネル領域２
１５を少なくとも含む領域にイオン注入領域２０７が配
置されている。ここでは、イオン注入領域２０７は、チ
ャネル領域２１５及びその両側のソース／ドレイン領域
２１０の一部に形成されいてる。なお、絶縁物により素
子分離を行う場合、素子分離領域２０５との境界付近の
チャネル領域２１５には、イオン注入領域２０７を形成
しないことが望ましい。なぜなら、素子分離領域との当
該境界付近では、リン濃度が他の領域よりも高くなって
おり、またシリコンの端での電界が増加するため、耐圧
が劣化するからである。

【００２５】次に、図１（ａ）及び図１（ｂ）に示した
ＭＯＳ型トランジスタの製造方法について図２及び図３
の各分図を用いて説明する。

【００２６】（イ）まず、図２（ａ）に示すように、Ｓ
ｉ基板２０１に熱酸化処理を施してｐ型のＳｉ基板２０
１の上に膜厚が１０ｎｍのゲート酸化膜２０３を形成す
る。熱酸化処理は、８００℃のドライ雰囲気において行
えばよい。周知のＬＰ−ＣＶＤ法（低圧−化学的気相成
長法）を用いて、膜厚が５０ｎｍの多結晶シリコン膜
（第１ポリシリコン膜）２０４を堆積する。第１ポリシ
リコン膜２０４を堆積する際、雰囲気中にリン（Ｐ）を
含ませて、第１ポリシリコン膜２０４にｎ型不純物をド
ーピングする。

【００２７】（ロ）次に、第１ポリシリコン膜２０４の
上に膜厚が１００ｎｍのＴＥＯＳ膜を堆積する。所定の
リソグラフィ技術を用いて、素子分離形成領域２００に
開口を有するレジストを形成する。なお、ＴＥＯＳ膜及
びレジストは図示を省略する。レジストをマスクとして
ＲＩＥ（反応性イオンエッチング）を行い、ＴＥＯＳ膜
及び第１ポリシリコン膜２０４を選択的に除去する。そ
して、ＴＥＯＳ膜をマスクとしてＲＩＥを行い、ゲート
酸化膜２０３及びＳｉ基板２０１を選択的に除去して、
素子分離領域に深さ０．４μｍのトレンチを形成する。

【００２８】そして、周知のプラズマＣＶＤ法により素
子分離絶縁膜として膜厚１．５μｍのシリコン酸化膜２
０５を堆積する。シリコン酸化膜２０５を１０５０℃、
６０秒の高温デンシファイ工程により焼き固め、周知の
ＣＭＰ（化学的機械的研磨）などの平坦化処理を施す。
この平坦化処理により、トレンチ内に選択的にシリコン
酸化膜（ＳＴＩ）２０５が埋め込まれる。なお、高温デ
ンシファイ工程は、ＣＶＤ法により形成されたシリコン
酸化膜（ＣＶＤ膜）２０５を素子分離向けの絶縁膜とし
て十分機能させることを目的とした、ＣＶＤ膜２０５の
緻密性を向上させるために行う熱処理工程である。ま
た、ＳＴＩ２０５が形成された領域を除いた領域に堆積
されたＴＥＯＳ膜は平坦化処理により同時に除去され
る。以上の工程が終了した状態を図２（ｂ）に示す。

【００２９】（ハ）次に、図２（ｃ）に示すように、Ｍ
ＯＳ型トランジスタのソース／ドレイン領域２１０にコ
ンタクトプラグ２１２がそれぞれ接続される領域、及び
ＳＴＩ２０５が形成された領域に、イオン注入用のマス
ク（レジスト）２０６を形成する。マスクの開口２０６
ａには、ＭＯＳ型トランジスタのチャネルが形成される
チャネル領域２１５が少なくとも表出している。

【００３０】そして、レジスト２０６を用いて、チャネ
ル領域２１５を少なくとも含む領域に、導電膜（第１ポ
リシリコン膜）２０４及びゲート酸化膜２０３を貫通し
てＳｉ基板２０１中にｐ型不純物イオンを選択的に注入
する。ここでは、ｐ型不純物イオンとしてボロン（Ｂ）
イオンを用いる。そして、このときのイオン注入条件
は、例えば、イオンの加速エネルギーが１００ｋｅＶ程
度、ドーズ量が５×１０ ^１２ｃｍ^−２程度であることが
望ましい。ボロンイオン２０７は、主にＳｉ基板２０１
の表面近傍の浅い位置に注入される。Ｓｉ基板２０１の
深さ方向のボロン濃度プロファイルは、図４に示すよう
に、Ｓｉ基板２０１の表面から約０．２μｍの深さにお
いて濃度の急峻なピークを迎え、その後、Ｓｉ基板２０
１のｐ型不純物濃度まで急激に減少する。ボロン濃度プ
ロファイルについては詳細に後述する。

【００３１】そして、必要に応じて注入されたボロン原
子２０７を活性化するための熱処理を施す。活性化した
ボロン原子は、ＭＯＳ型トランジスタのチャネルが形成
されるしきい値電圧などを制御する為のイオン注入領域
２０７を形成する。なお、第１の実施の形態では、ｎ型
トランジスタのみを示したが、同一基板上にｐ型トラン
ジスタが同時に形成される場合には、当該ｐ型トランジ
スタに対してもイオン注入用マスク２０６を形成するこ
とは言うまでもない。レジスト２０６はイオン注入後に
剥離する。

【００３２】（ニ）次に、図３（ａ）に示すように、Ｌ
Ｐ−ＣＶＤ法により膜厚が３５０ｎｍの多結晶シリコン
膜（第２ポリシリコン膜）２０８を堆積する。第２ポリ
シリコン膜２０８を堆積する際、雰囲気中にリン（Ｐ）
を含ませて、第２ポリシリコン膜２０８にｎ型不純物を
ドーピングする。そして、リソグラフィ法などを用い
て、ＭＯＳ型トランジスタのチャネル領域２１５の上に
配置されるゲート電極と同一形状のレジスト２０９を形
成する。

【００３３】（ホ）次に、図３（ｂ）に示すように、レ
ジスト２０９をマスクとしてＲＩＥを行い、第１ポリシ
リコン膜３０４及び第２ポリシリコン膜３０８を選択的
に除去する。ゲート電極（２０４、２０８）が形成され
る。周知のサイドウォール型トランジスタの製法を用い
て、ＬＤＤ構造のソース／ドレイン領域３１０及び側壁
絶縁膜３１３を形成する。即ち、まず、ゲート電極（２
０４、２０８）上のレジスト２０９及びＳＴＩ２０５な
どをマスクとしてリン（Ｐ）イオンを選択的に注入す
る。そして、シリコン酸化膜の堆積及び異方性エッチバ
ックにより側壁２１３を形成し、上記マスクに対して側
壁２１３を加えてヒ素（Ａｓ）イオンを再度選択的に注
入する。８００℃、３０分程度の後酸化処理を施すこと
で、ＬＤＤ構造のソース／ドレイン領域３１０及び側壁
絶縁膜３１３が形成される。そして、Ｓｉ基板２０１全
面に層間絶縁膜２１１を堆積する。

【００３４】（へ）最後に、ＲＩＥ法を用いて、ソース
／ドレイン領域２１０にコンタクトプラグ２１２が接続
される部分の層間絶縁膜２１１を選択的に除去する。コ
ンタクトプラグ２１２が接続される部分が表出したコン
タクトホールが形成される。そして、プラズマＣＶＤ法
により高濃度のリン（Ｐ）がドープされたポリシリコン
膜を堆積し、周知のＣＤＥを行い、コンタクトホール内
に埋め込まれたｎ型高濃度のポリシリコン膜からなるコ
ンタクトプラグ２１２を形成する。そして、９６０度程
度の温度で熱処理を施し、コンタクトプラグ２１２内の
リンをソース／ドレイン領域２１０に拡散させて、コン
タクトプラグ２１２がソース／ドレイン領域２１０に接
続される部分にｎ型不純物の高濃度領域２１４を形成す
る。以上の工程を経て、図１（ａ）及び図１（ｂ）に示
した半導体装置を製造することができる。

【００３５】図４は、図１（ａ）及び図１（ｂ）に示し
た半導体装置において、チャネル制御のために注入され
たボロン（Ｂ）の基板深さ方向の濃度プロファイル、及
びｎ型の高濃度領域２１４のリン（Ａｓ）の基板深さ方
向の濃度プロファイルをそれぞれ示す。即ち、図１
（ａ）のＡ−Ａ’切断面に沿った断面におけるボロン
（Ｂ）の基板深さ方向の濃度プロファイル、Ｂ−Ｂ’切
断面に沿った断面におけるリン（Ａｓ）の基板深さ方向
の濃度プロファイルを示す。縦軸はＳｉ基板２０１内の
ボロンの濃度を示し、横軸はＳｉ基板２０１の表面から
の深さを示す。

【００３６】チャネル制御のために注入されたボロン
（Ｂ）は、図２（ｃ）に示した製造工程において、ＭＯ
Ｓ型トランジスタのチャネルが形成されるチャネル領域
を少なくとも含む領域の、Ｓｉ基板２０１の表面近傍の
浅い位置に注入される。図４に示すように、ボロン
（Ｂ）の基板深さ方向の濃度プロファイルは、基板表面
から急激に濃度が上昇して基板表面からの深さが約０．
２μｍの位置において濃度のピークを迎え、その後、急
激に減少してＳｉ基板２０１のｐ型不純物濃度と同じ濃
度となる。

【００３７】一方、ｎ型の高濃度領域２１４のリン（Ａ
ｓ）は、熱処理によりコンタクトプラグ２１２からソー
ス／ドレイン領域２１０へ拡散される。図４に示すよう
に、リン（Ａｓ）の基板深さ方向の濃度プロファイル
も、ボロンのプロファイルと同様に、基板表面から急激
に濃度が上昇してＳｉ基板２０１の表面近傍において濃
度のピークを迎え、その後、急激に減少してソース／ド
レイン領域２１０のｎ型不純物濃度と同じ濃度となる。

【００３８】図９に示した従来の製造方法では、チャネ
ル制御用のボロンが高濃度領域２１４にも注入されるた
め、リン濃度のプロファイルとボロン濃度のプロファイ
ルは、基板表面から浅い位置の高い濃度Ａにおいて交差
することになる。従って、高濃度のｎ型領域とｐ型領域
が隣接して配置され、急峻なｐｎ接合が形成されてい
た。しかし、第１の実施の形態に係る半導体装置の製造
方法によれば、ソース／ドレイン領域２１０にコンタク
トプラグ２１２がそれぞれ接続される領域、即ち高濃度
領域２１４にはボロンイオンが注入されない。従って、
高濃度領域２１４の近傍において高濃度のｐｎ接合が形
成されることがなく、十分高い耐圧を確保することがで
きる。

【００３９】また、図２（ｃ）に示した製造工程におい
て注入されたボロン（Ｂ）２０７は、その後の主な熱処
理工程として拡散層２１０形成のための僅かな熱処理
（８００℃、３０分）に晒されるのみであり、素子分離
絶縁膜（ＳＴＩ）２０５形成のための高温処理（高温デ
ンシファイ工程）に晒されることがない。従って、ボロ
ン２０７がＳｉ基板２０１の奥深くまで拡散してしまう
惧れがなく、チャネル制御のためのボロン濃度のプロフ
ァイルを、図２（ｃ）に示した製造工程において注入さ
れた極めてシャープな状態に維持することができる。基
板の深さ方向に急激にボロン濃度が低下するプロファイ
ルの特徴として、基板バイアス効果を低減することがで
きることが広く知られている（岸野正剛、小柳光政著、
ＶＬＳＩデバイスの物理、丸善、pp.１１５−１２
１）。この基板バイアス効果の低減により、トランジス
タのしきい値電圧の上昇を最小限に抑えられ、トランジ
スタの高速動作を可能とする。

【００４０】更に、Ｓｉ基板２０１の表面からおおよそ
０．２μｍ程度の深さＡにボロン濃度のピークを形成す
ることにより、表面濃度（トランジスタのしきい値電
圧）の上昇無しに、パンチスルーの抑制やショートチャ
ネル効果の抑制に効果がある。

【００４１】また更に、チャネル制御のためのボロンイ
オンが貫通する第１ポリシリコン膜２０４の厚さは５０
ｎｍ程度であり、ボロンイオンの加速エネルギーはせい
ぜい１００ｋｅＶ程度である。従って、イオン注入時に
発生するイオン散乱や、チャネリング現象による影響は
無視することができ、トランジスタのしきい値のバラツ
キの少ない、制御性の高いチャネルプロファイルを形成
することができる。

【００４２】また更に、高濃度領域２１４は、コンタク
トプラグ２１２から拡散されるｎ型不純物により形成さ
れる。従来、アルミニウム（Ａｌ）或いはタングステン
（Ｗ）などの金属プラグを使用した場合、コンタクトホ
ール形成後にｎ型不純物イオンをＳｉ基板２０１へ注入
し、アニールにより高濃度領域２１４に相当する領域を
形成していた。アニールの際、流動性の高い層間絶縁膜
２１１は８００〜９００℃程度の雰囲気に晒され、コン
タクトホールの曲がりが発生していた。ポリシリコンで
コンタクトプラグを形成することで、コンタクトホール
にプラグが埋め込まれた状態で熱せられるため、コンタ
クトホールの曲がりが発生することがない。

【００４３】以上説明したように、本発明の第１の実施
の形態によれば、従来の製造方法では不可能であった急
峻なボロン濃度のプロファイルを、ｎ型の高濃度領域２
１４近傍に形成することなく、チャネル領域２１５に形
成することができる。従って、所望の急峻なチャネルプ
ロファイルによる高速動作が可能なトランジスタの耐圧
を向上させることができる。また、パンチスルーの抑制
やショートチャネル効果の抑制、或いはコンタクトホー
ルの曲がりの抑制等の効果がある。

【００４４】なお、第１の実施の形態では、ｎ型トラン
ジスタについて説明したが、ｐ型トランジスタへも適用
可能である。この場合、チャネル制御のためのボロンイ
オンの代わりにリン（Ｐ）、ヒ素（Ａｓ）などのｎ型不
純物イオンを注入して、その他の導電型の極性も逆にす
ればよい。また、チャネル制御のためのイオン注入を所
定のマスクを用いて行うため、同一基板上に同時に形成
される複数のトランジスタの中で、特定のトランジスタ
に対してのみ、上記製造方法を適用することも可能であ
る。

【００４５】また、図１において、イオン注入領域２０
７は、チャネル領域２１５と実質的に同一領域に形成さ
れた場合について示した。しかし、本発明はこれに限定
されることはない。図５（ａ）及び（ｂ）に示すよう
に、高濃度領域２１４が配置された領域を除いた素子形
成領域２００全体に、イオン注入領域２０７を形成して
もかまわない。

【００４６】更に、第１の実施の形態では、ゲート先造
り技術を用いたＭＯＳ型トランジスタの実施形態を示し
たが、本発明はこれに限定されるものではない。ＭＯＳ
型トランジスタのソース領域及びドレイン領域と、コン
タクトプラグとが接続される領域を少なくとも含む領域
に、イオン注入用のマスクを形成する工程、及びＭＯＳ
型トランジスタのチャネルが形成されるチャネル領域を
少なくとも含む領域に、ｐ型不純物イオンを選択的に注
入する工程を実施した後に、半導体基板上にＭＯＳ型ト
ランジスタのゲート絶縁膜を形成する工程、及びゲート
絶縁膜上にゲート電極の一部を構成する導電膜を形成す
る工程を実施しても構わない。

【００４７】（第２の実施の形態）第１の実施の形態で
は、一般的なＭＯＳ型トランジスタにおける本発明の実
施態様を示した。本発明の第２の実施の形態では、より
具体的な半導体装置へ適用した事例として、同一基板上
に低電圧系のトランジスタと高電圧系のトランジスタと
が形成された半導体装置について説明する。このような
半導体装置として、電気的書き込み消去可能な不揮発性
半導体メモリ装置（ＥＥＰＲＯＭ）や、ＥＥＰＲＯＭと
他のメモリセル、ロジックＬＳＩなどとを混載したＬＳ
Ｉなどがある。ここでは、直列に接続された複数のメモ
リセルを有するＮＡＮＤ型ＥＥＰＲＯＭを例にとり、第
２の実施の形態について説明する。

【００４８】図１０は、ＮＡＮＤ型ＥＥＰＲＯＭのチッ
プレイアウトを示す平面図である。図１０に示すよう
に、ＮＡＮＤ型ＥＥＰＲＯＭは、データが記録されるメ
モリセルを有するセルアレイＣＡと、ローデコーダＲＤ
及びセンスアンプＳＡと、周辺回路ＰＥＣと、電極パッ
ドＰとを有する。

【００４９】図１１は、セルアレイＣＡ内のメモリセル
のトランジスタ構成を示す断面図である。図１１に示す
ように、メモリセルは、半導体基板ＳＳ表面のゲート絶
縁膜ＩＦを介して形成された浮遊ゲート電極ＦＧと、そ
の上に更にＯＮＯ膜ＩＦを介して形成された制御ゲート
電極ＣＧとを有する二層ゲート電極型トランジスタであ
る。データの書き込みや消去は、ソース・ドレイン拡散
層ＤＬ間をキャリアが流れる際に生じるホットエレクト
ロンによる浮遊ゲート電極ＦＧへの電子の出し入れによ
り行われる。浮遊ゲート電極ＦＧ内の電荷量によって、
二層ゲート電極型トランジスタのしきい値電圧が変動す
る。

【００５０】二層ゲート電極型トランジスタに対してデ
ータの書き込みや消去を行うためには、通常１０〜２０
Ｖ程度の高電圧が必要である。一方、インターフェース
やロジック部は、例えば２〜３Ｖ程度の低電圧で駆動さ
れる。従って、周辺回路ＰＥＣには、１０〜２０Ｖの高
電圧を扱う高電圧系回路と、２〜３Ｖの低電圧を扱う低
電圧系回路とが形成されている。そして、ＮＡＮＤ型Ｅ
ＥＰＲＯＭの製造において、これらの回路を構成する低
電圧系トランジスタ及び高電圧系トランジスタを同一基
板上に形成する必要がある。なお、高電圧系回路には、
外部電源（５Ｖ）から書き込みや消去のために必要な高
電圧（１０〜２０Ｖ）を形成する為の昇圧回路や、この
高電圧をメモリセルへ印加するための回路などが含まれ
る。

【００５１】図１２の各分図は、周辺回路ＰＥＣ内に形
成される低電圧系トランジスタ及び高電圧系トランジス
タ、及びセルアレイＣＡ内に形成されるメモリセルトラ
ンジスタの各構成の一例を示す平面図である。図１２
（ａ）及び（ｂ）は、周辺回路ＰＥＣ内の低電圧系ＮＭ
ＯＳ（ｎ型ＭＯＳトランジスタ）及び低電圧系ＰＭＯＳ
（ｐ型ＭＯＳトランジスタ）の平面形状をそれぞれ示
す。図１２（ｃ）は、周辺回路ＰＥＣ内の高電圧系ＮＭ
ＯＳの平面形状を示す。図１２（ｄ）は、セルアレイＣ
Ａ内のメモリセル（メモリセル部）の平面形状を示す。

【００５２】図１２（ａ）及び（ｂ）に示すように、低
電圧系ＮＭＯＳ及び低電圧系ＰＭＯＳでは、高電圧が印
加されることがないため、素子領域ＥＡの外周からコン
タクトＣ間での距離、コンタクトＣからゲート電極ＧＥ
までの距離、及びゲートの長さが短く、素子全体が微細
化されて大きな駆動力を得ている。また、チャネル制御
の為に注入される不純物は、素子領域ＥＡ全体に導入さ
れている。

【００５３】また、メモリセル部では、図１２（ｄ）に
示すように、複数の制御ゲート電極ＣＧＥ及び複数のビ
ット線ＢＬとが縦横方向に格子状に配置されている。制
御ゲート電極ＣＧＥの両端には選択ゲート電極ＳＧＥが
配置されている。ビット線ＢＬは、ビット線コンタクト
ＢＬＣを介して素子領域ＥＡに接続され、ビット線ＢＬ
に対して平行に、素子領域ＥＡ及び素子分離領域ＥＩＡ
が交互に形成されている。また、メモリセル部は高い耐
圧を必要としないため、チャネル制御の為に注入される
不純物は、素子領域ＥＡ全体に導入されている。

【００５４】一方、高電圧系ＮＭＯＳでは、図１２
（ｃ）に示すように、素子領域ＥＡの外周からコンタク
トＣまでの距離、コンタクトＣからゲート電極ＧＥまで
の距離、及びゲートの長さが長く、十分高い耐圧を確保
している。また、チャネル制御の為に注入されるｐ型不
純物は、コンタクトＣが素子領域ＥＡに接続される部分
を除いた、ゲート電極ＧＥ下のチャネル領域を少なくと
も含む領域に導入されている。

【００５５】図１３は、図１２の各分図のＤ−Ｄ’切断
面における断面図を示す。図１３（ａ）及び（ｂ）に示
すように、低電圧系ＮＭＯＳ及び低電圧系ＰＭＯＳのソ
ース／ドレイン領域ＤＬと金属配線ＭＷとの間は、Ａｌ
或いはＷなどのメタルコンタクトＣにより接続されてい
る。また、低電圧系ＮＭＯＳ及び低電圧系ＰＭＯＳは、
大きな駆動力を得るために薄いゲート絶縁膜ＧＩＦと、
不純物濃度の高いソース／ドレイン領域ＤＬとを有す
る。メタルコンタクトＣと高濃度のソース／ドレイン領
域ＤＬとのオーミック接触には、図１に示した高濃度領
域２１４を必要しない。

【００５６】同様に、図１３（ｄ）に示すように、モメ
リセル部のソース／ドレイン領域ＤＬとビット線ＢＬと
の間も、Ａｌ或いはＷなどからなるビット線コンタクト
ＢＬＣにより接続されている。金属のコンタクトＣと高
濃度のソース／ドレイン領域ＤＬとの接続部分に、高濃
度領域２１４は形成されていない。

【００５７】一方、図１３（ｃ）に示すように、高電圧
ＮＭＯＳのソース／ドレイン領域ＤＬと金属配線ＭＷと
の間は、ｎ型不純物がドープされたポリシリコンコンタ
クトＣにより接続されている。高電圧系ＮＭＯＳは通常
３０Ｖ程度の耐圧に設計されているため、ゲート絶縁膜
ＧＩＦは例えば４０ｎｍ程度の膜厚で形成されている。
また、トランジスタと半導体基板ＳＳとの間のｐｎ接合
耐圧を向上させるため、ソース／ドレイン領域ＤＬの不
純物濃度は低く、高電圧系ＮＭＯＳはウェル領域を介さ
ずに半導体基板ＳＳ上に直接形成されている。低濃度の
ソース／ドレイン領域ＤＬのポリシリコンコンタクトＣ
が接続される部分には、両者の良好なオーミック接触を
実現するため、図１に示した高濃度領域２１４と同様な
ｎ型の高濃度領域ＨＩが形成されている。チャネル制御
の為に導入されたｐ型不純物により、ゲート電極ＧＥの
下のチャネル領域を少なくとも含む領域にイオン注入領
域ＣＩが形成されている。イオン注入領域ＣＩには、基
板深さ方向にｐ型不純物の急峻なチャネルプロファイル
が形成されている。イオン注入領域ＣＩは、コンタクト
Ｃが素子領域ＥＡに接続される部分には形成されていな
い。

【００５８】図１４は、図１２（ｄ）に示したメモリセ
ル部のＥ−Ｅ’切断面に沿った断面図である。図１４に
示すように、ＮＡＮＤ型ＥＥＰＲＯＭのメモリセル部
は、図１１に示した複数の二層ゲート電極型トランジス
タが直列に接続された構成を有する。即ち、半導体基板
ＳＳの上にゲート絶縁膜ＧＩＦを介して浮遊ゲート電極
ＦＧＥが形成され、浮遊ゲート電極ＦＧＥと制御ゲート
電極ＣＧＥの間にＯＮＯ膜ＩＦが形成されている。二層
ゲート電極型トランジスタの両端には、単層の選択ゲー
ト電極ＳＧＥが配置され、選択ゲート電極ＳＧＥの外側
に、ビット線コンタクトＢＬＣが配置されている。モメ
リセル部は、駆動力を大きくするために薄いゲート絶縁
膜ＧＩＦと、濃度の高いソース／ドレイン領域ＤＬとを
有する。

【００５９】次に、図６乃至図９を参照して第２の実施
の形態に係るＮＡＮＤ型ＥＥＰＲＯＭの製造方法につい
て説明する。

【００６０】図６は、製造されたＮＡＮＤ型ＥＥＰＲＯ
Ｍの最終的な構成を示す断面図である。図６に示すよう
に、ＮＡＮＤ型ＥＥＰＲＯＭは、ｐ型のＳｉ基板（Ｐ−
Ｓｕｂ．）６０１の上部に、ｎウェル６０３或いはｐウ
ェル６０２が形成された低電圧系領域と、ウェルが形成
されていない高電圧系領域と、セルｎウェル６３０或い
はセルｐウェル６３１が形成されたセル領域とを有す
る。

【００６１】低電圧系領域には、周辺回路ＰＥＣを構成
するトランジスタの内の低電圧系トランジスタが形成さ
れている。具体的には、図１２（ａ）及び（ｂ）に示し
た低電圧系ＮＭＯＳ或いは低電圧系ＰＭＯＳが形成され
ている。図６において、ｎウェル６０３が形成された領
域には、二層ゲート構造（６０９、６１５−６３４、６
３５）、及びＬＤＤ構造（６１８、６２１）を有するｐ
型ＭＯＳトランジスタのゲート長方向の切断面を示して
いる。一方、ｐウェル６０２が形成された領域には、二
層ゲート構造（６０９、６１５−６３４、６３５）を有
するｎ型ＭＯＳトランジスタのゲート幅方向の切断面を
示している。ここで、図６乃至図９は、実際の素子配置
を示した断面図ではなく、素子の構造及びその製造方法
の特徴部分を示すために模式的に示したものである。二
層ゲート構造（６０９、６１５−６３４、６３５）の製
造プロセスにおける単層ゲート型トランジスタは、浮遊
ゲート電極（６０９、６１５）をゲート電極として使用
している為、浮遊ゲート電極（６０９、６１５）にゲー
トコンタクト６３７Ａが接続されている。

【００６２】高電圧系領域には、周辺回路ＰＥＣを構成
するトランジスタの内の高電圧系トランジスタが形成さ
れている。具体的には、図１２（ｃ）に示した高電圧系
ＮＭＯＳが形成されている。トランジスタとＳｉ基板６
０１との間のｐｎ接合耐圧を向上させるため、ソース／
ドレイン領域（６５０、６５１）のｎ型不純物濃度は低
く、ウェル領域を介さずに半導体基板６０１上に直接形
成されている。低濃度のソース／ドレイン領域６５１の
ポリシリコンコンタクト６３７Ｂが接続される部分に
は、両者の良好なオーミック接触を実現するため、図１
に示した高濃度領域２１４と同様なｎ型の高濃度領域６
５３が形成されている。チャネル制御の為に注入された
ｐ型不純物は、ゲート電極（６０９、６１５）の下のチ
ャネル領域を少なくとも含む領域に導入されており、イ
オン注入領域６４０’を形成している。イオン注入領域
６４０’は、ソース／ドレイン領域（６５０、６５１）
のコンタクト６３７が接続される部分には形成されてい
ない。

【００６３】セル領域には、セルアレイＣＡを構成する
二層ゲート電極型ＭＯＳトランジスタが形成されてい
る。具体的には、図１２（ｄ）に示したメモリセル部が
形成されている。図６において、セル領域には、二層ゲ
ート構造（６０９、６１５−６３４、６３５）を有する
ｎ型ＭＯＳトランジスタのゲート長方向の切断面、及び
ゲート幅方向の切断面をそれぞれ示す。

【００６４】次に、図６に示したＮＡＮＤ型ＥＥＰＲＯ
Ｍの製造方法について図７乃至図９を参照して説明す
る。

【００６５】（イ）まず、ｐ型シリコン基板６０１の低
電圧系領域に、ｎウェル６０３及びｐウェル６０２を周
知のイオン注入技術と拡散技術を用いて形成する。同様
に、ｐ型シリコン基板６０１のセル領域に、セルｎウェ
ル６３０及びセルｐウェル６３１を周知のイオン注入技
術と拡散技術を用いて形成する。具体的には、セルｎウ
ェル形成予定領域にリン（Ｐ）イオンを加速エネルギ２
ＭｅＶ、ドーズ量５×１０^１２ｃｍ^−２、およびリン
（Ｐ）イオンを加速エネルギ１６０ＫｅＶ、ドーズ量５
×１０^１３ｃｍ^−２で打ち込む。また、セルｐウェル形
成予定領域にボロン（Ｂ）イオンを加速エネルギ４００
ＫｅＶ、ドーズ量２×１０^１３ｃｍ^−２で打ち込む。そ
して、注入された不純物を熱処理により活性化する。

【００６６】（ロ）次に、ｐ型シリコン基板６０１の表
面に酸化膜厚８ｎｍのシリコン酸化膜６０８と、酸化膜
厚４０ｎｍのシリコン酸化膜６３２をそれぞれ所望の領
域に形成する。具体的には、メモリセルの書き込み／消
去動作のために高電位が加わるトランジスタが形成され
る高電圧系領域には、酸化膜厚４０ｎｍのシリコン酸化
膜６３２を形成する。低電圧系領域およびセル領域に
は、酸化膜厚８ｎｍのシリコン酸化膜６０８を形成す
る。

【００６７】（ハ）次に、周知のＬＰ−ＣＶＤ法により
厚さ５０ｎｍの第１ポリシリコン膜６０９を堆積すると
同時に、リン（Ｐ）をドーピングしておく。次に、第１
の実施の形態で示した方法と同様な方法により、各素子
形成予定領域の間に素子分離絶縁膜６１０を形成する。
そして、セル領域において、所望の急峻なチャネルプロ
ファイルが形成されるように、第１ポリシリコン膜６０
９及びシリコン酸化膜６０８を貫通して、Ｓｉ基板６０
１中へボロン（Ｂ）イオン６４１を選択的に注入する。
この時、高電圧系領域及び低電圧系領域にはイオン注入
用のマスクを形成しておく。なお、イオン注入の条件
は、加速エネルギ８０ＫｅＶ、ドーズ量１．５×１０
^１３ｃｍ^−２が適当である。また、ボロンイオン６４１
はセル領域全体に注入されている。

【００６８】同様に、低電圧系領域のｎウェル６０３及
びｐウェル６０２に、ヒ素（Ａｓ）イオン６１４及びボ
ロン（Ｂ）イオン６１２をそれぞれ選択的に注入して、
所望の急峻なチャネルプロファイルを形成する。また、
ヒ素（Ａｓ）イオン６１４及びボロン（Ｂ）イオン６１
２は、低電圧系領域のｎウェル６０３及びｐウェル６０
２全体にそれぞれ注入されている。

【００６９】そして、図７に示すように、高電圧系領域
においては、ソース／ドレイン領域にコンタクトプラグ
が接続される領域、低電圧系領域、およびセル領域など
に、イオン注入用のマスク６３３を形成する。そして、
マスク６３３を用いて、高電圧ＮＭＯＳのチャネル領域
を少なくとも含む領域に、半導体基板６０１中にボロン
（Ｂ）イオン６４０を選択的に注入する。

【００７０】（ニ）次に、図８に示すように、マスク６
３３を剥離した後、第２ポリシリコン膜６１５を厚さ１
５０ｎｍ堆積する。そして、第２ポリシリコン膜６１５
の一部をエッチング除去して開口６１５Ａを形成する。

【００７１】（ホ）次に、厚さ１０ｎｍのＴＥＯＳ膜を
全体に堆積し、周知のＬＰ−ＣＶＤ法により厚さ１０ｎ
ｍのシリコン窒化膜を堆積し、更に厚さ１０ｎｍのＴＥ
ＯＳ膜を堆積することで、図９に示すような開口６１５
Ａで素子分離領域６１０と接する第２のゲート酸化膜と
してＯＮＯ複合膜６３３を形成する。次に、厚さ２０ｎ
ｍのリン（Ｐ）をドーピングした第３ポリシリコン膜６
３４を堆積し、その上に更にＷＳｉ膜（タングステンシ
リサイド膜）６３５を厚さ２００ｎｍで堆積する。

【００７２】（へ）次に、リソグラフィ法及びＲＩＥ法
を用いて、ＷＳｉ膜６３５、第３ポリシリコン膜６３
４、ＯＮＯ複合膜６３３、第２ポリシリコン膜６１５、
及び第１ポリシリコン膜６０９を、所望のゲート電極配
線パターンにエッチング加工する。そして、セル領域を
除く、周辺回路を構成するトランジスタのゲート電極端
子形成予定領域にあるＷＳｉ膜６３５及び第３ポリシリ
コン膜６３４を剥離する。

【００７３】（ト）次に、周知のＬＤＤ型トランジスタ
形成手法に習い、図６に示すように、低電圧系領域及び
高電圧系領域に、ＬＤＤ拡散層（６１８、６５０）と拡
散層（６２１、６５１）とを形成すると同時に側壁６１
９を形成する。同様にセル領域に、拡散層６５２を形成
すると同時に側壁６１９を形成する。そして、保護膜と
して膜厚６００ｎｍのＢＰＳＧ膜６３６を形成する。低
電圧系領域及びセル領域のコンタクトホールを形成し、
所望のＡｌ配線６３７Ａを形成する。

【００７４】次に、高電圧系領域内の拡散層６５１上に
コンタクトホールを形成し、コンタクトホール内に、ｎ
型不純物が添加されたポリシリコンを埋め込み、ポリシ
リコンプラグ６３７Ｂを形成する。所定の熱処理を加え
て、ポリシリコンプラグ６３７Ｂ内のｎ型不純物を拡散
層６５１内に拡散させて、ｎ型の高濃度領域６５３を形
成する。以上の工程を経て図６に示したＮＡＮＤ型ＥＥ
ＰＲＯＭを製造することができる。

【００７５】以上説明したように本発明の第２の実施の
形態によれば、ゲート先造りプロセスと整合し、且つ、
基板バイアス効果を重視する半導体装置として、不揮発
性メモリ装置（ＥＥＰＲＯＭ）へ適用することで、高電
圧系回路のチップ専有面積が肥大することなく、動作速
度を高く維持したまま、高電圧系回路を構成するトラン
ジスタの耐圧を向上させることができる。

【００７６】

【発明の効果】以上説明したように、本発明によれば、
トランジスタの微細化及び高速動作が可能で、且つ高耐
圧な半導体装置及びその製造方法を提供することができ
る。

【図面の簡単な説明】

【図１】図１（ａ）は、本発明の第１の実施の形態に係
わるＭＯＳ型トランジスタの構成を示す断面図である。
図１（ｂ）は、図１（ａ）に示したＭＯＳ型トランジス
タの平面図である。

【図２】図２（ａ）乃至図２（ｃ）は、図１に示したＭ
ＯＳ型トランジスタの製造方法を示す主要な工程断面図
である（その１）。

【図３】図３（ａ）及び図３（ｂ）は、図１に示したＭ
ＯＳ型トランジスタの製造方法を示す主要な工程断面図
である（その２）。

【図４】チャネル制御のためのボロン濃度のプロファイ
ルと、コンタクトプラグ接続のための高濃度領域のリン
濃度のプロファイルを示すグラフである。

【図５】図５（ａ）は、第１の実施の形態の変形例に係
わるＭＯＳ型トランジスタの構成を示す断面図であり、
図５（ｂ）は、図５（ａ）に示したＭＯＳ型トランジス
タの平面図である。

【図６】本発明の第２の実施の形態に係わるＥＥＰＲＯ
Ｍの素子構造を示す模式的な断面図である。

【図７】図６に示したＥＥＰＲＯＭの製造方法を示す主
要な工程断面図である（その１）。

【図８】図６に示したＥＥＰＲＯＭの製造方法を示す主
要な工程断面図である（その２）。

【図９】図６に示したＥＥＰＲＯＭの製造方法を示す主
要な工程断面図である（その３）。

【図１０】ＥＥＰＲＯＭのチップレイアウトを示す平面
図である。

【図１１】ＥＥＰＲＯＭのメモリセルを成す二層ゲート
電極型トランジスタの構成を示す断面図である。

【図１２】図１２（ａ）及び図１２（ｂ）は、周辺回路
内の低電圧系回路を成す低電圧系ＮＭＯＳ及び低電圧系
ＰＭＯＳの構成を示す平面図である。図１２（ｃ）は、
周辺回路内の高電圧系回路を成す高電圧系ＮＭＯＳの構
成を示す平面図である。図１２（ｄ）は、セルアレイを
成すメモリセル部の構成を示す平面図である。

【図１３】図１３（ａ）乃至図１３（ｄ）は、図１２
（ａ）乃至図１２（ｄ）のＤ−Ｄ’切断面に沿った断面
図である。

【図１４】図１２（ｄ）のＥ−Ｅ’切断面に沿った断面
図である。

【図１５】図１５（ａ）及び図１５（ｂ）は、従来技術
に係わるＭＯＳ型トランジスタの製造方法を示す工程断
面図である（その１）。

【図１６】図１６（ａ）及び図１６（ｂ）は、従来技術
に係わるＭＯＳ型トランジスタの製造方法を示す工程断
面図である（その２）。

【図１７】従来技術に係わるＭＯＳ型トランジスタの製
造方法を示す工程断面図である（その３）。

【符号の説明】

２００素子形成領域２０１、６０１Ｓｉ基板２０３、６０８、６３２ゲート酸化膜２０４、６０９第１ポリシリコン膜２０５素子分離領域（ＳＴＩ）２０７イオン注入領域２０８、６１５第２ポリシリコン膜２０９レジスト２１０ソース／ドレイン領域２１１層間絶縁膜２１２、６３７Ｂポリシリコンプラグ２１３、６１９側壁２１４、６５３高濃度領域２１５チャネル領域６０２、６３１ｐウェル６０３、６３０ｎウェル６１２’、６１４’、６４０’、６４１’ イオン注
入領域６３３ＯＮＯ膜６３４第３ポリシリコン膜６３５ＷＳｉ膜６１８、６２１、６５０、６５１、６５２拡散層

フロントページの続き (51)Int.Cl.⁷ 識別記号ＦＩテーマコート゛(参考）Ｈ０１Ｌ 27/10 ４８１Ｈ０１Ｌ 27/08 １０２Ｄ 29/78 29/78 ３０１Ｈ 21/336 ３０１Ｌ 29/788 ３７１ 29/792 (72)発明者新井範久神奈川県川崎市川崎区駅前本町25番地１東芝マイクロエレクトロニクス株式会社内 (72)発明者竹内祐司神奈川県横浜市磯子区新杉田町８番地株式会社東芝横浜事業所内Ｆターム(参考） 5F048 AB01 AC01 BA01 BB06 BB12 BB16 BD04 BE03 BF06 BF16 BG01 BG13 5F083 EP23 EP48 EP76 JA35 JA39 LA12 LA16 LA28 LA29 MA06 MA19 NA01 NA08 PR36 ZA07 5F101 BA07 BA29 BB05 BD14 BD34 BD36 5F140 AA01 AA25 AB03 AC32 BA01 BB13 BC02 BC06 BC17 BE07 BF04 BF32 BG08 BG12 BG28 BG38 BG53 BH15 BH17 BH19 BH49 BJ01 BJ04 BJ27 BK02 BK13 BK16 BK21 BK25 BK30 CB04 CE07

Claims

【特許請求の範囲】

【請求項１】半導体基板の上部に所定の間隔をおいて
配置された第１導電型のソース領域及びドレイン領域
と、前記ソース領域と前記ドレイン領域の間に配置された第
２導電型のチャネル領域と、前記チャネル領域の上にゲート絶縁膜を介して配置され
たゲート電極と、前記ソース領域及び前記ドレイン領域にそれぞれ接続さ
れた、第１導電型不純物が添加された多結晶シリコンか
らなるコンタクトプラグと、前記ソース領域及び前記ドレイン領域内の当該コンタク
トプラグが接続される部分にそれぞれ配置された第１導
電型の高濃度領域とを有し、前記チャネル領域の第２導電型不純物濃度が、前記ソー
ス領域及び前記ドレイン領域内の前記コンタクトプラグ
が接続される部分の第２導電型不純物濃度よりも高いこ
とを特徴とする半導体装置。
【請求項２】前記チャネル領域には、前記半導体基板
の表面近傍において最大値を持つ急峻な第２導電型不純
物濃度のプロファイルが形成されていることを特徴とす
る請求項１記載の半導体装置。
【請求項３】前記半導体装置は、前記半導体基板の表
面近傍において最大値を持つ急峻な第２導電型不純物濃
度のプロファイルが形成されているイオン注入領域を更
に有し、当該イオン注入領域は、前記チャネル領域と実質的に同
一領域に形成されていることを特徴とする請求項１記載
の半導体装置。
【請求項４】前記半導体装置は、前記半導体基板の表
面近傍において最大値を持つ急峻な第２導電型不純物濃
度のプロファイルが形成されているイオン注入領域を更
に有し、当該イオン注入領域は、前記高濃度領域が配置された領
域を除いた素子形成領域全体に形成されていることを特
徴とする請求項１記載の半導体装置。
【請求項５】半導体基板上にＭＯＳ型トランジスタの
ゲート絶縁膜を形成する工程と、前記ゲート絶縁膜上にゲート電極の一部を構成する導電
膜を形成する工程と、前記ＭＯＳ型トランジスタのソー
ス領域及びドレイン領域と、コンタクトプラグとが接続
される領域を少なくとも含む領域に、イオン注入用のマ
スクを形成する工程と、当該マスクを用いて、前記ＭＯＳ型トランジスタのチャ
ネルが形成されるチャネル領域を少なくとも含む領域
に、第２導電型不純物イオンを選択的に注入する工程
と、前記チャネル領域の上に前記ゲート電極を形成する工程
と、前記半導体基板中に第１導電型不純物を拡散して、前記
ソース領域及び前記ドレイン領域を形成する工程と、当該ソース領域及び当該ドレイン領域に、第１導電型不
純物が添加された多結晶シリコンからなる前記コンタク
トプラグを接続する工程と、当該コンタクトプラグ内に添加された第１導電型不純物
を前記半導体基板へ拡散させて、当該コンタクトプラグ
が接続される高濃度領域を形成する工程とを具備するこ
とを特徴とする半導体装置の製造方法。
【請求項６】前記導電膜を形成する前記工程は、第２
導電型不純物イオンを選択的に注入する前記工程より後
に行うことを特徴とする請求項５記載の半導体装置の製
造方法。
【請求項７】第２導電型不純物イオンを選択的に注入
する前記工程により、前記チャネル領域には、前記半導
体基板の表面近傍において最大値を持つ急峻な第２導電
型不純物濃度のプロファイルが形成されることを特徴と
する請求項５記載の半導体装置の製造方法。
【請求項８】第２導電型不純物イオンを選択的に注入
する前記工程により形成される、前記半導体基板の表面
近傍において最大値を持つ急峻な第２導電型不純物濃度
のプロファイルを有するイオン注入領域は、前記チャネ
ル領域と実質的に同一領域に形成されることを特徴とす
る請求項５記載の半導体装置の製造方法。
【請求項９】第２導電型不純物イオンを選択的に注入
する前記工程により形成される、前記半導体基板の表面
近傍において最大値を持つ急峻な第２導電型不純物濃度
のプロファイルを有するイオン注入領域は、前記高濃度
領域が配置された領域を除いた素子形成領域全体に形成
されることを特徴とする請求項５記載の半導体装置の製
造方法。
【請求項１０】半導体基板上に、膜厚の異なるゲート
絶縁膜を有するＭＯＳ型トランジスタが複数存在する半
導体装置の製造方法であって、前記半導体基板上に前記ＭＯＳ型トランジスタの第１ゲ
ート絶縁膜を形成する工程と、当該第１ゲート絶縁膜よりも膜厚が薄い第２ゲート絶縁
膜を形成する工程と、前記第１ゲート絶縁膜及び前記第２ゲート絶縁膜の上に
前記ＭＯＳ型トランジスタのゲート電極の一部を構成す
る導電膜を形成する工程と、前記第１ゲート絶縁膜を有する前記ＭＯＳ型トランジス
タと、前記第２ゲート絶縁膜を有する前記ＭＯＳ型トラ
ンジスタとを絶縁分離するための素子分離領域を形成す
る工程と、前記第１ゲート絶縁膜を有する前記ＭＯＳ型トランジス
タのソース領域及びドレイン領域と、コンタクトプラグ
とが接続される領域を少なくとも含む領域に、イオン注
入用のマスクを形成する工程と、当該マスクを介して、前記第１ゲート絶縁膜を有する前
記ＭＯＳ型トランジスタのチャネルが形成されるチャネ
ル領域を少なくとも含む領域に、不純物イオンを選択的
に注入する工程と、前記ＭＯＳ型トランジスタの前記ゲート電極を形成する
工程と、前記半導体基板中に不純物を拡散して、前記ソース領域
及び前記ドレイン領域を形成する工程と、当該ソース領域及び当該ドレイン領域に、不純物が添加
された多結晶シリコンからなる前記コンタクトプラグを
接続する工程と、当該コンタクトプラグ内に添加された前記不純物を前記
半導体基板へ拡散させて、当該コンタクトプラグが接続
される高濃度領域を形成する工程とを具備することを特
徴とする半導体装置の製造方法。