KR100718903B1 - 반도체 기억 장치 및 그 제조 방법 - Google Patents

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Abstract

드레인(7)에는 제어 게이트(5)에 정합되어 형성되고 저농도로 얕게 형성된 저농도 불순물 영역(7a)과, 측벽막(8)에 정합되어 형성되고 저농도 불순물 영역(7a)보다 높은 농도로 깊게 형성된 고농도 불순물 영역(7b)을 구비시킴으로써, 저농도 불순물 영역(7a)에 의해 쇼트 채널 효과를 개선하여 프로그래밍 효율을 향상시키고, 또한 고농도 불순물 영역(7b)에 드레인 콘택트 홀 형성 부위(70)를 마련하여 드레인(7)의 콘택트 저항을 감소시킨다.

Description

반도체 기억 장치 및 그 제조 방법{SEMICONDUCTOR STORAGE DEVICE AND ITS MANUFACTURING METHOD}
본 발명은 반도체 기억 장치 및 그 제조 방법에 관한 것으로서, 특히 부유 게이트를 갖는 비휘발성 메모리에 적용하기에 적합한 것이다.
전원을 꺼도 데이터를 계속 유지할 수 있는 반도체 기억 장치는, 최근 전기 제품에서 폭넓게 사용되고 있다. 반도체 기억 장치에는 프로그램을 기록하지 못하도록 하는 ROM, 프로그램을 기록할 수는 있으나, 일단 기록을 하면 지울 수 없는 PROM, 기록은 전기적으로 행하고 소거는 자외선 조사에 의해 행하는 EPROM, 기록 및 소거 모두 전기적으로 행하는 EEPROM이 있다. 플래시 메모리는 EEPROM에 포함되며, 전기적으로 모든 코어 트랜지스터의 기억을 한꺼번에 소거하는 것이 가능하다.
플래시 메모리에 있어서, 채널부 또는 소스/드레인으로부터 부유 게이트에 대한 전하의 기록 및 소거는, 열 전자 혹은 파울러-노드하임 터널 전류를 이용하여 행해진다. 어느 방법에서나 부유 게이트에 대한 전압 인가는 부유 게이트 상에 위치하는 제어 게이트를 통하여 이루어진다. 기록은 제어 게이트에 양의 전압을 인가하고, 드레인에 비교적 낮은 전압을 인가함으로써, 채널 영역으로부터 부유 게이트로 전하를 축적하여 수행한다. 또한 소거는 제어 게이트를 그라운드로 하고, 소스 및 드레인 또는 채널 영역에 양의 전압을 인가함으로써, 부유 게이트로부터 전하를 인출하여 수행한다. 또한 판독은 제어 게이트에 양의 전압을 인가하고, 드레인에 비교적 낮은 전압을 인가하여 수행한다.
여기서, 플래시 메모리를 포함하는 반도체 기억 장치에 있어서 N형 트랜지스터의 경우, 메모리 셀의 코어 트랜지스터의 소스 및 드레인 형성 방법으로는 드레인은 N형 불순물 이온을 주입하고 소스는 높은 도즈의 N형 불순물을 소스 라인 형성후에 이온을 주입함으로써 형성된다. 이러한 형성 방법을 채용하는 것은 다음과 같은 이유 때문이다. 기록 동작에 충분한 열 전자를 발생시켜 프로그래밍 효율을 향상시키기 위하여, 코어 트랜지스터의 드레인에 대해서는 LDD 구조를 채용하지 않고, 예컨대 비소를 비교적 높은 도즈량(1 ×1014/cm2 이상)으로 이온 주입해야 한다. 그런데 한편으로는, 드레인을 높은 불순물 농도로 형성하면 쇼트 채널 효과가 발생할 우려가 있으므로, 통상의 CM0S 반도체 프로세스에서 이용하는 트랜지스터의 소스 및 드레인과 같이 도즈량을 늘릴 수가 없다.
전술한 바와 같이, 반도체 기억 장치에서 드레인을 형성함에 있어, 소스 형성시의 이온 주입 도즈량에 비하여 낮은 도즈량으로 이온을 주입해야 하므로, 드레인 콘택트 저항이 높아지는 문제가 있다. 또한, 이와 부수적으로 비교적 낮은 도즈의 이온 주입에 의해 PN 접합이 형성되어 있으므로, 접합이 얕고, PN 접합의 천이 영역이 기판 표면과 근접해 있어, 드레인의 PN 접합의 내압 향상을 도모할 수 없다는 문제도 있다.
본 발명은 전술한 문제점을 해결하기 위하여 이루어진 것으로서, 쇼트 채널 효과를 개선하여 프로그래밍 효율을 향상시키면서 드레인 콘택트 저항을 감소시킨다는 상반되는 2개의 요구를 만족시키면서 드레인 내압을 향상시킨 신뢰성이 높은 반도체 기억 장치 및 그 제조 방법을 실현하는 것을 목적으로 한다.
본 발명의 반도체 기억 장치는, 반도체 기판과, 상기 반도체 기판 상에 형성된 게이트 절연막과, 상기 게이트 절연막 상에 패턴 형성되어 이루어지는 게이트 전극과, 상기 게이트 전극의 양측에 있어서의 상기 반도체 기판의 표면층에 형성된 한 쌍의 확산층과, 상기 게이트 전극의 측면에 형성된 한 쌍의 측벽막을 포함하며, 상기 한 쌍의 확산층 중 일측의 확산층은 상기 게이트 전극에 정합되어 형성됨과 동시에, 타측의 확산층은 상기 일측의 확산층에 비하여 낮은 불순물 농도로 상기 게이트 전극에 정합되어 형성되는 저농도 불순물 영역과 상기 저농도 불순물 영역에 비하여 높은 불순물 농도로 상기 측벽막에 정합되어 형성되는 고농도 불순물 영역을 갖는 것을 특징으로 하는 것이다.
본 발명의 반도체 기억 장치의 다른 태양은, 반도체 기판과, 상기 반도체 기판 상에 형성된 제1 게이트 절연막과, 상기 제1 게이트 절연막 상에 섬 형상으로 패턴 형성되어 전하를 축적하는 부유 게이트와, 상기 부유 게이트 상에 형성된 제2 게이트 절연막과, 상기 제2 게이트 절연막 상에 패턴 형성되어 이루어지는 제어 게이트와, 상기 제어 게이트의 양측에 있어서의 상기 반도체 기판의 표면층에 형성된 한 쌍의 확산층과, 상기 제어 게이트의 측면에 형성된 한 쌍의 측벽막을 포함하며, 상기 한 쌍의 확산층 중 일측의 확산층은 상기 제어 게이트에 정합되어 형성됨과 동시에, 타측의 확산층은 상기 일측의 확산층에 비하여 낮은 불순물 농도로 상기 제어 게이트에 정합되어 형성되는 저농도 불순물 영역과 상기 저농도 불순물 영역에 비하여 높은 불순물 농도로 상기 측벽막에 정합되어 형성되는 고농도 불순물 영역을 갖는 것을 특징으로 하는 것이다.
본 발명의 반도체 기억 장치의 제조 방법은, 반도체 기판 상에 게이트 절연막을 통하여 게이트 전극을 패턴 형성하는 공정과, 상기 게이트 전극의 일측에 있어서의 상기 반도체 기판의 표면층에 불순물을 도입하여 일측의 확산층을 형성하는 공정과, 상기 게이트 전극의 타측에 있어서의 상기 반도체 기판의 표면층에 상기 일측에 비하여 낮은 농도로 불순물을 도입하여 저농도 불순물 영역을 형성하는 공정과, 상기 게이트 전극의 측면에 한 쌍의 측벽막을 형성하는 공정과, 상기 게이트 전극 및 상기 측벽막의 상기 타측에 있어서의 상기 반도체 기판의 표면층에 고농도로 불순물을 도입하여 상기 저농도 불순물 영역과 일부 중첩되는 고농도 불순물 영역을 형성하여 상기 저농도 불순물 영역 및 상기 고농도 불순물 영역으로 이루어지는 타측의 확산층을 형성하는 공정을 포함하는 것을 특징으로 하는 것이다.
반도체 기억 장치의 제조 방법의 다른 태양은, 반도체 기판 상에 제1 게이트 절연막을 통하여 전하를 축적하는 섬 형상의 부유 게이트를 패턴 형성하는 공정과, 상기 부유 게이트 상에 제2 게이트 절연막을 통하여 제어 게이트를 패턴 형성하는 공정과, 상기 제어 게이트의 일측에 있어서의 상기 반도체 기판의 표면층에 불순물을 도입하여 일측의 확산층을 형성하는 공정과, 상기 제어 게이트의 타측에 있어서의 상기 반도체 기판의 표면층에 상기 일측에 비하여 낮은 농도로 불순물을 도입하여 저농도 불순물 영역을 형성하는 공정과, 상기 제어 게이트의 측면에 한 쌍의 측벽막을 형성하는 공정과, 상기 제어 게이트 및 상기 측벽막의 상기 타측에 있어서의 상기 반도체 기판의 표면층에 고농도로 불순물을 도입하여 상기 저농도 불순물 영역과 일부 중첩되는 고농도 불순물 영역을 형성하여 상기 저농도 불순물 영역 및 상기 고농도 불순물 영역으로 이루어지는 타측의 확산층을 형성하는 공정을 포함하는 것을 특징으로 하는 것이다.
도 1a 내지 도 1c는 본 발명의 제1 실시예에 따른 반도체 기억 장치의 대략적인 구성도이다.
도 2a 내지 도 2d는 도 1a 내지 도 1c에 도시한 제1 실시예에 따른 반도체 기억 장치의 제조 방법을 공정 순서에 따라 도시한 대략적인 단면도이다.
도 3a 내지 도 3d는 도 2d에 계속하여, 도 1a 내지 도 1c에 도시한 제1 실시예에 따른 반도체 기억 장치의 제조 방법을 공정 순서에 따라 도시한 대략적인 단면도이다.
도 4a 내지 도 4c는 도 3d에 계속하여, 도 1a 내지 도 1c에 도시한 제1 실시예에 따른 반도체 기억 장치의 제조 방법을 공정 순서에 따라 도시한 대략적인 단면도이다.
도 5a 내지 도 5c는 본 발명의 제2 실시예에 따른 반도체 기억 장치의 대략적인 단면도이다.
도 6a 내지 도 6c는 도 5a 내지 도 5c에 도시한 제2 실시예에 따른 반도체 기억 장치의 제1 제조 방법을 도시한 대략적인 구성도이다.
도 7a 내지 도 7c는 도 5a 내지 도 5c에 도시한 제2 실시예의 변형예 1에 따른 반도체 기억 장치의 제조 방법을 도시한 대략적인 구성도이다.
도 8a 내지 도 8c는 도 5a 내지 도 5c에 도시한 제2 실시예의 변형예 2에 따른 반도체 기억 장치의 제조 방법을 도시한 대략적인 구성도이다.
도 9는 반도체 기억 장치의 드레인의 콘택트 저항 특성도이다.
도 10은 반도체 기억 장치의 코어 트랜지스터의 상호 컨덕턴스(gm)의 특성도이다.
도 11은 반도체 기억 장치의 드레인의 접합 내압의 특성도이다.
도 12a 내지 도 12c는 본 발명의 제3 실시예에 따른 반도체 기억 장치의 대략적인 구성도이다.
이하, 실시예를 들어 본 발명을 상세하게 설명한다. 그러나, 본 발명이 이들 실시예에 한정되지 않는다는 것은 당연하다. 그러나, 본 발명의 특징, 성질 및 다양한 이익은 첨부 도면과 다음과 같은 바람직한 실시예의 상세한 설명에 의해 더욱 명확해질 것이다.
이하, 첨부 도면을 참조하면서 본 발명의 반도체 기억 장치 및 그 제조 방법의 구체적인 여러 실시예에 대하여 설명하기로 한다.
(제1 실시예)
먼저, 본 발명의 제1 실시예에 대하여 설명한다. 본 실시예에서는 반도체 기억 장치로서 NOR형 플래시 메모리를 개시한다.
도 1a 내지 도 1c는 본 발명의 제1 실시예에 따른 플래시 메모리의 대략적인 구성도로서, 도 1a는 반도체 기억 장치의 평면도, 도 1b는 도 1a의 I-I에 따른 대략적인 단면도, 도 1c는 도 1a의 II-II에 따른 대략적인 단면도이다. 또 본 실시예에서는 편의상 플래시 메모리의 메모리 셀 영역만 도시하고, 그 주변 회로 영역의 도시 등을 생략한다.
-제1 실시예에 따른 플래시 메모리의 주요 구성-
이 플래시 메모리는 행 방향으로 형성된 워드 라인(제어 게이트)(5)과 열 방향으로 배열되며 드레인(7)과 접속하는 비트 라인(9)이 마련되고, 워드 라인(5) 아래의 비트 라인(9)과의 교차 위치에 섬 형상의 부유 게이트(3)가 매트릭스 형상으로 마련되어 구성되어 있다. 또한 열 방향으로는 소정 수의 비트 라인(9)마다 소스(6)와 접속하는 소스 라인(10)이 마련되어 있다.
워드 라인(5) 사이에는 소스(6)와 드레인(7)이 교대로 형성되어 있고, 소스(6)에는 그라운드를 확보하기 위한 소스 콘택트 홀 형성 부위(60)가 마련되어 있으며, 드레인(7)에는 기록을 하기 위하여 비트 라인(9)과의 교차부마다 드레인 콘택트 홀 형성 부위(70)가 마련되어 있다.
비트 라인(9)이 배열되는 I-I 사이에서는 소스(6)의 폭이 좁고 드레인(7)의 폭이 넓게 형성되어 있으며, 또한 소스 라인(10)이 배열되는 II-II 사이에서는 소 스(6)의 폭이 넓고 드레인(7)의 폭이 좁게 형성되어 있다.
계속하여, 도 1a에 도시한 비트 라인(9)(I-I 사이)의 단면도인 도 1b 에 대하여 설명한다.
본 실시예의 플래시 메모리는 P형 실리콘으로 이루어지는 반도체 기판(1)과, 반도체 기판(1)의 표면에 형성된 N+ 확산층으로 이루어지는 소스(6) 및 드레인(7)과, 반도체 기판(1) 상에 형성된 제1 게이트 절연막(2)과, 메모리 셀마다 제1 게이트 절연막(2) 상에 섬 형상으로 형성되어 전하가 축적되는 부유 게이트(3)와, 부유 게이트(3) 상에 형성된 ONO막(산화막/질화막/산화막)으로 이루어지는 제2 게이트 절연막(4)과, 제2 게이트 절연막(4) 상에 형성되어 워드 라인을 구성하는 제어 게이트(5)와, 제1 게이트 절연막(2), 부유 게이트(3), 제2 게이트 절연막(4) 및 제어 게이트(5)의 4층 측벽에 보호막으로 형성된 측벽(8)을 구비하고 있다.
드레인(7)은 소스(6)보다도 낮은 불순물 농도로 얕게 형성된 저농도 불순물 영역(7a)과, 저농도 불순물 영역(7a)과 일부 중첩되고 이보다도 높은 불순물 농도로 깊게 형성된 고농도 불순물 영역(7b)으로 구성되어 있다. 저농도 불순물 영역(7a)은 제어 게이트(5)에 정합되어 형성되고, 고농도 불순물 영역(7b)은 측벽(8)에 정합되어 형성되어 있으며, 이 고농도 불순물 영역(7b) 상의 소정 부위에 드레인 콘택트 홀 형성 부위(70)가 존재한다.
또한 측벽(8)은 후술하는 소스 콘택트 홀 형성 부위(60) 근방을 제외하고는 소스(6)의 표면을 덮어 이를 폐쇄시키도록 형성됨과 동시에, 드레인(7)의 표면의 소정 영역을 노출시키도록 개방된 형상으로 형성되어 있다.
계속하여, 도 1a에 도시한 소스 라인(10)의 단면(II-II 사이)을 도시한 도 1c에 대하여 설명한다.
소스 라인(10)의 단면에 있어서는 드레인(7)의 폭이 좁고 소스(6)의 폭이 넓게 형성되어, 있으므로 드레인(7) 위는 측벽(8)에 의해 폐쇄되어 있지만, 소스(6) 위는 소정 영역을 개구하여 형성되어 있다.
소스(6)는 주로 N+ 확산층으로 형성되어 있으며, 소스 콘택트 홀 형성 부위(60)의 근방에만 고농도 불순물 영역(6b)을 가지도록 구성되어 있다.
-제1 실시예에 따른 플래시 메모리 제조 방법-
다음, 본 발명의 제1 실시예에 따른 플래시 메모리의 제조 방법에 대하여 설명한다.
도 2a 내지 도 4는 도 1b의 플래시 메모리의 제조 방법을 공정 순서에 따라 도시한 대략적인 단면도이다.
먼저, 도 2a에 도시한 바와 같이, P형 실리콘으로 이루어지는 반도체 기판(1)에, 예컨대 LOCOS 방법 등에 의해 소자 분리 구조(도시 생략)를 형성하여 소자 활성 영역을 나눈 후, 반도체 기판(1)의 표면을 온도 850℃ ~ 1050℃의 온도 조건에서 고온 가열하여, 실리콘 산화막(SiO2막)(11)을 두께 8nm 내지 15nm로 형성한다. 여기서는, 반도체 기판(1)의 표면을 소자 활성 영역으로 도시한다.
계속하여, 도 2b에 도시한 바와 같이, 인(P)이 농도 O.1 × 1020/cm3 ~ 3 × 1020/cm3 정도 도핑된 무정형 실리콘(α-Si)(12)을 CVD법으로 두께 50nm 내지 200nm로 퇴적한다. 여기서, 무정형 실리콘 대신 폴리 실리콘을 이용할 수도 있다.
계속하여, 도 2c에 도시한 바와 같이, 무정형 실리콘(12) 상에 포토리소그래피에 의해 레지스트 패턴(21)를 형성한 후, 레지스트 패턴(21)을 마스크로 하여 건식 에칭하여, 무정형 실리콘(12)으로 이루어지는 부유 게이트(3)와 실리콘 산화막(SiO2막)(11)으로 이루어지는 제1 게이트 절연막(2)을 형성한다.
계속하여, O2 플라즈마를 이용한 애싱 처리 등에 의해 레지스트 패턴(21)을 제거한 후, 도 2d에 도시한 바와 같이 ONO막(13)을 형성한다. 구체적으로는, 온도700℃ ~ 800℃의 조건에서의 CVD법에 의해 두께 4nm 내지 7nm의 산화막(13a)을 형성하고, 이어서 산화막(13a) 상에 온도 700℃ 내지 800℃의 조건에서의 CVD법에 의해 두께 8nm 내지 10nm의 질화막(13b)을 형성하며, 추가로 질화막(13b) 상에 온도900℃ ~ 1000℃의 조건에서의 열산화에 의해 두께 4nm 내지 7nm의 산화막(13c)을 형성한다. 이들 3개 층이 ONO막(13)으로서 부유 게이트(3)와 제어 게이트(5)간의 유전체막이 된다.
계속하여, 도 3a에 도시한 바와 같이, 인(P)이 농도 2 × 1020/cm3 ~ 3 × 1021 /cm3 로 도핑된 무정형 실리콘 또는 폴리 실리콘(14)을 CVD법에 의해 두께 100nm 내지 300nm로 퇴적한다. 또한, 포토리소그래피에 의해 무정형 실리콘(14) 상에 전극 형상의 레지스트 패턴(22)을 형성한다. 여기서, 무정형 실리콘 대신 폴리 실리콘을 이용할 수도 있다.
계속하여, 도 3b에 도시한 바와 같이, 레지스트 패턴(22)을 마스크로 하여 건식 에칭하여, 무정형 실리콘(14)으로 이루어지는 제어 게이트(5)와 ONO막(13)으로 이루어지는 제2 게이트 절연막(4)을 형성한다.
계속하여, O2 플라즈마를 이용한 애싱 처리 등에 의해 레지스트 패턴(22)을 제거한 후, 도 3c에 도시한 바와 같이, 포토리소그래피에 의해 반도체 기판(1)의 표면에 있어서의 제어 게이트(5)의 일측, 즉 소스(6) 형성 부위가 되는 반도체 기판(1)의 표면을 노출시키는 형상의 레지스트 패턴(23)을 형성한다. 그 후, 레지스트 패턴(23)을 마스크로 하여 비소(As)를 가속 에너지 20keV ~ 60keV, 경사각 O°정도, 도즈량 1 × 1O15/cm2 ~ 6 × 1O15/cm2의 조건에서 이온 주입하여, 코어 트랜지스터의 N형 확산층인 소스(6)를 형성한다.
계속하여, O2 플라즈마를 이용한 애싱 처리 등에 의해 레지스트 패턴(23)을 제거한 후, 도 3d에 도시한 바와 같이, 포토 리소그래피에 의해 반도체 기판(1)의 표면에 있어서의 제어 게이트(5)의 타측, 즉 드레인(7)의 형성 부위가 되는 반도체 기판(1)의 표면을 노출시키는 형상의 레지스트 패턴(24)을 형성한다. 그런 다음, 레지스트 패턴(24)을 마스크로 사용하여 비소(As)를 가속 에너지 20keV ~ 60keV, 경사각 O°정도, 도즈량 O.1 × 1O15/cm2 ~ O.8 × 1O15/cm2의 조건에서 이온 주입하여, 소스(6)를 형성하였을 때보다도 낮은 농도의 N형 확산층이 얕은 저농도 불순물 영역(7a)을 형성한다. 도 3d를 참조하면, 드레인(7)측은 저농도 불순물 영역(7a) 때문에 얕은 PN 접합의 천이 영역이 형성되고, 소스(6)측은 저농도 불순물 영역(7a)보다도 높은 농도의 N형 확산층이므로 깊은 PN 접합의 천이 영역이 형성되어 있다는 것을 알 수 있다.
계속하여, O2 플라즈마를 이용한 애싱 처리 등에 의해 레지스트 패턴(24)을 제거한 후, 도 4a에 도시한 바와 같이, CVD법에 의해 전면에 실리콘 산화막(TEOS)(15)을 두께 50nm 내지 150nm로 퇴적한다. 여기서, 실리콘 산화막 대신 실리콘 질화막을 이용할 수도 있다.
계속하여, 도 4b에 도시한 바와 같이, 실리콘 산화막(15)의 전면을 반응성 이온 에칭(RIE) 등에 의해 이방성 에칭(에치백)하고, 실리콘 산화막(15)을 제1 게이트 절연막(2), 부유 게이트(3), 제2 게이트 절연막(4) 및 제어 게이트(5)의 4개 층의 양측면에 남기고, 소스(6)의 표면을 폐쇄시키고, 드레인(7)의 저농도 불순물 영역(7a)의 표면을 개구하도록 측벽(8)을 형성한다. 단, 이 경우, 도 1c의 단면에 대응하는 부분, 즉 소스 콘택트 홀 형성 부위(60)의 근방에서는 측벽(8)이 드레인(7)의 표면을 폐쇄시키고 소스(6) 상의 소정 영역을 개구하도록 형성된다.
계속하여, 도 4c에 도시한 바와 같이, 전면에 비소(As)를 가속 에너지 10keV ~ 8OkeV, 경사각 O°정도, 도즈량 1 × 1O15/cm2 ~ 6 × 1O15/cm2의 조건에서 추가로 이온 주입을 행하고, 저농도 불순물 영역(7a)을 형성하였을 때보다도 높은 농도로 깊은 N형 확산층의 고농도 불순물 영역(7b)을 반도체 기판(1)의 제어 게이트(5) 및 측벽(8)의 타측에 형성한다. 이 때, 도 1c의 단면에 대응하는 부분에서는 소스(6)에 고농도 불순물 영역(6b)이 반도체 기판(1)의 제어 게이트(5) 및 측벽(8)의 일측에 형성된다. 이와 같이 추가의 이온 주입 공정은 주변 회로 영역에서의 소스/드레인 형성과 동시에 수행할 수 있으므로, 제작 공정을 증가시키지 않고 고농도 불순물 영역(7b)을 형성할 수 있다.
그런 다음, 전면을 덮는 층간 절연막(도시 생략)을 형성하고, 이 층간 절연막의 드레인(7)의 드레인 콘택트 홀 형성 부위(70) 및 소스(6)의 소스 콘택트 홀 형성 부위(60)에 각각 콘택트 홀을 형성한다. 그리고, 소스 콘택트 홀 형성 부위(60)　및 드레인　콘택트　홀　형성　부위(70)를 통하여 소스(6) 및 드레인(7)과 전기적으로 접속되는 비트 라인(9), 소스 라인(10)을 형성하여, 본 실시예의 플래시 메모리를 완성한다.
본 실시예에 따르면, 드레인(7)을 드레인 콘택트 홀 형성 부위(70)에서 저농도 불순물 영역(7a) 및 고농도 불순물 영역(7b)으로 형성하였으므로, 저농도 불순물 영역(7a)에 의해 쇼트 채널 효과를 억제함과 동시에, 고농도 불순물 영역(7b)에 의해 드레인(7)의 비트 라인(9)과의 콘택트 저항을 감소시킬 수 있다.
또한, 드레인(7)에 고농도 불순물 영역(7b)을 구비하도록 하였으므로, 예컨대 종래와 같이 저농도 불순물 영역(7a)으로만 구성한 것(도 4b의 상태 참조)에 비하여 PN 접합 천이 영역을 반도체 기판(1)의 표면으로부터 깊이 형성할 수 있으므로, PN 접합부의 내압을 향상시킬 수 있다.
또한, 도 4c의 추가의 이온 주입을 주변 회로 영역의 드레인/소스의 확산층 형성시에 행하도록 하여, 공정을 추가하지 않고 드레인(7)의 콘택트 저항 감소나 PN 접합부의 내압 향상을 도모할 수 있다.
(제2 실시예)
다음, 본 발명의 제2 실시예에 대하여 설명하기로 한다. 본 실시예에서는 제1 실시예와 마찬가지로 반도체 기억 장치로서 NOR형 플래시 메모리를 개시하는데, 드레인을 형성하는 형태가 다르다는 점에서 차이가 있다. 또, 제1 실시예에서 설명한 구성 요소 등에 대해서는 동일한 부호를 붙인다.
본 실시예에서는, 도 1a의 소스 콘택트 홀 형성 부위(60) 상에 마스크를 수행하고, 도 4c와 같이 추가로 이온 주입이 되지 않도록 하여, 소스 콘택트 홀 형성 부위(60)의 과도한 주입에 기인한 기판 결정 결함 등의 문제를 방지하도록 한 것이다.
-제2 실시예에 따른 플래시 메모리의 주요 구성-
도 5a 내지 도 5c는 본 발명의 제2 실시예에 따른 플래시 메모리의 대략적인 단면도로서, 도 5a는 그 평면도, 도 5b는 도 5a의 I-I에 따른 대략적인 단면도, 도 5c는 도 5a의 II-II에 따른 대략적인 단면도이다.
제2 실시예의 플래시 메모리는, 도 5a의 I-I간 단면이 제1 실시예의 플래시 메모리를 도시한 도 1b와 동일하지만, 도 5a의 II-II간 단면은 제1 실시예의 플래시 메모리를 도시한 도 1c와 달리 소스(6)에 고농도 불순물 영역(6b)을 형성하지 않도록 구성한 것이다. 이에 따라, 전술한 제1 실시예에 따른 각종 효과뿐 아니라, 소스 콘택트 홀 형성 부위(60)의 과도한 주입에 기인하여 발생하는 기판 결정 결함 등의 문제를 방지할 수 있고, 나아가 신뢰성이 높은 반도체 기억 장치로 만들 수 있다.
-제2 실시예에 따른 플래시 메모리의 제조 방법-
도 6a 내지 도 6c는 제2 실시예에 따른 플래시 메모리의 제조 방법을 도시한 대략적인 구성도로서, 도 6a는 그 평면도, 도 6b는 도 6a의 I-I에 따른 대략적인 단면도, 도 6c는 도 6a의 II-II에 따른 대략적인 단면도이다.
여기서는 먼저 도 2a 내지 도 4b의 각 공정을 거친다.
계속하여, 도 6a 내지 도 6c의 각 도면에 도시한 바와 같이, 레지스트 패턴(25)을 형성한다. 여기서, 레지스트 패턴(25)은 코어 트랜지스터의 소스(6) 형성 부위를 모두 마스크하도록 제어 게이트(5)에 따라 형성된다. 즉 도 6c에 도시한 바와 같이, 소스 콘택트 홀 형성 부위(60) 근방(제1 실시예에서는 개구되어 있던 영역) 위도 덮는 형상으로 형성된다. 이 레지스트 패턴(25) 형성 후, 전면에 비소(As)를 가속 에너지 10keV ~ 80keV, 경사각 0°정도, 도즈량 1 × 1O15/cm2 ~ 6 × 1O15/cm2의 조건에서 추가로 이온 주입을 행하고, 도 6b에 도시한 비트 라인(9)(I-I 사이)의 단면에서는, 도 4c와 마찬가지로 저농도 불순물 영역(7a)을 형성하였을 때보다도 높은 농도로 깊은 N형 확산층의 고농도 불순물 영역(7b)을 반도체 기판(1)의 제어 게이트(5) 및 측벽(8)의 타측에 형성한다. 한편, 도 6c에 도시한 소스 라인(10)(II-II 사이)의 단면에 있어서는, 소스(6) 위를 레지스트 패턴(25)이 마스크하고 있으므로 추가로 이온 주입이 되지 않고, 도 1c에 도시한 고농도 불순물 영역 (6b)이 형성되지 않는다.
그런 다음, O2 플라즈마를 이용한 애싱 처리 등에 의해 레지스트 패턴(25)을 제거하고, 전면을 덮는 층간 절연막(도시 생략)을 형성하여, 이 층간 절연막의 드레인(7)의 드레인 콘택트 홀 형성 부위(70) 및 소스(6)의 소스 콘택트 홀 형성 부위(60)에 각각 콘택트 홀을 형성한다. 그리고, 소스 콘택트 홀 형성 부위(60) 및 드레인 콘택트 홀 형성 부위(70)를 통하여 소스(6) 및 드레인(7)과 전기적으로 접속되는 비트 라인(9), 소스 라인(10)을 형성하여, 본 실시예의 플래시 메모리를 완성한다.
여기서, 제2 실시예의 각종 변형예에 대하여 설명하기로 한다.
[변형예 1]
도 7a 내지 도 7c는, 제2 실시예의 변형예 1에 따른 플래시 메모리 제조 방법을 도시한 대략적인 구성도로서, 도 7a는 그 평면도, 도 7b는 도 7a의 I-I에 따른 대략적인 단면도, 도 7c는 도 7a의 II-II에 따른 대략적인 단면도이다.
이 변형예 1에서는, 먼저 도 2a 내지 도 4b의 각 공정을 거친다.
계속하여, 도 7a 내지 도 7c의 각 도면에 도시한 바와 같이, 포토리소그래피에 의해 레지스트 패턴(26)을 형성한다. 여기서, 레지스트 패턴(26)은 소스 콘택트 홀 형성 부위(60)를 마스크하도록 소스 라인(10) 상을 따라 형성된다. 이 레지스트 패턴(26)의 형성 후, 전면에 비소(As)를 가속 에너지 1OkeV ~ 8OkeV, 경사각 O°정도, 도즈량 1 × 1O15/cm2 ~ 6 × 1015/cm2의 조건에서 추가로 이온 주입을 행하고, 도 7b에 도시한 비트 라인(9)(I-I 사이)의 단면에서는 도 4c와 마찬가지로, 저농도 불순물 영역(7a)을 형성하였을 때보다도 높은 농도의 N형 확산층의 고농도 불순물 영역(7b)을 반도체 기판(1)의 제어 게이트(5) 및 측벽(8)의 타측에 형성한다. 한편, 도 7c에 도시한 소스 라인(10)(II-II 사이)의 단면에서는 소스(6) 위를 레지스트 패턴(26)이 마스크하고 있으므로 추가로 이온 주입이 되지 않아, 도 1c에 도시한 고농도 불순물 영역(6b)이 형성되지 않는다.
그런 다음, O2 플라즈마를 이용한 애싱 처리 등에 의해 레지스트 패턴(26)을 제거하고, 전면을 덮는 층간 절연막(도시 생략)을 형성하여, 이 층간 절연막의 드레인(7)의 드레인 콘택트 홀 형성 부위(70) 및 소스(6)의 소스 콘택트 홀 형성 부위(60)에 각각 콘택트 홀을 형성한다. 그리고, 소스 콘택트 홀 형성 부위(60) 및 드레인 콘택트　홀　형성　부위(70)를 통하여 소스(6) 및 드레인(7)과 전기적으로 접속되는 비트 라인(9), 소스 라인(10)을 형성하여, 본 실시예의 플래시 메모리를 완성한다.
전술한 제2 실시예에 따른 마스크 패턴에서는, 선폭과의 위치 정합에 대한 요구가 엄격해지므로 DUV선을 이용한 임계층이 필요해지만, 변형예 1의 마스크 패턴에서는, 비교적 폭이 넓은(0.4㎛ ~ 1.5㎛) 패턴 레이아웃이 가능하므로, I선을 이용한 노광 장치로 충분하다. 이에 따라, 제조 공정의 비용이 절감되는 이점이 있다.
[변형예 2]
도 8a 내지 도 8c는 제2 실시예의 변형예 2에 따른 플래시 메모리의 제조 방법을 도시한 대략적인 구성도로서, 도 8a는 그 평면도, 도 8b는 도 8a의 I-I에 따른 대략적인 단면도, 도 8c는 도 8a의 II-II에 따른 대략적인 단면도이다.
제3 제조 방법에서는 먼저 도 2a 내지 도 4b의 각 공정을 거친다.
계속하여, 도 8a 내지 도 8c의 각 도면에 도시한 바와 같이, 포토리소그래피에 의해 레지스트 패턴(27)을 형성한다. 여기서, 레지스트 패턴(27)은 소스 콘택트 홀 형성 부위(60)만 마스크하는 형태로 형성된다. 이 레지스트 패턴(27) 형성 후, 전면에 비소(As)를 가속 에너지 10keV ~ 80keV, 경사각 O°정도, 도즈량 1 × 1O15/cm2 ~ 6 × 1O15/cm2의 조건에서 추가로 이온 주입을 행하고, 도 8b에 도시한 비트 라인(9)(I-I 사이)의 단면에서는 도 4c와 마찬가지로, 저농도 불순물 영역(7a)을 형성하였을 때보다도 높은 농도의 N형 확산층의 고농도 불순물 영역(7b)을 반도체 기판(1)의 제어 게이트(5) 및 측벽(8)의 타측에 형성한다. 한편, 도 8c에 도시한 소스 라인(10)(II-II 사이)의 단면에 있어서는 소스(6) 위를 레지스트 패턴(27)이 마스크하고 있으므로 추가로 이온 주입이 되지 않아, 도 1c에 도시한 고농도 불순물 영역(6b)이 형성되지 않는다.
그런 다음, O2 플라즈마를 이용한 애싱 처리 등에 의해 레지스트 패턴(27)을 제거하고, 전면을 덮는 층간 절연막(도시 생략)을 형성하여, 이 층간 절연막의 드레인(7)의 드레인 콘택트 홀 형성 부위(70) 및 소스(6)의 소스 콘택트 홀 형성 부위(60)에 각각 콘택트 홀을 형성한다. 그리고, 소스 콘택트 홀 형성 부위(60) 및 드레인 콘택트 홀 형성 부위(70)를 통하여 소스(6) 및 드레인(7)과 전기적으로 접속되는 비트 라인(9), 소스 라인(10)을 형성하여, 본 실시예의 플래시 메모리를 완성한다.
전술한 제2 실시예에 따른 마스크 패턴에서는 선폭과의 위치 정합에 대한 요구가 엄격해지므로 DUV선을 이용한 임계층이 필요해지는데, 변형예 2의 마스크 패턴에서는 비교적 폭이 넓은(0.4㎛ ~ 1.5㎛)의 패턴 레이아웃이 가능하므로, I 선을 이용한 노광 장치로 충분하다. 이에 따라, 제조 공정의 비용이 절감되는 이점이 있다.
다음, 도 9 내지 도 11에 도시한 플래시 메모리의 특성 검증 결과에 대하여 설명하기로 한다. 이러한 검증 결과는 도 4c의 공정에서 추가로 이온 주입을 행하여, 드레인(7)에 고농도 불순물 영역(7b)을 형성함에 따른 플래시 메모리의 특성을 검증한 것이다. 검증을 실시한 플래시 메모리로는, X가 추가로 이온 주입을 행하지 않은 도 4b에 도시된 것, Y가 추가로 이온 주입을 행한 도 1a 내지 도 1c에 도시된 것, Z가 추가로 이온 주입을 행한 도 5a 내지 도 5c에 도시한 것이다.
도 9는 각 플래시 메모리(X, Y, Z)의 드레인(7)의 콘택트 저항의 특성도이다. 도 9에 있어서, 상기 플래시 메모리가 형성된 하나의 반도체 웨이퍼에 대하여 각 위치를 측정하였으며, 가로축에는 측정 수를 나타내었다.
도 9에 도시한 바와 같이, 플래시 메모리 X의 콘택트 저항값에 대하여 플래시 메모리 Y 및 Z의 콘택트 저항이 현저히 감소하였고, 저항값이 안정되어 있음을 알 수 있다. 이에 따라, 도 4c의 공정에서 추가로 이온 주입을 행하여 드레인 콘택 트 홀 형성 부위(70)에 고농도 불순물 영역(7b)을 형성함에 따른 콘택트 부분의 신뢰성 향상을 실증할 수 있었다.
도 10은 각 플래시 메모리(X, Y, Z)의 코어 트랜지스터의 상호 컨덕턴스(gm)의 특성도이다. 도 10에 있어서, 하나의 반도체 장치에 대하여 각 위치를 측정하였으며, 가로축에는 측정 수를 나타내었다. ㎛
도 10에 도시한 바와 같이, 플래시 메모리 X에 대하여 플래시 메모리 Y 및 Z의 상호 컨덕턴스(gm) 값이 높아졌으므로 특성이 향상되었음을 알 수 있다. 이는 드레인(7)에 고농도 불순물 영역(7b)을 형성함으로써 콘택트 저항이 낮게 안정되고, 플래시 메모리의 신뢰성이 향상되었음을 실증할 수 있었다.
도 11은 각 플래시 메모리(X, Y, Z)의 드레인(7)의 접합 내압 특성도이다. 도 11에 있어서, 상기 플래시 메모리가 형성된 하나의 반도체 웨이퍼에 대하여 각 위치를 측정하였으며, 가로축에는 측정 수를 나타내었다.
도 11에 도시한 바와 같이, 플래시 메모리 X의 접합 내압에 대하여 플래시 메모리 Y 및 Z의 접합 내압이 현저하게 향상되었음을 알 수 있다. 이에 따라, 도 4c의 공정에서 추가로 이온 주입을 행하여, 드레인(7)에 고농도 불순물 영역(7b)을 반도체 기판(1)의 표면으로부터 깊게 형성함에 따라 드레인(7)의 접합 내압이 향상되었음을 실증할 수 있었다.
(제3 실시예)
본 발명을 적용한 반도체 기억 장치로서 NOR형 플래시 메모리를 적용한 각종 실시예를 설명하였으나, 본 발명의 제3 실시예로서 반도체 기판(실리콘 기판), ONO막, 게이트 전극(다결정 실리콘막)의 층 구성으로 이루어지는 부유 게이트를 갖지 않는 질화막 전하 축적형, 소위 MONOS형 반도체 기억 장치에 적용한다. 또, 매립 비트 라인 겸용 소스/드레인을 가지며, 워드 라인(게이트 전극)과 평행한 채널을 갖는 소위 매설 비트 라인형 SONOS 구조의 반도체 기억 장치에 적용하는 것도 가능하다.
도 12a 내지 도 12c는 본 발명의 제3 실시예를 도시한 MONOS형 반도체 기억 장치의 대략적인 구성도로서, 도 12a는 그 평면도, 도 12b는 도 12a의 I-I에 따른 대략적인 단면도, 도 12c는 도 12a의 II-II에 따른 대략적인 단면도이다.
도 12a에 도시한 비트 라인(9)(I-I 사이)의 단면도인 도 12b에 대하여 설명한다. 도 12b에 도시한 바와 같이, MONOS형 반도체 기억 장치는 P형 실리콘으로 이루어지는 반도체 기판(1)과, 반도체 기판(1)의 표면에 형성된 N+ 확산층으로 이루어지는 소스(6) 및 드레인(7)과, ONO막으로 이루어지는 게이트 절연막(4)과, 게이트 절연막(4) 상에 형성되고, 워드 라인으로서 기능하는 게이트 전극(50)과, 게이트 절연막(4) 및 게이트 전극(50)의 2개 층의 측벽에 보호막으로서 형성된 측벽(8)을 구비하고 있다.
드레인(7)은 소스(6)의 N+ 확산층보다도 낮은 농도로 얕게 형성된 저농도 불순물 영역(7a)과, 저농도 불순물 영역(7a)보다도 높은 농도로 깊게 형성된 고농도 불순물 영역(7b)으로 구성되어 있다. 고농도 불순물 영역(7b)은 측벽(8)을 마스크 로 하여 이에 정합되어 반도체 기판(1)의 표면층에 형성되어 있고, 이 고농도 불순물 영역(7b) 상에 드레인 콘택트 홀 형성 부위(70)가 존재한다.
또한, 측벽(8)은 소스(6) 위를 폐쇄하도록 구성됨과 동시에, 드레인(7)의 소정 영역을 개구하도록 구성되어 있다.
계속하여, 도 12a에 도시한 소스 라인(10)의 단면(II-II 사이)도인 도 1c에 대하여 설명한다. 도 12c에 도시한 바와 같이, 소스 라인(10)의 단면은 드레인(7)의 폭이 좁고 소스(6)의 폭이 넓게 형성되어 있으므로, 드레인(7) 위는 측벽(8)에 의해 폐쇄되어 있지만, 소스(6) 위는 소정 영역을 개구하도록 형성되어 있다.
소스(6)는 N+ 확산층(6)과 고농도 불순물 영역(7b)을 형성할 때 형성되는 고농도 불순물 영역(6b)으로 구성된다. 고농도 불순물 영역(6b)은 반도체 기판(1)의 게이트 전극(50) 및 측벽(8)의 일측에 형성되어 있고, 이 고농도 불순물 영역(6b) 상에 소스 콘택트 홀 형성 부위(60)가 존재한다. 또한, 소스 콘택트 홀 형성 부위(60) 상에 마스크를 행하고, 추가로 이온 주입에 의한 고농도 불순물 영역(6b)이 형성되지 않도록 하여, 소스 콘택트 홀 형성 부위(60)의 과도한 주입에 기인하여 발생하는 기판 결정 결함 등의 문제를 방지하도록 구성하는 것도 가능하다.
본 발명에 따르면, 쇼트 채널 효과를 개선하여 프로그래밍 효율을 향상시키면서 드레인 콘택트 저항을 감소시킨다는 상반되는 2개의 요구를 만족시키면서 드레인 내압을 향상시킨 신뢰성이 높은 반도체 기억 장치를 실현할 수 있다.

Claims (26)

  1. 반도체 기판과,
    상기 반도체 기판 상에 형성된 게이트 절연막과,
    상기 게이트 절연막 상에 패턴 형성되어 이루어지는 게이트 전극과,
    상기 게이트 전극의 양측에 있어서의 상기 반도체 기판의 표면층에 형성된 소스/드레인 확산층과,
    상기 게이트 전극의 측면에 형성된 한 쌍의 측벽막
    을 포함하며,
    상기 소스/드레인 확산층 중 소스 확산층은 상기 게이트 전극에 정합되어 형성됨과 동시에,
    드레인 확산층은 상기 소스 확산층에 비하여 낮은 불순물 농도로 상기 게이트 전극에 정합되어 형성되는 저농도 불순물 영역과 상기 저농도 불순물 영역에 비하여 높은 불순물 농도로 상기 측벽막에 정합되어 형성되는 고농도 불순물 영역을 갖는 것을 특징으로 하는 반도체 기억 장치.
  2. 삭제
  3. 삭제
  4. 삭제
  5. 반도체 기판과,
    상기 반도체 기판 상에 형성된 제1 게이트 절연막과,
    상기 제1 게이트 절연막 상에 섬 형상으로 패턴 형성되어 전하를 축적하는 부유 게이트와,
    상기 부유 게이트 상에 형성된 제2 게이트 절연막과,
    상기 제2 게이트 절연막 상에 패턴 형성되어 이루어지는 제어 게이트와,
    상기 제어 게이트의 양측에 있어서의 상기 반도체 기판의 표면층에 형성된 소스/드레인 확산층과,
    상기 제어 게이트의 측면에 형성된 한 쌍의 측벽막
    을 포함하며,
    상기 소스/드레인 확산층 중 소스 확산층은 상기 제어 게이트에 정합되어 형성됨과 동시에,
    드레인 확산층은 상기 소스 확산층에 비하여 낮은 불순물 농도로 상기 제어 게이트에 정합되어 형성되는 저농도 불순물 영역과 상기 저농도 불순물 영역에 비하여 높은 불순물 농도로 상기 측벽막에 정합되어 형성되는 고농도 불순물 영역을 갖는 것을 특징으로 하는 반도체 기억 장치.
  6. 제1항 또는 제5항에 있어서, 상기 고농도 불순물 영역에 콘택트 홀 형성 부위를 마련하는 것을 특징으로 하는 반도체 기억 장치.
  7. 제1항 또는 제5항에 있어서, 상기 소스 확산층 위를 상기 측벽막이 덮고 있는 것을 특징으로 하는 반도체 기억 장치.
  8. 삭제
  9. 반도체 기판 상에 게이트 절연막을 통하여 게이트 전극을 패턴 형성하는 공정과,
    상기 게이트 전극의 일측에 있어서의 상기 반도체 기판의 표면층에 불순물을 도입하여 소스 확산층을 형성하는 공정과,
    상기 게이트 전극의 타측에 있어서의 상기 반도체 기판의 표면층에 상기 일측에 비하여 낮은 농도로 불순물을 도입하여 저농도 불순물 영역을 형성하는 공정과,
    상기 게이트 전극의 측면에 한 쌍의 측벽막을 형성하는 공정과,
    상기 게이트 전극 및 상기 측벽막의 상기 타측에 있어서의 상기 반도체 기판의 표면층에 고농도로 불순물을 도입하여 상기 저농도 불순물 영역과 일부 중첩되는 고농도 불순물 영역을 형성하여 상기 저농도 불순물 영역 및 상기 고농도 불순물 영역으로 이루어지는 드레인 확산층을 형성하는 공정
    을 포함하는 것을 특징으로 하는 반도체 기억 장치의 제조 방법.
  10. 삭제
  11. 삭제
  12. 삭제
  13. 삭제
  14. 삭제
  15. 삭제
  16. 반도체 기판 상에 제1 게이트 절연막을 통하여 전하를 축적하는 섬 형상의 부유 게이트를 패턴 형성하는 공정과,
    상기 부유 게이트 상에 제2 게이트 절연막을 통하여 제어 게이트를 패턴 형성하는 공정과,
    상기 제어 게이트의 일측에 있어서의 상기 반도체 기판의 표면층에 불순물을 도입하여 소스 확산층을 형성하는 공정과,
    상기 제어 게이트의 타측에 있어서의 상기 반도체 기판의 표면층에 상기 일측에 비하여 낮은 농도로 불순물을 도입하여 저농도 불순물 영역을 형성하는 공정과,
    상기 제어 게이트의 측면에 한 쌍의 측벽막을 형성하는 공정과,
    상기 제어 게이트 및 상기 측벽막의 상기 타측에 있어서의 상기 반도체 기판의 표면층에 고농도로 불순물을 도입하여 상기 저농도 불순물 영역과 일부 중첩되는 고농도 불순물 영역을 형성하여 상기 저농도 불순물 영역 및 상기 고농도 불순물 영역으로 이루어지는 드레인 확산층을 형성하는 공정
    을 포함하는 것을 특징으로 하는 반도체 기억 장치의 제조 방법.
  17. 제9항 또는 제16항에 있어서, 상기 고농도 불순물 영역은 주변 회로 영역의 불순물 확산층과 동시에 형성되는 것을 특징으로 하는 반도체 기억 장치의 제조 방법.
  18. 삭제
  19. 삭제
  20. 삭제
  21. 삭제
  22. 삭제
  23. 제1항 또는 제5항에 있어서, 상기 고농도 불순물 영역은 상기 저농도 불순물 영역보다도 상기 반도체 기판의 표면으로부터 깊게 형성되는 것을 특징으로 하는 반도체 기억 장치.
  24. 제1항 또는 제5항에 있어서, 상기 드레인 확산층은 비트선에 접속되는 것을 특징으로 하는 반도체 기억 장치.
  25. 제9항 또는 제16항에 있어서, 상기 고농도 불순물 영역은 상기 저농도 불순물 영역보다도 상기 반도체 기판의 표면으로부터 깊게 형성되는 것을 특징으로 하는 반도체 기억 장치의 제조 방법.
  26. 제9항 또는 제16항에 있어서,
    상기 소스 확산층 및 상기 드레인 확산층에는 각각 소스 콘택트, 드레인 콘택트가 형성되고,
    상기 드레인 확산층의 고농도 불순물 영역은, 소스 콘택트 홀의 형성 개소를 덮는 마스크를 형성하고, 이 마스크를 이용하여 불순물 이온 주입을 행하는 것에 의해 형성되는 것을 특징으로 하는, 반도체 기억 장치의 제조 방법.
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