KR100255135B1 - 반도체 장치의 제조 방법 - Google Patents

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Abstract

반도체 장치의 제조 방법이 개시되어 있다. 제1 도전형의 반도체 기판의 상부에 게이트 절연층 및 게이트를 순차적으로 형성한다. 상기 게이트를 마스크로 이용하여 제2 도전형의 불순물을 제1 도즈로 이온주입함으로써 제2 도전형의 제1 활성 영역을 형성한다. 상기 게이트의 측벽에 절연물질로 이루어진 측벽 스페이서를 형성한다. 게이트와 게이트 간의 공간이 협소한 영역을 마스킹한 후, 제2 도전형의 제2 불순물을 상기 제1 도즈보다 높은 제2 도즈로 이온주입함으로써 제2 도전형의 제2 활성 영역을 형성한다. 그리고, 노출된 제1 및 제2 활성 영역과 게이트의 상부에 실리사이드층을 형성한다. 협소한 영역에서 실리콘의 확산을 방지하는 고용한계를 초과한 불순물이 없게 되므로 실리사이데이션이 제대로 이루어진다.

Description

반도체 장치의 제조 방법
본 발명은 반도체 장치의 제조 방법에 관한 것으로, 보다 상세하게는 협소한 활성 영역에서 실리사이데이션(silicidation)이 제대로 이루어지지 않는 것을 방지할 수 있는 반도체 장치의 제조 방법에 관한 것이다.
반도체 장치가 고집적화, 고성능화 및 저전압화됨에 따라, 미세 패턴 형성을 통한 트랜지스터 및 메모리 셀에서의 게이트 길이의 감소 및 소자 특성의 향상을 만족시키기 위하여 저저항 게이트 물질이 요구되고 있다. 또한, 저전압화에 따른 트랜지스터 및 메모리 셀의 채널 전류를 증가시키기 위하여 게이트 절연층의 두께가 점차 감소되고 있다. 또한, 상기한 트랜지스터의 게이트 길이의 감소로 인한 쇼트-채널 효과(short channel effect)의 방지 및 펀치스루우(punchthrough)에 대한 마진 확보를 위하여, 소오스/드레인 영역의 접합 깊이(junction depth)를 얕게 형성하면서 동시에 소오스/드레인 영역의 기생 저항, 예컨대 면 저항(sheet resistance) 및 콘택 저항을 감소시켜야 한다.
이에 따라, 게이트 및 소오스/드레인 영역의 표면에 실리사이드층(silicide layer)을 형성함으로써 게이트의 비저항 및 소오스/드레인 영역의 면 저항과 접촉 저항을 감소시킬 수 있는 살리사이드(self-aligned silicide; salicide) 공정에 대한 연구가 진행되고 있다. 살리사이드 공정이란, 게이트 전극 및 소오스/드레인 영역에만 선택적으로 티타늄 실리사이드(TiSix) 등의 실리사이드층을 형성하는 공정이다.
도 1은 종래의 살리사이드 공정을 이용한 반도체 장치의 수직 단면도로서, N-채널 모스(metal oxide semiconductor; MOS) 트랜지스터를 도시한다.
도 1을 참조하면, 필드 산화막(도시하지 않음)에 의하여 활성 영역이 정의되어진 실리콘 기판(10)의 표면에 열산화 공정을 수행하여 게이트 절연층(12)을 성장시킨 후, 그 위에 게이트용 도전층으로서, 예컨대 폴리실리콘층을 화학 기상 증착(chemical vapor deposition; CVD) 방법으로 증착한다. 이어서, 이온주입을 행하여 상기 폴리실리콘층을 N형으로 도핑시킨 후, 사진식각 공정으로 상기 폴리실리콘층을 패터닝하여 게이트(14)를 형성한다.
이어서, 상기 게이트(14)를 이온 주입 마스크로 이용하여 N형 불순물(dopant), 예컨대 인(Ph)을 낮은 도즈(low dose)량 예컨대 1E13~9E14 ions/cm2로 이온주입함으로써, 상기 게이트(14) 양측의 기판(10) 표면에 LDD(lightly doped drain) 영역으로 제공되는 N-활성 영역(16)을 형성한다.
다음에, 상기 N-활성 영역(16)이 형성된 결과물의 상부에 절연층을 증착하고, 상기 절연층을 반응성 이온 식각(reactive ion etching; RIE)과 같은 이방성 식각 방법으로 에치백(etch-back)함으로써, 상기 게이트(14)의 측벽에 스페이서(18)를 형성한다. 여기서, 상기 절연층은 실리사이드 반응을 저지할 수 있는 물질, 예컨대 질화물이나 산화물로 형성한다. 다음에, 상기 측벽 스페이서(18) 및 게이트(14)를 이온 주입 마스크로 이용하여 N형 불순물, 예컨대 비소(As)를 높은 도즈(high dose), 예컨대 1E15 ions/cm2이상의 도즈로 이온주입함으로써, 상기 측벽 스페이서(18) 양측의 기판(10) 표면에 고농도의 소오스/드레인 영역으로 제공되는 N+활성 영역(20)을 형성한다.
이어서, 상기 N+활성 영역(20)이 형성된 결과물의 상부에 실리사이드를 형성하기 위한 금속 물질로, 예컨대 티타늄(Ti)을 증착한 후, 상기 티타늄에 대해 고속 열처리(rapid thermal annealing; RTA) 또는 로(furnace)를 이용한 열처리를 실시하면 티타늄이 실리콘과 접촉되어 있는 영역에서 실리사이드 반응이 유발된다. 그 결과, 노출된 N-및 N+활성 영역(16, 20)과 게이트(14)의 표면에 티타늄 실리사이드층(TiSi2)(22)이 형성된다. 이어서, 상기 실리사이드층(22), 실리콘 기판(10) 및 게이트 절연층(12)에 손상을 주지않는 에천트(etchant)를 사용하여 미반응된 티타늄층을 선택적으로 제거한다.
그러나, 상술한 종래 방법에 의하면, 협소한 영역에서 활성 영역(도 1의 "A" 참조)의 표면에서 실리사이데이션이 제대로 이루어지지 못하는 문제가 발생한다. 이러한 현상은 실리콘 기판(10) 내의 불순물 농도와 관계가 있기 때문으로, 실리콘 기판(10)에 행해진 1E15 ions/cm2이상의 높은 도즈의 이온주입에 의하여 실리콘 내에서 고용한계(solid solubility)를 초과한 불순물들이 계면에서 편석(segregation)되거나 파일-업(pile-up)되어 실리콘의 확산을 방해함으로써 일어나는 것으로 알려져 있다. 또한, 이러한 현상은 인(Ph)보다 비소(As)의 경우가 더 심하게 나타난다.
상술한 현상으로 인하여 게이트(14)와 게이트(14) 간의 간격이 좁은 영역(도 1의 "A" 참조)에서는 더욱 실리콘의 확산이 어렵게 되어, 넓은 활성 영역에 비해서 실리사이드 반응이 제대로 이루어지지 못하거나 면저항이 높아지게 되는 문제가 발생한다. 예를 들어, 메모리 셀의 공통 소오스(Vss)단과 연결되는 트랜지스터의 소오스 영역이 협소할 경우, 티타늄 실리사이드층을 형성할 때 상기 협소한 영역에서 기판의 실리콘이 충분히 확산되지 못하게 되어 상기 소오스 영역으로부터 Vss 패턴까지의 면저항이 증가하게 되거나, 심할 경우 실리사이드층이 전혀 형성되지 못하게 되어 소자의 저전압 동작영역에서의 전압 마진이 줄어들게 된다.
따라서, 본 발명의 목적은 협소한 활성 영역에서 실리사이데이션이 제대로 이루어지지 않는 것을 최소화 하거나 방지할 수 있는 반도체 장치의 제조 방법을 제공하는데 있다.
도 1은 종래의 살리사이드 공정을 이용한 반도체 장치의 수직 단면도이다.
도 2 내지 도 6은 본 발명에 의한 반도체 장치의 제조 방법을 설명하기 위한 단면도들이다.
<도면의 주요 부분에 대한 부호의 설명>
100 : 실리콘 기판 102 : 게이트 절연층
104 : 게이트 106 : N-활성 영역
108 : 측벽 스페이서 112 : N+활성 영역
114 : 실리사이드층
상기 목적을 달성하기 위하여 본 발명은, 제1 도전형의 반도체 기판의 상부에 게이트 절연층 및 게이트를 순차적으로 형성하는 단계; 상기 게이트를 마스크로 이용하여 제2 도전형의 불순물을 제1 도즈로 이온주입함으로써 제2 도전형의 제1 활성 영역을 형성하는 단계; 상기 게이트의 측벽에 절연물질로 이루어진 측벽 스페이서를 형성하는 단계; 게이트와 게이트 간의 공간이 협소한 영역을 마스킹한 후, 제2 도전형의 제2 불순물을 상기 제1 도즈보다 높은 제2 도즈로 이온주입함으로써 제2 도전형의 제2 활성 영역을 형성하는 단계; 그리고 노출된 제1 및 제2 활성 영역과 게이트의 상부에 실리사이드층을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법을 제공한다.
바람직하게는, 상기 제1 도즈는 1E13 ions/cm2이상의 도즈이고, 상기 제2 도즈는 1E15 ions/cm2이상의 도즈이다.
바람직하게는, 상기 실리사이드층을 형성하는 단계는, 상기 게이트와 제1 및 제2 활성 영역의 상부가 노출되어진 결과물의 상부에 금속층을 증착하는 단계; 및 상기 금속층에 열처리를 가하여 상기 노출된 게이트와 제1 및 제2 활성 영역의 상부에 실리사이드층을 형성하는 단계로 이루어진다.
또한, 상기 목적을 달성하기 위하여 본 발명은, 제1 도전형의 반도체 기판의 상부에 게이트 절연층 및 게이트를 순차적으로 형성하는 단계; 상기 게이트를 마스크로 이용하여 제2 도전형의 불순물을 제1 도즈로 이온주입함으로써 제2 도전형의 제1 활성 영역을 형성하는 단계; 상기 게이트의 측벽에 절연물질로 이루어진 측벽 스페이서를 형성하는 단계; 활성 영역의 폭이 좁은 영역을 마스킹한 후, 제2 도전형의 제2 불순물을 상기 제1 도즈보다 높은 제2 도즈로 이온주입함으로써 제2 도전형의 제2 활성 영역을 형성하는 단계; 그리고 노출된 제1 및 제2 활성 영역과 게이트의 상부에 실리사이드층을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법을 제공한다.
상술한 바와 같이 본 발명에 의하면, 높은 도즈의 이온주입 공정을 실시할 때 협소한 영역, 즉 게이트와 게이트 사이의 공간이 좁은 영역이나 활성 영역의 폭이 좁은 영역을 마스킹함으로써, 상기 협소한 영역에 높은 도즈의 이온주입이 행해지지 않도록 한다. 따라서, 상기 협소한 영역에서 실리콘의 확산을 방지하는 고용한계를 초과한 불순물이 없게 되므로 실리사이데이션이 제대로 이루어진다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하고자 한다.
도 2 내지 도 6은 본 발명에 의한 반도체 장치의 제조 방법을 설명하기 위한 단면도들로서, N-채널 모스 트랜지스터를 도시한다.
도 2는 게이트(104)를 형성하는 단계를 도시한다. 필드 산화막(도시하지 않음)에 의하여 활성 영역이 정의되어진 실리콘 기판(100)의 표면에 열산화 공정을 수행하여 게이트 절연층(102)을 성장시킨 후, 그 위에 게이트용 도전층으로서, 예컨대 폴리실리콘층을 화학 기상 증착(CVD) 방법으로 증착한다. 이어서, 이온주입의 방법에 의해 상기 폴리실리콘층을 N형으로 도핑시킨 후, 사진식각 공정으로 상기 폴리실리콘층을 패터닝하여 게이트(104)를 형성한다. 여기서, 상기 이온주입 공정을 별도로 함이 없이 N형으로 도프드된 폴리실리콘층을 바로 화학 기상 증착(CVD)으로 증착하는 것도 가능하다.
도 3은 N-활성 영역(106)을 형성하는 단계를 도시한다. 상기와 같이 게이트(104)를 형성한 후, 상기 게이트(104)를 이온 주입 마스크로 이용하여 N형 불순물(105), 예컨대 인(Ph)을 1E13 ions/cm2이상의 도즈로 이온주입한다. 그 결과, 상기 게이트(104) 양측의 기판(100) 표면에 LDD 영역으로 제공되는 N-활성 영역(106)이 형성된다.
도 4는 측벽 스페이서(108)를 형성하는 단계를 도시한다. 상기와 같이 N-활성 영역(106)을 형성한 후, 결과물의 상부에 절연층을 증착한다. 이어서, 상기 절연층을 반응성 이온 식각(RIE)과 같은 이방성 식각 방법으로 에치백함으로써, 상기 게이트(104)의 측벽에 스페이서(108)를 형성한다. 여기서, 상기 절연층은 실리사이드 반응을 저지할 수 있는 물질, 예컨대 질화물이나 산화물로 형성하는 것이 바람직하다.
도 5는 N+활성 영역(112)을 형성하는 단계를 도시한다. 상기와 같이 측벽 스페이서(108)를 형성한 후, 사진 공정을 통해 게이트(104)와 게이트(104) 간의 공간이 협소한 영역을 마스킹하도록 포토레지스트 패턴(109)을 형성한다. 예를 들어, 상기 측벽 스페이서(108)의 길이를 0.15μm로 할 때, 게이트(104)와 게이트(104) 간의 거리는 0.35∼0.5μm 정도가 되므로 실제 활성 영역이 되는 공간은 0.1μm 정도의 짧은 영역이 된다. 따라서, 이러한 영역을 포토레지스트 패턴(109)으로 마스킹한다.
이어서, 상기 포토레지스트 패턴(109)을 이온주입 마스크로 사용하여 N형 불순물(110), 예컨대 비소(As)를 1E15 ions/cm2이상의 도즈로 이온주입함으로써, 상기 측벽 스페이서(108) 양측의 기판(100) 표면에 고농도의 소오스/드레인 영역으로 제공되는 N+활성 영역(112)을 형성한다. 이때, 포토레지스트 패턴(109)으로 마스킹된 영역에는 상기 N+이온주입이 행해지지 않으므로, 상기 마스킹된 영역에서는 실리콘의 확산을 방지하는 고용한계를 초과한 불순물이 없게 된다.
도 6은 실리사이드층(114)을 형성하는 단계를 도시한다. 상기와 같이 N+활성 영역(112)을 형성한 후, 상기 포토레지스트 패턴(109)을 제거한다. 이어서, 상기 결과물의 상부에 실리사이드를 형성하기 위한 금속 물질로, 예컨대 티타늄(Ti), 코발트(Co) 또는 탄탈륨(Ta)을 증착한다. 계속해서, 상기 금속 물질에 대해 고속 열처리(RTA) 또는 로(furnace)를 이용한 열처리를 실시하면, 상기 금속 물질이 실리콘과 접촉되어 있는 영역에서 실리사이드 반응이 유발된다. 그 결과, 노출된 게이트(104) 및 활성 영역(106, 112)의 상부에 실리사이드층(114), 예컨대 티타늄 실리사이드층(TiSi2), 코발트 실리사이드층(CoSi2) 또는 탄탈륨 실리사이드층(TaSi2)이 형성된다. 이어서, 상기 실리사이드층(114), 실리콘 기판(100) 및 게이트 절연층(102)에 손상을 주지않는 에천트를 사용하여 미반응된 티타늄층을 선택적으로 제거한다.
그리고, 도시하지는 않았으나, 상기 실리사이드층(114)이 형성된 결과물의 상부에 절연층을 증착한 후, 사진식각 공정을 통해 상기 절연층을 예컨대 RIE 방법으로 이방성 식각함으로써 상기 N+활성 영역(112)의 일부를 노출시키는 콘택 윈도우를 형성한다. 다음에, 상기 콘택 윈도우의 내부에 금속 물질을 증착하여 상기 N+활성 영역(112) 또는 실리사이드층(114)과 접촉하는 금속층을 형성함으로써, 원하는 트랜지스터를 구동시킨다.
본 발명의 바람직한 다른 실시예에 의하면, 게이트의 엣지와 활성 영역의 엣지까지의 거리, 즉 게이트의 엣지로부터 필드 영역의 엣지까지의 거리가 짧아서 활성 영역이 좁은 경우에도 상술한 제조 방법을 적용할 수 있다.
상술한 바와 같이 본 발명에 의하면, 높은 도즈의 이온주입 공정을 실시할 때 협소한 영역, 즉 게이트와 게이트 사이의 공간이 좁은 영역이나 활성 영역의 폭이 좁은 영역을 마스킹함으로써, 상기 협소한 영역에 높은 도즈의 이온주입이 행해지지 않도록 한다. 따라서, 상기 협소한 영역에서 실리콘의 확산을 방지하는 고용한계를 초과한 불순물이 없게 되므로 실리사이데이션이 제대로 이루어진다.
상술한 바와 같이, 본 발명의 바람직한 실시예를 참조하여 설명하였지만 해당 기술 분야의 숙련된 당업자라면 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims (8)

  1. 제1 도전형의 반도체 기판의 상부에 게이트 절연층 및 게이트를 순차적으로 형성하는 단계;
    상기 게이트를 마스크로 이용하여 제2 도전형의 불순물을 제1 도즈로 이온주입함으로써 제2 도전형의 제1 활성 영역을 형성하는 단계;
    상기 게이트의 측벽에 절연물질로 이루어진 측벽 스페이서를 형성하는 단계;
    게이트와 게이트 간의 공간이 협소한 영역을 마스킹한 후, 제2 도전형의 제2 불순물을 상기 제1 도즈보다 높은 제2 도즈로 이온주입함으로써 제2 도전형의 제2 활성 영역을 형성하는 단계; 그리고
    노출된 제1 및 제2 활성 영역과 게이트의 상부에 실리사이드층을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  2. 제1항에 있어서, 상기 제1 도즈는 1E13 ions/cm2이상의 도즈인 것을 특징으로 하는 반도체 장치의 제조 방법.
  3. 제1항에 있어서, 상기 제2 도즈는 1E15 ions/cm2이상의 도즈인 것을 특징으로 하는 반도체 장치의 제조 방법.
  4. 제1항에 있어서, 상기 실리사이드층을 형성하는 단계는,
    상기 게이트와 제1 및 제2 활성 영역의 상부가 노출되어진 결과물의 상부에 금속층을 증착하는 단계; 및 상기 금속층에 열처리를 가하여 상기 노출된 게이트와 제1 및 제2 활성 영역의 상부에 실리사이드층을 형성하는 단계로 이루어진 것을 특징으로 하는 반도체 장치의 제조 방법.
  5. 제1 도전형의 반도체 기판의 상부에 게이트 절연층 및 게이트를 순차적으로 형성하는 단계;
    상기 게이트를 마스크로 이용하여 제2 도전형의 불순물을 제1 도즈로 이온주입함으로써 제2 도전형의 제1 활성 영역을 형성하는 단계;
    상기 게이트의 측벽에 절연물질로 이루어진 측벽 스페이서를 형성하는 단계;
    활성 영역의 폭이 좁은 영역을 마스킹한 후, 제2 도전형의 제2 불순물을 상기 제1 도즈보다 높은 제2 도즈로 이온주입함으로써 제2 도전형의 제2 활성 영역을 형성하는 단계; 그리고
    노출된 제1 및 제2 활성 영역과 게이트의 상부에 실리사이드층을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  6. 제4항에 있어서, 상기 제1 도즈는 1E13 ions/cm2이상의 도즈인 것을 특징으로 하는 반도체 장치의 제조 방법.
  7. 제4항에 있어서, 상기 제2 도즈는 1E15 ions/cm2이상의 도즈인 것을 특징으로 하는 반도체 장치의 제조 방법.
  8. 제4항에 있어서, 상기 실리사이드층을 형성하는 단계는,
    상기 게이트와 제1 및 제2 활성 영역의 상부가 노출되어진 결과물의 상부에 금속층을 증착하는 단계; 및 상기 금속층에 열처리를 가하여 상기 노출된 게이트와 제1 및 제2 활성 영역의 상부에 실리사이드층을 형성하는 단계로 이루어진 것을 특징으로 하는 반도체 장치의 제조 방법.
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