JPH08213616A - 集積回路における隆起型ソース／ドレイン領域の製造方法 - Google Patents
集積回路における隆起型ソース／ドレイン領域の製造方法Info
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- JPH08213616A JPH08213616A JP7283633A JP28363395A JPH08213616A JP H08213616 A JPH08213616 A JP H08213616A JP 7283633 A JP7283633 A JP 7283633A JP 28363395 A JP28363395 A JP 28363395A JP H08213616 A JPH08213616 A JP H08213616A
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Abstract
(57)【要約】
【課題】 隆起型ソース領域及びドレイン領域を具備す
る平坦化トランジスタを製造する方法を提供する。 【解決手段】 半導体集積回路のプレーナトランジスタ
を製造する方法及びそれによって製造される集積回路が
提供される。絶縁体内に取囲まれているトランジスタが
基板（５０）上に形成される。該トランジスタに隣接し
て基板内に第一ソース及びドレイン領域（７６）が形成
される。第一基板ソース及びドレイン領域の露出された
部分の上で該トランジスタに隣接して導電性隆起型第二
ソース及びドレイン領域（８０）が形成される。該隆起
型第二ソース及びドレイン領域は、その隆起型第二ソー
ス及びドレイン領域の上表面が該トランジスタの上表面
と実質的に同一面状であるように形成される。該トラン
ジスタを取囲む誘電体は、該トランジスタを該隆起型第
二ソース及びドレイン領域から電気的に分離させる。
る平坦化トランジスタを製造する方法を提供する。 【解決手段】 半導体集積回路のプレーナトランジスタ
を製造する方法及びそれによって製造される集積回路が
提供される。絶縁体内に取囲まれているトランジスタが
基板（５０）上に形成される。該トランジスタに隣接し
て基板内に第一ソース及びドレイン領域（７６）が形成
される。第一基板ソース及びドレイン領域の露出された
部分の上で該トランジスタに隣接して導電性隆起型第二
ソース及びドレイン領域（８０）が形成される。該隆起
型第二ソース及びドレイン領域は、その隆起型第二ソー
ス及びドレイン領域の上表面が該トランジスタの上表面
と実質的に同一面状であるように形成される。該トラン
ジスタを取囲む誘電体は、該トランジスタを該隆起型第
二ソース及びドレイン領域から電気的に分離させる。
Description
【０００１】
【発明の属する技術分野】本発明は、大略、半導体集積
回路及びその製造方法に関するものであって、更に詳細
には、接合リークを減少させ且つ短絡条件を防止しなが
ら隆起型ソース領域及びドレイン領域を形成することに
よって平坦化したトランジスタ及びその製造方法に関す
るものである。
回路及びその製造方法に関するものであって、更に詳細
には、接合リークを減少させ且つ短絡条件を防止しなが
ら隆起型ソース領域及びドレイン領域を形成することに
よって平坦化したトランジスタ及びその製造方法に関す
るものである。
【０００２】
【従来の技術】集積回路設計、レイアウト及び製造の分
野において公知の如く、ある集積回路の製造コストは、
所望の機能を実行するのに必要とされるチップ面積にか
なり依存するものである。チップ面積は、例えば金属−
酸化物−半導体（ＭＯＳ）技術におけるゲート電極、及
び例えばＭＯＳソース及びドレイン領域及びバイポーラ
エミッタ及びベース領域等の拡散領域等の活性構成要素
の幾何学的形状及び寸法によって決定される。これらの
幾何学的形状及び寸法は、しばしば、特定の製造工場に
対して使用可能なホトリソグラフィ分解能に依存する。
種々の装置及び回路の水平方向寸法を確立する場合のホ
トリソグラフィの目標は、設計条件を満足するパターン
を形成し且つその回路パターンを正確にウエハの表面上
に整合させることである。ライン幅がサブミクロンホト
リソグラフィにおいて益々縮小するにしたがい、ホトレ
ジストにおいてライン及びコンタクト孔をプリントする
ためのプロセスは益々困難なものとなる。
野において公知の如く、ある集積回路の製造コストは、
所望の機能を実行するのに必要とされるチップ面積にか
なり依存するものである。チップ面積は、例えば金属−
酸化物−半導体（ＭＯＳ）技術におけるゲート電極、及
び例えばＭＯＳソース及びドレイン領域及びバイポーラ
エミッタ及びベース領域等の拡散領域等の活性構成要素
の幾何学的形状及び寸法によって決定される。これらの
幾何学的形状及び寸法は、しばしば、特定の製造工場に
対して使用可能なホトリソグラフィ分解能に依存する。
種々の装置及び回路の水平方向寸法を確立する場合のホ
トリソグラフィの目標は、設計条件を満足するパターン
を形成し且つその回路パターンを正確にウエハの表面上
に整合させることである。ライン幅がサブミクロンホト
リソグラフィにおいて益々縮小するにしたがい、ホトレ
ジストにおいてライン及びコンタクト孔をプリントする
ためのプロセスは益々困難なものとなる。
【０００３】回路が超大規模集積（ＵＬＳＩ）レベルへ
進化すると、ウエハの表面へ益々多くの層が付加される
こととなる。これらの付加的な層はウエハ表面上により
多くの段差を形成する。従って、ホトリソグラフィにお
ける小さな画像寸法の分解能は、これらの付加的な段差
の上でより困難なものとなる。何故ならば、焦点深度の
問題が増加することによりより困難なものとなるからで
ある。変化するトポグラフィ即ち地形的特徴の影響をオ
フセットするために平坦化技術が益々重要なものとな
る。
進化すると、ウエハの表面へ益々多くの層が付加される
こととなる。これらの付加的な層はウエハ表面上により
多くの段差を形成する。従って、ホトリソグラフィにお
ける小さな画像寸法の分解能は、これらの付加的な段差
の上でより困難なものとなる。何故ならば、焦点深度の
問題が増加することによりより困難なものとなるからで
ある。変化するトポグラフィ即ち地形的特徴の影響をオ
フセットするために平坦化技術が益々重要なものとな
る。
【０００４】トランジスタの寸法が減少するにしたがい
コンタクト構成体を形成することも装置性能を予測し且
つ制御するために重要である。コンタクト抵抗や、コン
タクト構成体で装置への完全なコンタクトを形成するた
めに例えばソース領域及びドレイン領域の面積等の使用
可能な装置の最大面積等の種々の問題を緩和するために
多様なコンタクト構成体が検討されている。自己整合型
シリサイドは、ソース領域及びドレイン領域へのコンタ
クトに関連する固有抵抗問題及びコンタクト面積を緩和
するための１つの方法である。更に、自己整合型シリサ
イドは、拡散領域を一層導電性のものとさせ且つ拡散領
域のシート抵抗を低下させる。この自己整合プロセスを
図１及び２を参照して説明する。ゲート酸化膜１６とポ
リシリコン又はポリサイドゲート電極１８を具備するト
ランジスタ１４を形成した後に、ホットキャリア効果等
の問題を解消するためにチャンネル近くのゲート電極の
端部において軽度のドーズのイオン注入を行なうことに
よって従来の方法により軽度にドープしたドレイン（Ｌ
ＤＤ）領域２２を形成する。ゲート電極及びゲート酸化
膜の端部に沿って側壁酸化物スペーサ２０を形成する。
ソース／ドレイン領域２４をより高度のドーズでイオン
注入してソース／ドレイン接合を形成する。メタル２６
を集積回路上に付着形成し、その後にウエハを加熱す
る。従って、ソース／ドレイン領域２４内のシリコンは
メタル２６と反応し、図２に示した如く、シリサイド２
８を形成する。このプロセスは、ソース／ドレイン領域
上方のシリサイドがポリシリコンゲート電極上のシリサ
イド３０と同時に形成される場合には、サリサイドと呼
ばれる。シリコンがある箇所においては全て、メタルが
反応してシリサイドを形成する（区域２８におけるソー
ス／ドレイン領域及び領域３０におけるポリシリコ
ン）。その他の場所においては、メタルは反応しないま
まであり且つ選択的に除去される。典型的に、集積回路
上に誘電体層が形成され、ソース／ドレイン領域及びポ
リシリコンゲートに対してコンタクト開口が形成され
る。これらの開口は、通常、メタルで充填されてシリサ
イド領域２８及び３０へのコンタクトを形成する。
コンタクト構成体を形成することも装置性能を予測し且
つ制御するために重要である。コンタクト抵抗や、コン
タクト構成体で装置への完全なコンタクトを形成するた
めに例えばソース領域及びドレイン領域の面積等の使用
可能な装置の最大面積等の種々の問題を緩和するために
多様なコンタクト構成体が検討されている。自己整合型
シリサイドは、ソース領域及びドレイン領域へのコンタ
クトに関連する固有抵抗問題及びコンタクト面積を緩和
するための１つの方法である。更に、自己整合型シリサ
イドは、拡散領域を一層導電性のものとさせ且つ拡散領
域のシート抵抗を低下させる。この自己整合プロセスを
図１及び２を参照して説明する。ゲート酸化膜１６とポ
リシリコン又はポリサイドゲート電極１８を具備するト
ランジスタ１４を形成した後に、ホットキャリア効果等
の問題を解消するためにチャンネル近くのゲート電極の
端部において軽度のドーズのイオン注入を行なうことに
よって従来の方法により軽度にドープしたドレイン（Ｌ
ＤＤ）領域２２を形成する。ゲート電極及びゲート酸化
膜の端部に沿って側壁酸化物スペーサ２０を形成する。
ソース／ドレイン領域２４をより高度のドーズでイオン
注入してソース／ドレイン接合を形成する。メタル２６
を集積回路上に付着形成し、その後にウエハを加熱す
る。従って、ソース／ドレイン領域２４内のシリコンは
メタル２６と反応し、図２に示した如く、シリサイド２
８を形成する。このプロセスは、ソース／ドレイン領域
上方のシリサイドがポリシリコンゲート電極上のシリサ
イド３０と同時に形成される場合には、サリサイドと呼
ばれる。シリコンがある箇所においては全て、メタルが
反応してシリサイドを形成する（区域２８におけるソー
ス／ドレイン領域及び領域３０におけるポリシリコ
ン）。その他の場所においては、メタルは反応しないま
まであり且つ選択的に除去される。典型的に、集積回路
上に誘電体層が形成され、ソース／ドレイン領域及びポ
リシリコンゲートに対してコンタクト開口が形成され
る。これらの開口は、通常、メタルで充填されてシリサ
イド領域２８及び３０へのコンタクトを形成する。
【０００５】チタン、タングステン、タンタル、コバル
ト等の耐火性メタルは、シリサイドを形成するメタルと
して使用するのに適したものであることが判明してい
る。何故ならば、シリコンとの反応は例えば６００℃以
下の比較的低い処理温度で発生するからである。然しな
がら、このシリサイド形成プロセスに関して欠点が存在
している。第一に、このシリサイド形成プロセスは、基
板シリコンの一部を消費し、従ってソース／ドレイン領
域の一体性乃至は信頼性を低下させる。第二に、チタン
はその固有抵抗が低いために、シリサイドメタルのため
に通常使用される。然しながら、チタンジシリサイド形
成期間中に、シリコンはチタンの中へ拡散する傾向とな
り、そのことは側壁酸化物スペーサの上部と反応する場
合がある。シリサイドが酸化物スペーサの上に形成され
ると、ポリシリコンゲートの上に形成されたシリサイド
とソース／ドレイン領域との間において連続的なものと
なり、それはゲート電極とソース／ドレイン領域との間
に短絡を発生させる。
ト等の耐火性メタルは、シリサイドを形成するメタルと
して使用するのに適したものであることが判明してい
る。何故ならば、シリコンとの反応は例えば６００℃以
下の比較的低い処理温度で発生するからである。然しな
がら、このシリサイド形成プロセスに関して欠点が存在
している。第一に、このシリサイド形成プロセスは、基
板シリコンの一部を消費し、従ってソース／ドレイン領
域の一体性乃至は信頼性を低下させる。第二に、チタン
はその固有抵抗が低いために、シリサイドメタルのため
に通常使用される。然しながら、チタンジシリサイド形
成期間中に、シリコンはチタンの中へ拡散する傾向とな
り、そのことは側壁酸化物スペーサの上部と反応する場
合がある。シリサイドが酸化物スペーサの上に形成され
ると、ポリシリコンゲートの上に形成されたシリサイド
とソース／ドレイン領域との間において連続的なものと
なり、それはゲート電極とソース／ドレイン領域との間
に短絡を発生させる。
【０００６】
【発明が解決しようとする課題】本発明は、隆起型ソー
ス領域及びドレイン領域を有する平坦化させたトランジ
スタの製造方法を提供することを目的とする。本発明の
別の目的とするところは、固有抵抗を低下させた隆起型
ソース領域及びドレイン領域を具備する平坦化させたト
ランジスタの製造方法を提供することである。本発明の
更に別の目的とするところは、整合リークを減少させ且
つゲートとソース／ドレイン領域との間の短絡の発生を
減少させるような態様で隆起型ソース領域及びドレイン
領域を形成する方法を提供することである。
ス領域及びドレイン領域を有する平坦化させたトランジ
スタの製造方法を提供することを目的とする。本発明の
別の目的とするところは、固有抵抗を低下させた隆起型
ソース領域及びドレイン領域を具備する平坦化させたト
ランジスタの製造方法を提供することである。本発明の
更に別の目的とするところは、整合リークを減少させ且
つゲートとソース／ドレイン領域との間の短絡の発生を
減少させるような態様で隆起型ソース領域及びドレイン
領域を形成する方法を提供することである。
【０００７】
【課題を解決するための手段】本発明は、半導体装置構
成体を製造方法に組込むことが可能であって、且つその
際に製造される半導体装置構成体に組込むことが可能で
ある。ゲート酸化膜の上側に存在するゲート電極を有す
る基板上にトランジスタを形成し、その場合に該トラン
ジスタは複数個のフィールド酸化膜領域によって他の装
置から電気的に分離される。ゲート電極の上に誘電体キ
ャッピング層を形成する。ゲート電極に隣接して基板内
にＬＤＤ領域を形成する。該トランジスタに隣接して側
壁酸化物スペーサを形成する。側壁酸化物スペーサに隣
接し且つ露出されたＬＤＤ領域の上側に隆起型導電性ソ
ース／ドレイン領域を形成する。該隆起型ソース／ドレ
イン領域は、好適には、爾後の処理ステップが発生する
前にウエハの平坦化を助長するために、基板上方の該ト
ランジスタの高さと実質的に同一面状である基板上方の
高さへ形成する。該隆起型ソース／ドレイン領域は、好
適には、選択的に成長させたエピタキシャルシリコン又
はメタルから形成し、それらは両方とも該トランジスタ
下側のチャンネルにおけるパンチスルーを減少すること
を助長する。エピタキシャルシリコンが成長される場合
には、エピタキシャル領域を形成した後に一層高度にド
ープしたソース領域及びドレイン領域を形成するために
ドーパントが基板内に拡散するようにシリコンをドーピ
ングすることが望ましい。
成体を製造方法に組込むことが可能であって、且つその
際に製造される半導体装置構成体に組込むことが可能で
ある。ゲート酸化膜の上側に存在するゲート電極を有す
る基板上にトランジスタを形成し、その場合に該トラン
ジスタは複数個のフィールド酸化膜領域によって他の装
置から電気的に分離される。ゲート電極の上に誘電体キ
ャッピング層を形成する。ゲート電極に隣接して基板内
にＬＤＤ領域を形成する。該トランジスタに隣接して側
壁酸化物スペーサを形成する。側壁酸化物スペーサに隣
接し且つ露出されたＬＤＤ領域の上側に隆起型導電性ソ
ース／ドレイン領域を形成する。該隆起型ソース／ドレ
イン領域は、好適には、爾後の処理ステップが発生する
前にウエハの平坦化を助長するために、基板上方の該ト
ランジスタの高さと実質的に同一面状である基板上方の
高さへ形成する。該隆起型ソース／ドレイン領域は、好
適には、選択的に成長させたエピタキシャルシリコン又
はメタルから形成し、それらは両方とも該トランジスタ
下側のチャンネルにおけるパンチスルーを減少すること
を助長する。エピタキシャルシリコンが成長される場合
には、エピタキシャル領域を形成した後に一層高度にド
ープしたソース領域及びドレイン領域を形成するために
ドーパントが基板内に拡散するようにシリコンをドーピ
ングすることが望ましい。
【０００８】
【発明の実施の形態】以下に説明する処理ステップ及び
構成は集積回路を製造すための完全な処理の流れを構成
するものではない。本発明は、当該技術分野において現
在使用されている集積回路製造技術に関連して実施する
ことが可能なものであり、従って本発明の重要な特徴を
理解するのに必要な処理ステップについて重点的に説明
する。尚、製造過程における集積回路の一部の断面を示
した添付の図面は縮尺通りに描いたものではなく、本発
明の重要な特徴をより良く示すために適宜拡縮して示し
てある。
構成は集積回路を製造すための完全な処理の流れを構成
するものではない。本発明は、当該技術分野において現
在使用されている集積回路製造技術に関連して実施する
ことが可能なものであり、従って本発明の重要な特徴を
理解するのに必要な処理ステップについて重点的に説明
する。尚、製造過程における集積回路の一部の断面を示
した添付の図面は縮尺通りに描いたものではなく、本発
明の重要な特徴をより良く示すために適宜拡縮して示し
てある。
【０００９】次に、図３乃至６を参照して、本発明の好
適実施例について詳細に説明する。図３は、ウエハの一
部を断面で示したものであって、それは分離構成体及び
隣接する活性区域内の装置を形成すべき表面を有してい
る。図３に示した如く、集積回路はシリコン基板５０上
に形成される。シリコン基板は、分離及び活性装置が形
成されるウエハ内の位置に依存してＰ型又はＮ型にドー
プしたシリコンとすることが可能である。装置を形成す
る活性区域を分離させるために、ウエハの種々の部分に
フィールド酸化物領域５２が形成される。例えば犠牲酸
化物層等のフィールド酸化物領域下側に形成された窒化
物を除去するために必要に応じて種々の従来の処理ステ
ップを実施した後に、シリコン基板５０の上に約２０乃
至３００Åの深さにゲート酸化物層５４を熱成長させ
る。ポリシリコン層５６を酸化物層５４及びフィールド
酸化物領域５２の上に約１０００乃至６０００Åの間の
深さに形成させる。次いで、酸化物又は窒化物等の誘電
体キャッピング層５８を約１０００乃至２０００Åの間
の深さにポリシリコン層５６上に形成する。
適実施例について詳細に説明する。図３は、ウエハの一
部を断面で示したものであって、それは分離構成体及び
隣接する活性区域内の装置を形成すべき表面を有してい
る。図３に示した如く、集積回路はシリコン基板５０上
に形成される。シリコン基板は、分離及び活性装置が形
成されるウエハ内の位置に依存してＰ型又はＮ型にドー
プしたシリコンとすることが可能である。装置を形成す
る活性区域を分離させるために、ウエハの種々の部分に
フィールド酸化物領域５２が形成される。例えば犠牲酸
化物層等のフィールド酸化物領域下側に形成された窒化
物を除去するために必要に応じて種々の従来の処理ステ
ップを実施した後に、シリコン基板５０の上に約２０乃
至３００Åの深さにゲート酸化物層５４を熱成長させ
る。ポリシリコン層５６を酸化物層５４及びフィールド
酸化物領域５２の上に約１０００乃至６０００Åの間の
深さに形成させる。次いで、酸化物又は窒化物等の誘電
体キャッピング層５８を約１０００乃至２０００Åの間
の深さにポリシリコン層５６上に形成する。
【００１０】図４を参照すると、次いで、ゲート酸化物
５４、ポリシリコン層５６、酸化物キャッピング層５８
をパターン形成し且つエッチングしてトランジスタ６０
のゲート及び相互接続ライン６８を形成する。トランジ
スタ６０は、ゲート酸化物６２と、ポリシリコンゲート
電極６４と、誘電体キャッピング層６６とを有してい
る。ゲート電極６４は、ポリシリコン層の上側に約１０
００乃至２０００Åの間の厚さを有するシリサイドを有
することが可能である。このシリサイドは、ポリシリコ
ンゲートのシート抵抗を減少させることに貢献する。典
型的には、ゲート電極６４の端部に隣接したシリコン基
板内に燐をイオン注入することによって軽度にドープし
たドレイン領域及びソース領域７６を形成する。次い
で、トランジスタゲートの端部に沿って側壁酸化物スペ
ーサ７４を形成する。然しながら、キャッピング層６６
がゲート電極６４の上側に存在しているので、側壁スペ
ーサ７４はキャッピング層６６の側部に沿っても形成さ
れる。
５４、ポリシリコン層５６、酸化物キャッピング層５８
をパターン形成し且つエッチングしてトランジスタ６０
のゲート及び相互接続ライン６８を形成する。トランジ
スタ６０は、ゲート酸化物６２と、ポリシリコンゲート
電極６４と、誘電体キャッピング層６６とを有してい
る。ゲート電極６４は、ポリシリコン層の上側に約１０
００乃至２０００Åの間の厚さを有するシリサイドを有
することが可能である。このシリサイドは、ポリシリコ
ンゲートのシート抵抗を減少させることに貢献する。典
型的には、ゲート電極６４の端部に隣接したシリコン基
板内に燐をイオン注入することによって軽度にドープし
たドレイン領域及びソース領域７６を形成する。次い
で、トランジスタゲートの端部に沿って側壁酸化物スペ
ーサ７４を形成する。然しながら、キャッピング層６６
がゲート電極６４の上側に存在しているので、側壁スペ
ーサ７４はキャッピング層６６の側部に沿っても形成さ
れる。
【００１１】相互接続体６８はゲート電極６４を形成す
るために使用したものと同一のポリシリコン層５６から
フィールド酸化物領域５２の上に形成される。パターン
形成及びエッチングステップの後に、誘電体キャッピン
グ層７２はポリシリコン相互接続体７０の上側に残存す
る。キャッピング層の下側に存在するポリシリコンの上
にもシリサイドを形成することが可能であり、その場合
にはシート抵抗が減少される。側壁酸化物スペーサ７４
は、更に、相互接続体６８の端部に沿っても形成され
る。
るために使用したものと同一のポリシリコン層５６から
フィールド酸化物領域５２の上に形成される。パターン
形成及びエッチングステップの後に、誘電体キャッピン
グ層７２はポリシリコン相互接続体７０の上側に残存す
る。キャッピング層の下側に存在するポリシリコンの上
にもシリサイドを形成することが可能であり、その場合
にはシート抵抗が減少される。側壁酸化物スペーサ７４
は、更に、相互接続体６８の端部に沿っても形成され
る。
【００１２】図５を参照すると、説明の便宜上トランジ
スタゲート６０のみが示されている。ソース領域及びド
レイン領域７６の上にエピタキシー領域８０が選択的に
成長される。Ｃ．Ｓ． Ｐａｉ ｅｔ ａｌ．著「選択
的エピタキシャルシリコン層の気相成長（Ｃｈｅｍｉｃ
ａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ ｏｆ Ｓｅ
ｌｅｃｔｉｖｅ Ｅｐｉｔａｘｉａｌ Ｓｉｌｉｃｏｎ
Ｌａｙｅｒｓ）」、ジャーナル・オブ・エレクトロケ
ミカル・ソサエティ、Ｖｏｌ．１３７、Ｎｏ．３、１９
９０年３月、の文献に記載されているように、周りの酸
化物領域の上に付着を発生させることなしにシリコンの
エピタキシャル成長を露出されたシリコン基板上に選択
的に付着形成させることが可能である。図５において、
エピタキシャルシリコン８０の成長はソース／ドレイン
領域７６の上方におけるものである。エピタキシャル領
域８０は、ソース／ドレイン領域７６の上に形成され
る。図示した如く、成長期間中におけるエピタキシャル
領域の側部に沿っての幾らかのファセット形成が存在す
る場合には、フィールド酸化膜又は側壁酸化物スペーサ
上でのエピタキシャル領域８０の幾らかの横方向形成が
存在する場合がある。横方向への成長は、少なくとも部
分的に、シリコン基板上でのエピタキシャルの上方向成
長の結果である。好適には、エピタキシャル領域の上表
面は、ゲート電極６４の上表面と実質的に同一面状のシ
リコン基板上方の高さへ形成される。
スタゲート６０のみが示されている。ソース領域及びド
レイン領域７６の上にエピタキシー領域８０が選択的に
成長される。Ｃ．Ｓ． Ｐａｉ ｅｔ ａｌ．著「選択
的エピタキシャルシリコン層の気相成長（Ｃｈｅｍｉｃ
ａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ ｏｆ Ｓｅ
ｌｅｃｔｉｖｅ Ｅｐｉｔａｘｉａｌ Ｓｉｌｉｃｏｎ
Ｌａｙｅｒｓ）」、ジャーナル・オブ・エレクトロケ
ミカル・ソサエティ、Ｖｏｌ．１３７、Ｎｏ．３、１９
９０年３月、の文献に記載されているように、周りの酸
化物領域の上に付着を発生させることなしにシリコンの
エピタキシャル成長を露出されたシリコン基板上に選択
的に付着形成させることが可能である。図５において、
エピタキシャルシリコン８０の成長はソース／ドレイン
領域７６の上方におけるものである。エピタキシャル領
域８０は、ソース／ドレイン領域７６の上に形成され
る。図示した如く、成長期間中におけるエピタキシャル
領域の側部に沿っての幾らかのファセット形成が存在す
る場合には、フィールド酸化膜又は側壁酸化物スペーサ
上でのエピタキシャル領域８０の幾らかの横方向形成が
存在する場合がある。横方向への成長は、少なくとも部
分的に、シリコン基板上でのエピタキシャルの上方向成
長の結果である。好適には、エピタキシャル領域の上表
面は、ゲート電極６４の上表面と実質的に同一面状のシ
リコン基板上方の高さへ形成される。
【００１３】エピタキシャル領域８０は図５に矢印で示
したようにＮ＋又はＰ＋ドーパントでイオン注入する。
基板内のＬＤＤ注入領域との連続性を達成するために、
エピタキシャル領域は充分なるエネルギ及びドーズでイ
オン注入する必要がある。ドーパント原子が基本的にエ
ピタキシャル領域８０と同一の形状でシリコン内に拡散
して、少なくとも領域７６の一部内にＮ＋又はＰ＋ソー
ス／ドレイン接合７７を形成する。典型的には、図１に
おけるソース／ドレイン領域２４によって示した如く、
一層高度にドープしたソース／ドレイン領域はＬＤＤ領
域よりもより深い接合を有している。本発明においては
同一の深さを達成することが可能であるが、ソース／ド
レイン領域７７は、既に形成したＬＤＤ領域よりも最も
深い部分において同一であるか又はより小さいな接合深
さを有することが可能である。
したようにＮ＋又はＰ＋ドーパントでイオン注入する。
基板内のＬＤＤ注入領域との連続性を達成するために、
エピタキシャル領域は充分なるエネルギ及びドーズでイ
オン注入する必要がある。ドーパント原子が基本的にエ
ピタキシャル領域８０と同一の形状でシリコン内に拡散
して、少なくとも領域７６の一部内にＮ＋又はＰ＋ソー
ス／ドレイン接合７７を形成する。典型的には、図１に
おけるソース／ドレイン領域２４によって示した如く、
一層高度にドープしたソース／ドレイン領域はＬＤＤ領
域よりもより深い接合を有している。本発明においては
同一の深さを達成することが可能であるが、ソース／ド
レイン領域７７は、既に形成したＬＤＤ領域よりも最も
深い部分において同一であるか又はより小さいな接合深
さを有することが可能である。
【００１４】典型的には、ＬＤＤ領域は、約１０００Å
の深さに形成することが可能である。ＮＭＯＳ装置にお
いては、この深さのために必要とされるドーズは、通
常、約１乃至４×１０13燐原子数／ｃｍ2 である。図１
に示した如く、標準的なソース／ドレイン拡散の場合に
は、第二のより高度にドープしたソース及びドレイン領
域接合が、シリコン表面下側約１５００Åの深さに形成
される。ＮＭＯＳ装置においては、イオン注入は典型的
に砒素であって約５×１０15原子数／ｃｍ2 のドーズで
ある。より高度にドープしたソース／ドレイン領域はチ
ャンネルから更に遠くなるので、装置性能に影響を与え
ることなしに、ソース領域及びドレイン領域の深さをＬ
ＤＤ領域よりも一層深いものとさせることが可能であ
る。図２に示したような通常のサリサイドプロセスを使
用する場合には、シリサイド形成２８によって、ソース
及びドレイン領域２４の一部、即ち１５００Åのうちの
約７００Åが消費される。充分に大きな量のシリコンが
消費される場合には、不所望の結果が発生する場合があ
り、例えば、低又はリーク性ドレイン対基板ダイオード
ブレークダウン電圧となる場合があり、且つシリサイド
がＬＤＤ領域内に進入して装置の一体性即ち信頼性を実
効的に減少させる場合がある。
の深さに形成することが可能である。ＮＭＯＳ装置にお
いては、この深さのために必要とされるドーズは、通
常、約１乃至４×１０13燐原子数／ｃｍ2 である。図１
に示した如く、標準的なソース／ドレイン拡散の場合に
は、第二のより高度にドープしたソース及びドレイン領
域接合が、シリコン表面下側約１５００Åの深さに形成
される。ＮＭＯＳ装置においては、イオン注入は典型的
に砒素であって約５×１０15原子数／ｃｍ2 のドーズで
ある。より高度にドープしたソース／ドレイン領域はチ
ャンネルから更に遠くなるので、装置性能に影響を与え
ることなしに、ソース領域及びドレイン領域の深さをＬ
ＤＤ領域よりも一層深いものとさせることが可能であ
る。図２に示したような通常のサリサイドプロセスを使
用する場合には、シリサイド形成２８によって、ソース
及びドレイン領域２４の一部、即ち１５００Åのうちの
約７００Åが消費される。充分に大きな量のシリコンが
消費される場合には、不所望の結果が発生する場合があ
り、例えば、低又はリーク性ドレイン対基板ダイオード
ブレークダウン電圧となる場合があり、且つシリサイド
がＬＤＤ領域内に進入して装置の一体性即ち信頼性を実
効的に減少させる場合がある。
【００１５】本発明においては、図５に示した如く、エ
ピタキシャル層から選択的に成長させることによって形
成した隆起型ソース／ドレイン領域８０がソース／ドレ
イン領域内のシリサイドの横方向拡散を防止する。エピ
タキシャル領域８０を介してより高度のドープしたソー
ス／ドレイン領域７７が形成されると、それらは、ＬＤ
Ｄの深さとほぼ同じか又はそれより小さな深さへ維持す
ることが可能である。より浅いソース／ドレイン領域の
場合には、ゲート幅、従ってチャンネル長「Ｌ」は装置
性能に悪影響を与えることなしに短くさせることが可能
である。例えば、標準的なサブミクロンゲート幅が０．
５ミクロンである場合には、このプロセスはゲート幅を
０．２乃至０．４ミクロンへ減少させることを可能とさ
せる。ゲート幅を減少させることはサブミクロン処理技
術において自明の利点を有している。例えば、スイッチ
ング速度が増加され、且つチップ上のトランジスタの集
積度をより高いものとさせることを可能とする。
ピタキシャル層から選択的に成長させることによって形
成した隆起型ソース／ドレイン領域８０がソース／ドレ
イン領域内のシリサイドの横方向拡散を防止する。エピ
タキシャル領域８０を介してより高度のドープしたソー
ス／ドレイン領域７７が形成されると、それらは、ＬＤ
Ｄの深さとほぼ同じか又はそれより小さな深さへ維持す
ることが可能である。より浅いソース／ドレイン領域の
場合には、ゲート幅、従ってチャンネル長「Ｌ」は装置
性能に悪影響を与えることなしに短くさせることが可能
である。例えば、標準的なサブミクロンゲート幅が０．
５ミクロンである場合には、このプロセスはゲート幅を
０．２乃至０．４ミクロンへ減少させることを可能とさ
せる。ゲート幅を減少させることはサブミクロン処理技
術において自明の利点を有している。例えば、スイッチ
ング速度が増加され、且つチップ上のトランジスタの集
積度をより高いものとさせることを可能とする。
【００１６】図６を参照すると、例えば耐火性メタル層
等のメタル層を集積回路上に形成する。ウエハを加熱し
て、そのメタルを領域８０内の下側に存在するエピタキ
シャルシリコンと反応させてシリサイド８２を形成す
る。シリサイド８２は隆起型ソース領域及びドレイン領
域８０の固有抵抗を低下させる。隆起型ソース／ドレイ
ンエピタキシャル領域８０は、不所望の量の基板シリコ
ンが消費されることを防止する。接合リーク及びパンチ
スルーの可能性は著しく減少される。隆起型ソース／ド
レインエピタキシャル領域８０がゲート電極６４の上側
部分と実質的に同一面状である場合には、キャッピング
層６６及び側壁酸化物スペーサ７４が隆起型ソース及び
ドレインエピタキシャル領域８０をゲート電極６４から
電気的に分離し、ゲートとソース／ドレイン領域との間
に短絡が発生することを防止する。図６において「Ｄ」
によって示した如く、適切なる電気的分離を与えるため
には、キャッピング層６６及び側壁酸化物スペーサ７４
の最小の厚さを維持することが必要である。シリサイド
を具備する隆起型エピタキシャル領域は、爾後の高温処
理ステップに対して、従来のサリサイドプロセスと比較
してより高い熱的安定性を与える。
等のメタル層を集積回路上に形成する。ウエハを加熱し
て、そのメタルを領域８０内の下側に存在するエピタキ
シャルシリコンと反応させてシリサイド８２を形成す
る。シリサイド８２は隆起型ソース領域及びドレイン領
域８０の固有抵抗を低下させる。隆起型ソース／ドレイ
ンエピタキシャル領域８０は、不所望の量の基板シリコ
ンが消費されることを防止する。接合リーク及びパンチ
スルーの可能性は著しく減少される。隆起型ソース／ド
レインエピタキシャル領域８０がゲート電極６４の上側
部分と実質的に同一面状である場合には、キャッピング
層６６及び側壁酸化物スペーサ７４が隆起型ソース及び
ドレインエピタキシャル領域８０をゲート電極６４から
電気的に分離し、ゲートとソース／ドレイン領域との間
に短絡が発生することを防止する。図６において「Ｄ」
によって示した如く、適切なる電気的分離を与えるため
には、キャッピング層６６及び側壁酸化物スペーサ７４
の最小の厚さを維持することが必要である。シリサイド
を具備する隆起型エピタキシャル領域は、爾後の高温処
理ステップに対して、従来のサリサイドプロセスと比較
してより高い熱的安定性を与える。
【００１７】図７及び８を参照すると、第一変形実施例
が示されている。尚、同一の参照番号は図３乃至６を参
照して説明したものと同様の領域に対して使用してい
る。本実施例においては、Ｎ＋又はＰ＋高度にドープし
たソース／ドレイン領域７７が、側壁酸化物スペーサを
形成した後で且つ隆起型ソース／ドレイン領域を形成す
る前に従来の方法によって形成される。ソース／ドレイ
ン領域７７の接合は、典型的に、図１及び２を参照して
上述した如く、ＬＤＤ領域７６よりも一層深い。隆起型
ソース／ドレイン領域を形成するために、例えばタング
ステン等の適宜のメタル層を好適にはトランジスタ６０
及び相互接続体６８を包含するポリシリコン積層体より
も大きな高さへ形成する。このメタル層をパターン形成
し且つエッチングして、トランジスタ６０及びソース領
域及びドレイン領域７７の上側にメタル領域８６を形成
する。
が示されている。尚、同一の参照番号は図３乃至６を参
照して説明したものと同様の領域に対して使用してい
る。本実施例においては、Ｎ＋又はＰ＋高度にドープし
たソース／ドレイン領域７７が、側壁酸化物スペーサを
形成した後で且つ隆起型ソース／ドレイン領域を形成す
る前に従来の方法によって形成される。ソース／ドレイ
ン領域７７の接合は、典型的に、図１及び２を参照して
上述した如く、ＬＤＤ領域７６よりも一層深い。隆起型
ソース／ドレイン領域を形成するために、例えばタング
ステン等の適宜のメタル層を好適にはトランジスタ６０
及び相互接続体６８を包含するポリシリコン積層体より
も大きな高さへ形成する。このメタル層をパターン形成
し且つエッチングして、トランジスタ６０及びソース領
域及びドレイン領域７７の上側にメタル領域８６を形成
する。
【００１８】図８を参照すると、メタル８６の一部をエ
ッチング除去して、ソース領域及びドレイン領域７７の
上側に隆起型ソース／ドレイン領域８８を形成し、且つ
キャッピング層６６及び側壁酸化物スペーサ７４の一部
を露出させる。このメタル層の除去は、例えば、選択し
たメタルに対して選択性のある反応性イオンエッチング
等の任意の許容可能な平坦化方法によって行なうことが
可能である。このメタルは、好適には、隆起型ソース／
ドレイン領域８８の上部部分が、シリコン基板上方にお
いてゲート電極６４の上部部分と実質的に同一の高さと
なるまでエッチングする。上述した選択的に成長させた
エピタキシャル隆起型ソース／ドレイン領域の場合の如
く、このことは爾後の処理ステップに対してより平坦な
装置を提供する。更に、メタル隆起型ソース／ドレイン
領域は、基板内のソース／ドレイン領域７７をシリサイ
ド化させる必要性を取除き、従って接合リーク及びパン
チスルーの可能性を減少させている。
ッチング除去して、ソース領域及びドレイン領域７７の
上側に隆起型ソース／ドレイン領域８８を形成し、且つ
キャッピング層６６及び側壁酸化物スペーサ７４の一部
を露出させる。このメタル層の除去は、例えば、選択し
たメタルに対して選択性のある反応性イオンエッチング
等の任意の許容可能な平坦化方法によって行なうことが
可能である。このメタルは、好適には、隆起型ソース／
ドレイン領域８８の上部部分が、シリコン基板上方にお
いてゲート電極６４の上部部分と実質的に同一の高さと
なるまでエッチングする。上述した選択的に成長させた
エピタキシャル隆起型ソース／ドレイン領域の場合の如
く、このことは爾後の処理ステップに対してより平坦な
装置を提供する。更に、メタル隆起型ソース／ドレイン
領域は、基板内のソース／ドレイン領域７７をシリサイ
ド化させる必要性を取除き、従って接合リーク及びパン
チスルーの可能性を減少させている。
【００１９】図９を参照すると、第二変形実施例が示さ
れており、この場合にも、上述したものと同様の領域に
対しては同様の参照番号を付してある。この実施例にお
いては、側壁酸化物スペーサを形成した後で且つ隆起型
ソース／ドレイン領域を形成する前に、従来の方法によ
ってＮ＋又はＰ＋高度にドープしたソース領域及びドレ
イン領域７７を形成する。図７を参照して上述した第一
変形実施例の場合における如く、ソース／ドレイン領域
７７の接合は、典型的に、ＬＤＤ領域７６よりも一層深
い。メタル領域９０は、ソース／ドレイン領域７７の上
に選択的に付着形成される。このメタルは、好適には、
耐火性メタルであって、例えばチタン又はタングステン
である。選択的メタル付着形成によって、ソース／ドレ
イン領域７７の上に薄いメタルシリサイド層が成長さ
れ、それは基板シリコンの一部を消費する場合がある。
過剰な量のシリコンが消費されることは望ましいことで
はないが、この部分の選択的メタル形成は拡散バリアと
して作用する。何故ならば、残存するメタルがソース／
ドレイン領域の上側に選択的に成長され続けるからであ
る。該メタル領域は、トランジスタ６０のゲート６４の
上表面と実質的に同一面状の高さへ付着形成させること
が可能であり、従ってエッチバックステップの必要性を
減少させる。上述した好適実施例に関して説明したよう
に、選択的に成長させたエピタキシャル領域に関して幾
らかのファセット形成が存在する場合には、選択的に付
着形成したメタルはより平坦な上表面を形成する。上述
した各実施例の場合における如く、隆起型ソース領域及
びドレイン領域９０とゲート電極６４との間に適切な距
離を維持するために、キャッピング層６６及び側壁酸化
物スペーサ７４の最小厚さを必要とする場合がある。こ
の距離は、装置の必要な電気的分離を確保し且つ装置の
一体性即ち信頼性を維持する。
れており、この場合にも、上述したものと同様の領域に
対しては同様の参照番号を付してある。この実施例にお
いては、側壁酸化物スペーサを形成した後で且つ隆起型
ソース／ドレイン領域を形成する前に、従来の方法によ
ってＮ＋又はＰ＋高度にドープしたソース領域及びドレ
イン領域７７を形成する。図７を参照して上述した第一
変形実施例の場合における如く、ソース／ドレイン領域
７７の接合は、典型的に、ＬＤＤ領域７６よりも一層深
い。メタル領域９０は、ソース／ドレイン領域７７の上
に選択的に付着形成される。このメタルは、好適には、
耐火性メタルであって、例えばチタン又はタングステン
である。選択的メタル付着形成によって、ソース／ドレ
イン領域７７の上に薄いメタルシリサイド層が成長さ
れ、それは基板シリコンの一部を消費する場合がある。
過剰な量のシリコンが消費されることは望ましいことで
はないが、この部分の選択的メタル形成は拡散バリアと
して作用する。何故ならば、残存するメタルがソース／
ドレイン領域の上側に選択的に成長され続けるからであ
る。該メタル領域は、トランジスタ６０のゲート６４の
上表面と実質的に同一面状の高さへ付着形成させること
が可能であり、従ってエッチバックステップの必要性を
減少させる。上述した好適実施例に関して説明したよう
に、選択的に成長させたエピタキシャル領域に関して幾
らかのファセット形成が存在する場合には、選択的に付
着形成したメタルはより平坦な上表面を形成する。上述
した各実施例の場合における如く、隆起型ソース領域及
びドレイン領域９０とゲート電極６４との間に適切な距
離を維持するために、キャッピング層６６及び側壁酸化
物スペーサ７４の最小厚さを必要とする場合がある。こ
の距離は、装置の必要な電気的分離を確保し且つ装置の
一体性即ち信頼性を維持する。
【００２０】以上、本発明の具体的実施の態様について
詳細に説明したが、本発明は、これら具体例にのみ限定
されるべきものではなく、本発明の技術的範囲を逸脱す
ることなしに種々の変形が可能であることは勿論であ
る。
詳細に説明したが、本発明は、これら具体例にのみ限定
されるべきものではなく、本発明の技術的範囲を逸脱す
ることなしに種々の変形が可能であることは勿論であ
る。
【図１】 従来技術に基づいて半導体集積回路を製造す
る一段階における状態を示した概略断面図。
る一段階における状態を示した概略断面図。
【図２】 従来技術に基づいて半導体集積回路を製造す
る一段階における状態を示した概略断面図。
る一段階における状態を示した概略断面図。
【図３】 本発明の一実施例に基づいて半導体集積回路
を製造する一段階における状態を示した概略断面図。
を製造する一段階における状態を示した概略断面図。
【図４】 本発明の一実施例に基づいて半導体集積回路
を製造する一段階における状態を示した概略断面図。
を製造する一段階における状態を示した概略断面図。
【図５】 本発明の一実施例に基づいて半導体集積回路
を製造する一段階における状態を示した概略断面図。
を製造する一段階における状態を示した概略断面図。
【図６】 本発明の一実施例に基づいて半導体集積回路
を製造する一段階における状態を示した概略断面図。
を製造する一段階における状態を示した概略断面図。
【図７】 本発明の第一変形実施例に基づいて半導体集
積回路を製造する一段階における状態を示した概略断面
図。
積回路を製造する一段階における状態を示した概略断面
図。
【図８】 本発明の第一変形実施例に基づいて半導体集
積回路を製造する一段階における状態を示した概略断面
図。
積回路を製造する一段階における状態を示した概略断面
図。
【図９】 本発明の第二変形実施例に基づいて半導体集
積回路を製造する一段階における状態を示した概略断面
図。
積回路を製造する一段階における状態を示した概略断面
図。
５０ シリコン基板 ５２ フィールド酸化物領域 ５４ ゲート酸化物層 ５６ ポリシリコン層 ５８ 誘電体キャッピング層 ６０ トランジスタ ６２ ゲート酸化膜 ６４ ゲート電極 ６６ 誘電体キャッピング層 ６８ 相互接続ライン ７０ 相互接続体 ７２ 誘電体キャッピング層 ７４ 側壁酸化物スペーサ ７６ ソース／ドレイン領域 ７７ ソース／ドレイン領域 ８０ エピタキシャル領域 ８２ シリサイド
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 29/78 ３０１ Ｓ (72)発明者 グレゴリー シー． スミス アメリカ合衆国， テキサス 75007， カーロルトン， ションカ ドライブ 1505 (72)発明者 ツィウ シー． チャン アメリカ合衆国， テキサス 75006， カーロルトン， カメロ ドライブ 1633
Claims (26)
- 【請求項１】 半導体集積回路の製造方法において、 ゲート酸化膜の上側に存在するゲート電極を具備する基
板の上にトランジスタを形成し、尚前記トランジスタは
複数個のフィールド酸化膜領域によって電気的に分離さ
れており、 前記ゲート電極の上に誘電体キャッピング層を形成し、 前記ゲート電極に隣接し前記基板内にＬＤＤ領域を形成
し、 前記トランジスタに隣接して側壁酸化物スペーサを形成
し、 前記側壁酸化物スペーサに隣接し且つ前記ＬＤＤ領域の
実質的に全ての上側に平坦化用隆起型導電性ソース／ド
レイン領域を形成する、上記各ステップを有することを
特徴とする方法。 - 【請求項２】 請求項１において、前記キャッピング層
が酸化物を有することを特徴とする方法。 - 【請求項３】 請求項１において、前記キャッピング層
が窒化物を有することを特徴とする方法。 - 【請求項４】 請求項１において、前記トランジスタを
形成する場合に、 前記集積回路の上に酸化物層を形成し、 前記ゲート酸化膜の上にポリシリコンを形成し、 前記ポリシリコン及び酸化物層をパターニング及びエッ
チングして夫々前記ゲート電極及びゲート酸化膜を形成
する、ことを特徴とする方法。 - 【請求項５】 請求項４において、更に、前記ポリシリ
コンの上にシリサイド層を形成することを特徴とする方
法。 - 【請求項６】 請求項１において、前記基板上方の前記
トランジスタの高さが約１０００乃至３５００Åである
ことを特徴とする方法。 - 【請求項７】 請求項４において、前記キャッピング層
を形成する場合に、前記ポリシリコンをパターニングし
且つエッチングして前記トランジスタを形成する前に、
前記ポリシリコン層の上に約１０００乃至３０００Åの
厚さに誘電体層を形成することを特徴とする方法。 - 【請求項８】 請求項５において、前記キャッピング層
を形成する場合に、前記ポリシリコン及びシリサイドを
パターニングし且つエッチングする前に、前記シリサイ
ド層の上に約１０００乃至３０００Åの厚さに誘電体層
を形成することを特徴とする方法。 - 【請求項９】 請求項１において、前記トランジスタゲ
ート電極が約０．２乃至０．５ミクロンの幅であること
を特徴とする方法。 - 【請求項１０】 請求項１において、平坦化用隆起型導
電性ソース／ドレイン領域を形成する場合に、 露出されたシリコン基板上に側壁酸化物スペーサに隣接
してエピタキシャル領域を選択的に成長させ、 前記基板内の前記ＬＤＤ領域と連続性を確立し且つ前記
ＬＤＤ領域の少なくとも一部内に一層高度にドープした
ソース領域及びドレイン領域を形成するために充分なエ
ネルギ及びドーズで前記エピタキシャル領域をドーピン
グして導電性の隆起型ソース／ドレイン領域を形成す
る、ことを特徴とする方法。 - 【請求項１１】 請求項１０において、更に、前記エピ
タキシャル領域の上部部分をシリサイド化して前記エピ
タキシャル領域の固有抵抗を減少させることを特徴とす
る方法。 - 【請求項１２】 請求項１において、前記平坦化用隆起
型導電性ソース／ドレイン領域を形成する場合に、 前記側壁酸化物スペーサを形成した後に前記基板内に一
層高度にドープした基板ソース領域及びドレイン領域を
形成し、 前記キャッピング層より大きな高さへ前記集積回路上に
メタル層を形成し、 前記メタル層をパターニング及びエッチングして前記ト
ランジスタ及び基板ソース領域及びドレイン領域上に残
存させ、 前記キャッピング層及び前記側壁酸化物スペーサの一部
の上側の前記メタル層を除去する、ことを特徴とする方
法。 - 【請求項１３】 請求項１２において、前記メタル層を
除去する場合に反応性イオンエッチングを使用すること
を特徴とする方法。 - 【請求項１４】 請求項１において、前記平坦化用隆起
型導電性ソース／ドレイン領域を形成する場合に、 前記側壁酸化物スペーサを形成した後に前記基板内に一
層高度にドープした基板ソース領域及びドレイン領域を
形成し、 前記基板ソース領域及びドレイン領域上にメタル領域を
選択的に付着形成させる、ことを特徴とする方法。 - 【請求項１５】 請求項１において、前記基板表面上方
の前記平坦化用隆起型ソース／ドレイン領域の上表面の
高さが前記基板表面上方の前記トランジスタのゲート電
極の上表面の高さとほぼ同一であることを特徴とする方
法。 - 【請求項１６】 請求項１において、前記平坦化用隆起
型導電性ソース／ドレイン領域及び前記ゲート電極の間
の距離が、前記隆起型ソース／ドレイン領域と前記ゲー
ト電極との間の短絡を防止するために適切な電気的分離
を与えるのに充分な大きさであることを特徴とする方
法。 - 【請求項１７】 半導体集積回路の製造方法において、 基板の上側に存在する誘電体内に取囲まれた状態でトラ
ンジスタを形成し、 前記トランジスタに隣接して前記基板内に第一ソース領
域及びドレイン領域を形成し、 前記トランジスタに隣接し且つ前記第一基板ソース領域
及びドレイン領域の実質的に全ての上側に位置して導電
性隆起型第二ソース領域及びドレイン領域を形成し、
尚、前記第二ソース領域及びドレイン領域は、前記隆起
型第二ソース領域及びドレイン領域の上表面が前記トラ
ンジスタの上表面と実質的に平坦状であるように形成さ
れ、且つ前記第二ソース領域及びドレイン領域が前記ト
ランジスタから電気的に分離されている、ことを特徴と
する方法。 - 【請求項１８】 請求項１７において、前記導電性隆起
型第二ソース領域及びドレイン領域を形成する場合に、 前記第一基板ソース領域及びドレイン領域の上側に前記
取囲まれているトランジスタに隣接してエピタキシャル
領域を選択的に成長させ、 前記エピタキシャル領域をドーピングして導電性隆起型
第二ソース領域及びドレイン領域を形成し且つ少なくと
も前記第一基板ソース領域及びドレイン領域の一部内に
更に基板をドーピングし、尚前記第一ソース領域及びド
レイン領域がＬＤＤ領域である、ことを特徴とする方
法。 - 【請求項１９】 請求項１８において、更に、前記エピ
タキシャル領域の上部部分をシリサイド化し前記エピタ
キシャル領域の固有抵抗を減少させることを特徴とする
方法。 - 【請求項２０】 請求項１７において、前記導電性隆起
型第二ソース領域及びドレイン領域を形成する場合に、 前記第一ソース領域及びドレイン領域の一部において前
記基板内に高度にドープしたソース領域及びドレイン領
域を形成し、 前記取囲まれているトランジスタ及び高度にドープした
基板ソース領域及びドレイン領域の上にメタル層を形成
し、 前記取囲まれているトランジスタの一部の上の前記メタ
ル層を除去する、ことを特徴とする方法。 - 【請求項２１】 請求項１７において、前記平坦化用隆
起型導電性ソース／ドレイン領域を形成する場合に、 前記第一基板ソース領域及びドレイン領域の少なくとも
一部において一層高度にドープした基板ソース領域及び
ドレイン領域を形成し、 前記基板ソース領域及びドレイン領域の上にメタル層を
選択的に付着形成させる、ことを特徴とする方法。 - 【請求項２２】 本体の表面に形成した半導体集積回路
の一部の構成体において、 基板の上側に存在する誘電体内に取囲まれているトラン
ジスタが設けられており、 前記トランジスタに隣接し前記基板内に第一ソース領域
及びドレイン領域が設けられており、 前記第一基板ソース領域及びドレイン領域の実質的に全
ての上側に位置し且つ前記トランジスタに隣接して導電
性隆起型第二ソース領域及びドレイン領域が設けられて
おり、 前記隆起型第二ソース領域及びドレイン領域の上表面が
前記トランジスタの上表面と実質的に同一面状であり且
つ前記第二ソース領域及びドレイン領域が前記トランジ
スタから電気的に分離されている、ことを特徴とする構
成体。 - 【請求項２３】 請求項２２において、前記導電性隆起
型第二ソース領域及びドレイン領域が選択的に成長され
且つドープされたエピタキシャルシリコンであることを
特徴とする構成体。 - 【請求項２４】 請求項２２において、前記選択的に成
長され且つドープされたエピタキシャルシリコンが、更
に、前記エピタキシャルシリコンの上表面にシリサイド
領域を有することを特徴とする構成体。 - 【請求項２５】 請求項２２において、前記導電性隆起
型第二ソース領域及びドレイン領域がメタルであること
を特徴とする構成体。 - 【請求項２６】 請求項２２において、前記導電性隆起
型第二ソース領域及びドレイン領域が選択的に付着形成
されたメタルであることを特徴とする構成体。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US33169194A | 1994-10-31 | 1994-10-31 | |
| US331691 | 1994-10-31 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08213616A true JPH08213616A (ja) | 1996-08-20 |
Family
ID=23294962
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7283633A Pending JPH08213616A (ja) | 1994-10-31 | 1995-10-31 | 集積回路における隆起型ソース／ドレイン領域の製造方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5798278A (ja) |
| EP (1) | EP0709880A3 (ja) |
| JP (1) | JPH08213616A (ja) |
| DE (1) | DE69534688D1 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
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| KR100485690B1 (ko) * | 2002-10-26 | 2005-04-27 | 삼성전자주식회사 | 모스 트랜지스터 및 그 제조방법 |
| US7355214B2 (en) | 1997-03-27 | 2008-04-08 | Sony Corporation | Field effect transistor and fabrication thereof, semiconductor device and fabrication thereof, logic circuit including the semiconductor device, and semiconductor substrate |
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