KR100488196B1 - 돌출된 드레인을 가지는 트랜지스터 및 이의 제조 방법 - Google Patents

돌출된 드레인을 가지는 트랜지스터 및 이의 제조 방법 Download PDF

Info

Publication number
KR100488196B1
KR100488196B1 KR10-2003-0067244A KR20030067244A KR100488196B1 KR 100488196 B1 KR100488196 B1 KR 100488196B1 KR 20030067244 A KR20030067244 A KR 20030067244A KR 100488196 B1 KR100488196 B1 KR 100488196B1
Authority
KR
South Korea
Prior art keywords
low concentration
drain
forming
region
source
Prior art date
Application number
KR10-2003-0067244A
Other languages
English (en)
Other versions
KR20050031120A (ko
Inventor
이태정
이수철
장동열
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR10-2003-0067244A priority Critical patent/KR100488196B1/ko
Priority to JP2004278481A priority patent/JP2005109479A/ja
Priority to US10/952,105 priority patent/US7193271B2/en
Publication of KR20050031120A publication Critical patent/KR20050031120A/ko
Application granted granted Critical
Publication of KR100488196B1 publication Critical patent/KR100488196B1/ko
Priority to US11/705,355 priority patent/US7419880B2/en
Priority to US11/705,354 priority patent/US7378708B2/en

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7816—Lateral DMOS transistors, i.e. LDMOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/0843—Source or drain regions of field-effect devices
    • H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/0843—Source or drain regions of field-effect devices
    • H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
    • H01L29/0852—Source or drain regions of field-effect devices of field-effect transistors with insulated gate of DMOS transistors
    • H01L29/0856—Source regions
    • H01L29/086—Impurity concentration or distribution
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/0843—Source or drain regions of field-effect devices
    • H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
    • H01L29/0852—Source or drain regions of field-effect devices of field-effect transistors with insulated gate of DMOS transistors
    • H01L29/0873—Drain regions
    • H01L29/0882—Disposition
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66568—Lateral single gate silicon transistors
    • H01L29/66613—Lateral single gate silicon transistors with a gate recessing step, e.g. using local oxidation
    • H01L29/66628—Lateral single gate silicon transistors with a gate recessing step, e.g. using local oxidation recessing the gate by forming single crystalline semiconductor material at the source or drain location
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66568—Lateral single gate silicon transistors
    • H01L29/66659—Lateral single gate silicon transistors with asymmetry in the channel direction, e.g. lateral high-voltage MISFETs with drain offset region, extended drain MISFETs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66674—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/66681—Lateral DMOS transistors, i.e. LDMOS transistors
    • H01L29/66689—Lateral DMOS transistors, i.e. LDMOS transistors with a step of forming an insulating sidewall spacer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7833—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's
    • H01L29/7834—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's with a non-planar structure, e.g. the gate or the source or the drain being non-planar
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7833—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's
    • H01L29/7835—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's with asymmetrical source and drain regions, e.g. lateral high-voltage MISFETs with drain offset region, extended drain MISFETs

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

드레인이 기판 표면으로부터 상승되어 형성된 트랜지스터의 구조 및 이의 제조 방법이 개시된다. 고전압하에서 동작하는 트랜지스터는 높은 브레이크다운 전압 및 낮은 온 저항을 가져야 한다. 이러한 동작을 수행하는 트랜지스터의 제조는 트랜지스터가 기판상에 차지하는 면적을 크게 한다. 따라서, 적은 면적을 가지면서 높은 브레이크다운 전압과 낮은 온 저항을 가지는 트랜지스터의 구조가 요청된다. 이를 구현하기 위하여, 고전압을 유지하는 드레인에서, 돌출부를 형성하고, 돌출부상에 고농도의 이온을 주입하여 고농도 드레인 영역을 형성한다. 또한, 돌출부는 저농도 드레인 영역과 동일하게 저농도로 도핑된 영역으로 형성한다. 이에 따라 적은 면적을 차지하는 트랜지스터를 제조할 수 있으며, 제조 공정내에서 고농도 드레인 형성을 위한 공정 마진을 확보할 수 있다.

Description

돌출된 드레인을 가지는 트랜지스터 및 이의 제조 방법{Transistor having Raised Drain and Method of forming the same}
본 발명의 전계 효과 트랜지스터(FET, field effect transistor)의 구조 및 이의 제조 방법에 관한 것으로, 더욱 자세하게는 드레인이 반도체 기판 표면으로부터 돌출된 구조를 가지는 전계 효과 트랜지스터 및 이의 제조 방법에 관한 것이다.
반도체를 이용한 트랜지스터의 종류로는 대략 2가지가 있다.
첫째는 바이폴라 접합 트랜지스터(bipolar junction transistor)로서, 전하를 이동시키는 반송자(charge carrier)가 전자 및 정공으로 하나의 트랜지스터에서 두가지 종류의 반송자가 전하를 운반한다. 즉 npn 트랜지스터 또는 pnp 트랜지스터에 관계없이 각각의 트랜지스터에서의 반송자는 전자 및 정공이 된다.
둘째는 전계 효과 트랜지스터로서 반송자는 한가지 종류가 된다. 즉 n형 FET의 경우 반송자는 전자이며, p형 FET의 경우 반송자는 정공이 된다. MOS(metal-oxide-semiconductor) 트랜지스터는 이러한 FET의 한가지 종류이며, 반도체 소자의 대다수를 차지한다.
이러한 MOSFET들 중 상보형 MOS(CMOS, complementary MOS)는 대부분의 디지털 로직 회로에 사용된다. 또한, CMOS의 한가지 장점은 낮은 동작 전압을 가지므로, 낮은 공급전압에서도 정상적인 동작이 이루어진다는 데 있다. 그러나 이는 CMOS의 장점이자 단점이 될 수 있는데, 높은 공급전압에서는 정상적인 동작이 이루어지지 않는 단점을 가지게 된다. 즉, CMOS 소자는 낮은 항복전압(breakdown voltage)을 가지는 까닭에 고전압에서 소자는 오동작을 일으키게 된다.
통상적으로 고전압 소자의 주요 기능은 정류(rectifying) 기능 및 스위칭(switching) 기능이다. 이러한 기능의 달성을 평가하기 위하여 고전압 트랜지스터에는 2가지 주요 특성이 고려된다.
첫째는 브레이크다운 전압(breakdown voltage)이다. 이러한 브레이크다운 전압은 트랜지스터의 동작전압을 결정하는 요소가 되는데, 높은 전압에서도 트랜지스터가 정류 및 스위칭 동작을 수행하기 위해서는 브레이크다운 전압이 높아야 한다.
반도체 내에서 발생하는 브레이크다운 현상은 애벌런치 브레이크다운(avalanche breakdown)이 다수를 차지한다. 이는 공핍 영역(depletion region)에 가해지는 강한 전계에 의해 에너지를 공급받은 반송자가 결정을 이루는 원자와 충돌하여 발생하는 전자-정공 쌍(EHP, electron-hole pair)에 기인한다. 즉, 반송자인 전자 또는 정공이 공핍 영역을 이동할 때, 공핍 영역에 가해지는 전계는 반송자에 운동 에너지를 공급하고, 높은 운동 에너지를 가진 반송자는 결정을 이루는 래티스(lattice)내의 원자와 충돌하면서 운동 에너지를 잃는다. 충돌에 의해 원자로 부터 EHP가 발생하며, 이러한 매커니즘이 이어짐에 따라 브레이크다운 현상이 발생하게 된다. 따라서, 브레이크다운 현상이 발생할 때, 트랜지스터에는 채널 영역을 통해 많은 양의 전류가 흐르게 되며, 소량의 전압 상승에도 다량의 전류 변동량이 발생하여 소자의 특성을 제어할 수 없는 상황에 이르게 된다.
또 다른 브레이크다운으로는 제너 브레이크(zener breakdown)이 있다. 이는 터널링(tunneling)에 의한 브레이크다운 현상으로 고농도로 도핑된 pn접합(pn junction)에서 발생한다. 즉, n형 반도체의 전도대(conduction band)와 p형 반도체의 가전자대(valence band)가 서로 겹치는 경우에 발생한다. 또한, 이러한 제너 브레이크다운은 접합의 농도 프로파일이 급준한 경우에 발생한다. 이는 접합을 이루는 반도체가 고농도로 도핑되는 것을 의미한다. 따라서, 반도체가 고농도로 도핑된 경우에는 애벌런치 브레이크다운이 일어나기 전에 제너 브레이크다운이 발생한다. 애벌런치 브레이크다운보다 상대적으로 낮은 전압에서 발생하는 제너 브레이크다운을 피하기 위해서는 트랜지스터의 소스 및 드레인에는 저농도로 도핑된 영역이 존재하여야 한다.
둘째는 온 저항이다. 트랜지스터가 스위치로의 역할을 수행하기 위해서는 트랜지스터의 턴-온시에 채널의 저항은 낮아야하며, 턴-오프시에는 채널의 저항은 높아야 한다. 이상적인 경우에는, 턴-온시에는 채널의 저항은 0이 되어야 하며, 턴-오프시에는 채널의 저항은 무한대가 되어야 한다. 그러나 실제의 트랜지스터에서는 온 또는 오프시에는 트랜지스터는 소정의 저항값을 가진다. 특히, 문제가 되는 것은 오프시에 트랜지스터가 일정한 저항값을 가지는 것으로 이는 누설전류를 발생시키는 하나의 원인이 된다. 또한, 높은 온 저항은 채널을 통한 신호의 무손실 전달을 어렵게하는 장애요소가 된다.
따라서, 고전압에서 트랜지스터가 동작하기 위해서는 높은 브레이크다운 전압을 가져야 하며, 낮은 온-저항을 가져야 한다. 그러나 온 저항과 브레이크다운 전압 사이에는 트레이드-오프(trade-off)의 관계가 있다. 즉, 온 저항 특성을 개선하면, 브레이크다운 전압 특성은 악화되며, 브레이크다운 전압 특성을 개선하면, 온 저항 특성은 악화된다.
이러한 온 저항과 브레이크다운 전압의 특성을 개선하기 위해 제안된 트랜지스터의 구조는 다수 존재하나, 본 발명과 관련되고, 본 발명이 속하는 기술분야에서 널리 알려진 트랜지스터의 구조를 서술하면 다음과 같다.
먼저, 통상의 트랜지스터 구조에서 LDD(lightly doped drain) 구조를 이용하는 것이다. 이는 고농도로 도핑된 소스 및 드레인을 포위하는 저농도 도핑 영역을 형성하여 높은 브레이크다운 전압을 가지도록 하는 것이다. 저농도로 도핑된 저농도 소스 영역은 게이트 산화막 하부에 까지 신장되어 형성되며, 저농도로 도핑된 저농도 드레인 영역은 드레인에 인접한 게이트 산화막 하부에 까지 신장되어 형성된다. 이러한 트랜지스터의 구조는 채널 길이를 단축하여, 온 저항은 감소시키는 효과를 가져온다. 또한, 게이트 산화막의 양측면에 교차되도록 형성된 저농도 도핑 영역은 드레인에 인접한 채널 영역에서 발생하는 핫-케리어 인젝션(hot-carrier injection) 현상을 방지한다. 특히, 고농도 소스 및 드레인 사이의 유효 폭을 증가시키므로 높은 브레이크다운 전압을 가지게 된다.
다른 제안된 구조는 LDMOS(lateral double-diffused MOS)이다. 이는 상술한 온 저항 특성 및 브레이크다운 전압 특성의 개선뿐 아니라, 높은 주파수를 가지는 입력 신호에 대해서는 정상 동작하는 장점을 가진다. 또한, 제조 공정상 표준 CMOS 공정에 약간의 부가적인 공정을 추가하여 제조가 가능하므로 기존의 CMOS제조라인에서도 적용가능하다는 장점을 가진다. LDMOS는 구조상 짧은 채널길이를 가지는데, 이에 의해 고주파 특성이 개선되며, 온 저항 특성 또한 개선된다. 브레이크다운 전압특성의 개선을 위해서는 고농도로 도핑된 소스 및 드레인 사이의 너비가 커져야 한다. 따라서 드레인 영역은 넓은 저농도 도핑영역을 가져야 한다. 이러한 LDMOS의 구조적 특징은 트랜지스터가 통상의 경우에 비해, 채널 영역과 드리프트 영역을 별개로 가짐을 의미한다. 즉, 드레인에 가해지는 고전압을 유지하기 위한 드리프트 영역은 드레인의 넓은 지역에 걸쳐 저농도로 도핑되며, 반송자가 이동하는 채널영역의 길이는 전자-정공 쌍의 발생을 억제하기 위해 최대한 짧아진다. 또한, 반송자의 이동에 의해 발생한 전자 또는 정공들을 포집하기 위하여 베이스 및 베이스 콘택을 가진다.
상술한 2가지 트랜지스터의 구조는 넓은 저농도 도핑 영역을 요구하므로 트랜지스터가 차지하는 면적을 증가시키며, 웨이퍼당 소자의 개수, 즉 넷 다이(net die)를 감소시키는 단점을 가진다. 또한, 소스 및 드레인을 형성하기 위한 이온 주입 공정에서 포토레지스트 패턴 형성시에 얼라인의 변동에 의해 소자 특성이 급준하게 변하므로, 공정마진을 확보하는데 어려움을 가진다.
상기와 같은 문제점을 해결하기 위한 본 발명의 제1 목적은 높은 브레이크다운 전압을 가지는 전계 효과 트랜지스터를 제공한다.
본 발명의 제2 목적은 높은 브레이크다운 전압을 가지는 LDMOS 트랜지스터를 제공한다.
본 발명의 제3 목적은 높은 브레이크다운 전압을 가지는 전계 효과 트랜지스터의 제조 방법을 제공한다.
본 발명의 제4 목적은 높은 브레이크다운 전압을 가지는 LDMOS 트랜지스터의 제조 방법을 제공한다.
상기 제1 목적을 달성하기 위한 본 발명은, 반도체 기판 상에 정의된 액티브 영역의 채널 영역 상에 형성된 게이트; 상기 게이트의 일측면의 액티브 영역의 표면 부위에 형성된 소스; 및 상기 게이트를 중심으로 상기 소스와 대향으로 위치하며, 상기 반도체 기판 표면으로부터 돌출된 형상의 돌출부를 가지는 드레인을 포함하는 전계 효과 트랜지스터를 제공한다.
상기 제2 목적을 달성하기 위한 본 발명은, 반도체 기판 상에 정의된 액티브 영역의 채널 영역 상에 형성된 게이트; 상기 게이트의 일측면의 액티브 영역의 표면 부위에 형성된 소스; 상기 게이트를 중심으로 상기 소스와 대향으로 위치하며, 상기 반도체 기판 표면으로부터 돌출된 형상의 돌출부를 가지는 드레인; 및 상기 드레인과 접하면서 상기 채널영역 및 상기 소스를 포위하면서 형성된 베이스를 포함하는 LDMOS(lateral double diffused MOS) 트랜지스터를 제공한다.
상기 제3 목적을 달성하기 위한 본 발명은, 반도체 기판 상에 정의된 액티브 영역의 일측의 표면 부위에 소스를 형성하는 단계; 상기 소스와 대향으로 위치하며, 상기 반도체 기판 표면으로부터 돌출된 형상의 돌출부를 가지는 드레인을 형성하는 단계; 및 상기 소스와 상기 드레인 사이의 채널 영역 상에 게이트를 형성하는 단계를 포함하는 것을 특징으로 하는 전계 효과 트랜지스터의 형성 방법을 제공한다.
상기 제4 목적을 달성하기 위한 본 발명은, 반도체 기판 상에 정의된 액티브 영역의 표면 부위에 베이스를 형성하는 단계; 상기 베이스에 소스를 형성하는 단계; 상기 소스와 대향으로 위치하며, 상기 반도체 기판 표면으로부터 돌출된 형상의 돌출부를 가지는 드레인을 형성하는 단계; 및 상기 소스와 드레인 사이의 채널 영역 상에 게이트를 형성하는 단계를 포함하는 LDMOS 트랜지스터의 형성 방법을 제공한다.
본 발명에 의하면 트랜지스터의 면적을 감소할 수 있으며, 온 저항 특성 저하없이 브레이크다운 전압을 조절할 수 있다. 또한, 고농도 드레인 형성을 위한 이온주입 공정에서 마진을 넓힐 수 있다.
이하, 본 발명에 따른 바람직한 실시예를 첨부된 도면을 참조하여 상세하게 설명한다.
실시예 1
도 1은 본 발명의 본 실시예에 따른 전계 효과 트랜지스터의 단면도이다. 본 실시예에 따른 도면에서는 용이한 이해를 위하여 트랜지스터의 배선은 생략한다.
도 1을 참조하면, 반도체 기판(100) 상에 액티브 영역을 정의하기 위해 절연층(102)이 위치한다. 절연층(102)은 LOCOS(local oxidation of silicon)공정에 의해 형성될 수 있으며, 또는 트렌치 공정에 의해 형성될 수 있다. 트렌치 공정에 의해 형성된 절연층의 경우 저면의 코너 부근에서 전계가 집중되어 소자간의 절연특성이 저하될 우려가 있으므로 LOCOS 공정에 의해 절연층을 형성함이 바람직하다.
절연층(102)에 의해 정의된 액티브 영역 상에 전계 효과 트랜지스터가 위치한다. 먼저, 트랜지스터의 중앙 부근에 게이트가 위치한다. 상기 게이트는 유전막(108),도전층(110)을 포함한다. 바람직하게는 이후의 이온주입 공정이나 에칭공정에서 유전막(108) 및 도전층(110)을 보호하기 위해 스페이서(112)를 포함한다.
게이트의 일측면과 절연층(102) 사이에는 소스가 위치한다. 상기 소스는 고농도로 도핑된 고농도 소스 영역(120) 및 저농도로 도핑된 저농도 소스 영역(104)을 포함한다. 저농도 소스 영역(104)은 절연층으로부터 게이트 유전막(108)의 일측면의 하부까지 신장되어 형성된다. 즉, 트랜지스터을 상면에서 보면, 저농도 소스 영역(104)과 유전막(108)은 서로 겹치는 부분을 가지면서 위치하게 된다. 고농도 소스 영역(120)은 저농도 소스 영역(104)상에 형성되며, 유전막(108)과 교차하는 부위가 없도록 형성된다. 바람직하게는 상기 저농도 소스 영역(104)은 고농도 소스 영역(120)을 포위하는 형상을 가지도록 위치한다. 따라서, 반도체 기판(100) 표면으로부터 제1 깊이를 가지는 저농도 소스 영역(104)에 비해 고농도 소스 영역(102)은 상기 제1 깊이 보다 얕은 제2 깊이를 가짐이 바람직하다.
드레인은 게이트를 중심으로 소스와 대향으로 위치한다. 드레인은 저농도로 도핑된 저농도 드레인 영역(106), 저농도로 도핑된 돌출부(116) 및 돌출부(116)상에 위치하는 고농도로 도핑된 고농도 드레인 영역(118)을 포함한다. 저농도 드레인 영역(106)은 소스와 교차하는 게이트의 일측면과 대향인 타측면의 반도체 기판(100) 표면 부근에 형성되며, 유전막(108)의 타측면과 교차하면서 형성된다. 또한, 반도체 기판 표면으로부터 제3 깊이를 가지고 형성된다. 이러한 저농도 드레인 영역(106)에 근접한 게이트의 스페이서와 절연층(102) 사이에는 돌출부(116)가 위치한다. 상기 돌출부(116)는 트랜지스터의 동작 전압에 따라 그 높이를 달리 할 수 있다. 본 실시예에 따른 도면에서는 돌출부(116)의 높이가 게이트의 높이보다 낮게 도시되어 있지만, 반드시 이에 한정하지 않는다. 돌출부(116) 상에는 고농도 드레인 영역(118)이 위치한다.
저농도로 도핑된 돌출부(116) 및 저농도 드레인 영역에 의해 트랜지스터가 차지하는 면적은 현저히 감소된다.
도 2a 내지 도 2f는 본 실시예에 따른 전계 효과 트랜지스터를 제조하는 방법을 도시한 단면도들이다.
도 2a를 참조하면, 반도체 기판(100) 상에 절연층(102)이 형성된다. 상기 절연층은 LOCOS 공정 또는 트렌치 공정에 의해 형성된다. 바람직하게는 LOCOS 공정에 의해 절연층(102)을 형성한다. 반도체 기판(100) 상에 패드 산화막 및 질화막을 형성한다. 이어서, 질화막 상에 포토레지스트를 도포한 다음, 절연층을 형성하고자 하는 영역 상면의 포토레지스트를 제거하는 패터닝을 실시한다. 계속해서, 포토레지스트 패턴상에 식각공정을 수행하여 절연층을 형성하고자 하는 영역 상면의 질화막을 제거한다. 질화막의 제거에 의해 패드 산화막은 부분적으로 노출되며, 노출된 패드 산화막은 산화되어 부분산화막으로 형성된다. 부분산화막의 형성후, 질화막 및 질화막 하부의 패드산화막을 제거하면 반도체 기판(100) 상에 형성된 절연층(102)을 얻을 수 있으며, 절연층(102)에 의해 트랜지스터가 형성되는 액티브 영역이 정의된다.
도 2b를 참조하면, 절연층(102)에 의해 정의된 액티브 영역 상에 저농도 소스 영역(104) 및 저농도 드레인 영역(106)이 서로 제1 거리를 가진채 형성된다. 절연층(102)이 형성된 반도체 기판(100) 상에 포토레지스트를 도포한 다음, 이를 패터닝하여 저농도 소스 영역(104) 및 저농도 드레인 영역(106)이 형성될 영역을 개방한다. 이어서, 개방된 영역에 이온을 주입한다. 상기 이온의 주입은 저농도로 이루어지며, 이온 주입후 확산 공정을 수행함이 바람직하다.
또한, 상기 절연층(102)을 형성하는 공정과 저농도 소스/드레인 영역을 형성하는 공정은 순서를 바꾸어 진행할 수 있다.
도 2c를 참조하면, 저농도 소스 영역(104) 및 저농도 드레인 영역(106) 사이의 반도체 기판 표면에 게이트가 형성된다. 먼저, 반도체 기판 표면에 유전막(108)을 형성하고, 이어서 도전층(110)을 형성한다. 상기 유전막(108)은 산화물로 이루어짐이 바람직하며, 상기 도전층(110)은 다결정 실리콘으로 형성함이 바람직하다. 계속해서, 도전층 상면을 포토레지스트로 도포한 다음, 이를 패터닝하여 게이트가 형성되는 부분 이외의 포토레지스트를 제거한다. 노출된 도전층에 대해 식각 공정을 수행하고 그 하부의 유전막에 대해 식각 공정을 수행하면 게이트를 이루는 유전막(108) 및 도전층(110)이 형성된다. 또한, 상기 유전막(108) 및 도전층(110)의 너비는 상기 제1 거리보다 넓은 제2 너비를 가진다. 즉, 유전막(108)과 저농도 소스/드레인 영역이 서로 교차될 수 있도록 유전막(108)을 형성한다. 바람직하게는 상기 게이트는 유전막(108) 및 도전층(110)의 측벽을 따라 형성된 스페이서(112)를 포함한다. 스페이서(112)는 게이트가 형성된 기판상에 질화막을 형성한 다음, 이를 에치-백하여 형성한다.
도 2d를 참조하면, 게이트가 형성된 기판 표면에 저지 산화막(blocking oxide, 114)을 형성한다. 계속해서 저지 산화막(114) 상에 포토레지스트를 도포하고 이를 패터닝하여 저농도 드레인 영역(106)을 개방한다. 도 2d에서는 개방된 지역이 스페이서(112) 및 저농도 드레인 영역(106)이지만, 반드시 이에 한정하지 않는다. 즉, 저농도 드레인 영역(106)만을 개방할 수도 있고, 저농도 드레인 영역(106) 및 측면의 절연층 일부를 개방할 수도 있으며, 스페이서(112), 저농도 드레인 영역(106) 및 측면의 절연층 일부를 개방할 수도 있다. 따라서, 포토레지스트에 대한 패턴닝, 즉 포토리소그래피 공정에 있어서, 공정마진을 확보할 수 있다. 이어서 개방된 영역에 대해 식각 공정을 수행하여, 저지 산화막(114)을 부분적으로 제거하고, 저농도 드레인 영역(106)을 개방한다.
도 2e를 참조하면, 개방된 저농도 드레인 영역(106)상에 저농도 드레인과 동일한 물질을 포함하는 기체를 공급하여 돌출부(116)를 에피택셜 성장시킨다. 이때, 패터닝된 저지 산화막(114)은 하부의 물질이 에피택셜 성장하는 것을 방지하는 역할을 수행한다. 따라서 개방된 저농도 드레인 영역(106) 상에만 돌출부(116)가 형성된다. 형성된 돌출부(116)은 도 2e에서는 그 높이가 게이트의 높이보다 낮에 도시되어 있지만, 반드시 이에 한정하지 않는다. 즉, 동작전압의 크기에 따라 돌출부(116)의 높이는 높아질수도 있으며, 낮아질 수도 있다. 또한, 돌출부(116)는 저농도로 도핑되며, 상기 저농도 소스/드레인 영역의 도전형과 동일한 도전형을 가진다.
도 2f를 참조하면, 형성된 돌출부(116) 상에 고농도의 이온을 주입하여 고농도 드레인 영역(118)을 형성한다. 고농도 드레인 영역(118)이 돌출부(116)의 상면에 형성되고, 돌출부(116)는 저농도 드레인 영역(106)과 동일한 도전형을 가진다. 또한 고농도 드레인 영역(118)의 형성과 동시에 고농도의 이온을 주입하여 고농도 소스 영역(120)을 형성한다. 상기 돌출부(116)는 저농도 드레인 영역(106) 상에 형성되고, 고농도 드레인 영역(118)은 상기 돌출부(116)의 상면에 형성되므로 고농도 소스 영역(120)과 고농도 드레인 영역(118) 사이의 유효길이는 고농도 소스 영역(120)으로부터 저농도 드레인 영역(106) 까지의 수평거리와 저농도 드레인 영역(106)으로부터 고농도 드레인 영역 사이의 수직거리의 합이된다.
따라서, 소스와 드레인 사이의 거리는 신장된 효과를 가져오며, 높은 브레이크다운 전압을 가지는 트랜지스터를 적은 면적을 차지하도록 형성할 수 있다.
또한, 본 실시예에서 트랜지스터는 n형 또는 p형으로 제조될 수 있다. n형인 경우, 소스영역들은 n형의 도전형을 가지고 드레인 영역들 또한 n형의 도전형을 가진다. p형의 경우에는 소스영역들은 p형의 도전형을 가지고 드레인 영역들 또한 p형의 도전형을 가진다. 필요에 따라서는 소스, 드레인 및 게이트를 포함하면서 기판의 벌크(bulk) 부위와 구별되는 웰(well)을 형성할 수도 있다.
실시예 2
도 3은 본 실시예에 따른 LDMOS(lightly double diffused MOS)의 단면도이다.
도 3을 참조하면, 반도체 기판(100) 상에 액티브 영역을 정의하기 위해 절연층(102)이 위치한다. 절연층(102)은 LOCOS(local oxidation of silicon)공정에 의해 형성될 수 있으며, 또는 트렌치 공정에 의해 형성될 수 있다. 트렌치 공정에 의해 형성된 절연층의 경우 저면의 코너 부근에서 전계가 집중되어 소자간의 절연특성이 저하될 우려가 있으므로 LOCOS 공정에 의해 절연층을 형성함이 바람직하다.
절연층(102)에 의해 정의된 액티브 영역 상에 전계 효과 트랜지스터가 위치한다. 먼저, 트랜지스터의 중앙 부근에 게이트가 위치한다. 상기 게이트는 유전막(108),도전층(110)을 포함한다. 바람직하게는 이후의 이온주입 공정이나 에칭공정에서 유전막(108) 및 도전층(110)을 보호하기 위해 스페이서(112)를 포함한다.
게이트의 일측면과 절연층(102) 사이에는 소스가 위치한다. 상기 소스는 고농도로 도핑된 고농도 소스 영역(120), 저농도로 도핑된 저농도 소스 영역(104) 및 베이스 콘택(122)을 포함한다. 저농도 소스 영역(104)은 절연층으로부터 게이트 유전막(108)의 일측면의 하부까지 신장되어 형성된다. 즉, 트랜지스터을 상면에서 보면, 저농도 소스 영역(104)과 유전막(108)은 서로 겹치는 부분을 가지면서 위치하게 된다. 고농도 소스 영역(120)은 저농도 소스 영역(104)상에 형성되며, 유전막(108)과 교차하는 부위가 없도록 형성된다. 바람직하게는 상기 저농도 소스 영역(104)은 고농도 소스 영역(120)을 포위하는 형상을 가지도록 위치한다. 따라서, 반도체 기판(100) 표면으로부터 제1 깊이를 가지는 저농도 소스 영역(104)에 비해 고농도 소스 영역(102)은 상기 제1 깊이 보다 얕은 제2 깊이를 가짐이 바람직하다. 베이스 콘택(122)은 저농도 소스 영역(104) 또는 고농도 소스 영역(120)과 접촉되며 전기적으로 상기 저농도/고농도 소스 영역과 단락된 상태가 되도록 위치한다. 또한, 상기 베이스 콘택(122)은 저농도 소스 영역(104) 및 고농도 소스 영역(120)이 가지는 도전형과 반대의 도전형을 가진다. 즉 저농도 소스 영역(104) 및 고농도 소스 영역(120)이 n형인 경우, 베이스 콘택(122)은 p형이며, 저농도 소스 영역(104) 및 고농도 소스 영역(120)이 p형인 경우, 베이스 콘택(122)은 n형이다.
상기 게이트 하부의 채널 영역 및 소스를 포위하도록 베이스(101)가 위치한다. 상기 베이스(101)의 도전형은 베이스 콘택(122)과 동일하다.
드레인은 게이트를 중심으로 소스와 대향으로 위치한다. 드레인은 저농도로 도핑된 저농도 드레인 영역(106), 저농도로 도핑된 돌출부(116) 및 돌출부(116)상에 위치하는 고농도로 도핑된 고농도 드레인 영역(118)을 포함한다. 저농도 드레인 영역(106)은 소스와 교차하는 게이트의 일측면과 대향인 타측면의 반도체 기판(100) 표면 부근에 형성되며, 상기 베이스(101)와 접하면서 유전막(108)의 타측면과 교차하여 형성된다. 또한, 반도체 기판 표면으로부터 제3 깊이를 가지고 형성된다. 이러한 저농도 드레인 영역(106)에 근접한 게이트의 스페이서와 절연층(102) 사이에는 돌출부(116)가 위치한다. 상기 돌출부(116)는 트랜지스터의 동작 전압에 따라 그 높이를 달리 할 수 있다. 본 실시예에 따른 도면에서는 돌출부(116)의 높이가 게이트의 높이보다 낮게 도시되어 있지만, 반드시 이에 한정하지 않는다. 돌출부(116) 상에는 고농도 드레인 영역(118)이 위치한다.
저농도로 도핑된 돌출부(116) 및 저농도 드레인 영역(106)에 의해 트랜지스터가 차지하는 면적은 현저히 감소된다.
또한, 도시하지 아니하였지만, 상기 베이스(101) 및 저농도 드레인 영역(106)을 포위하는 웰이 위치할 수 있다. 상기 웰은 베이스(101)와 반대의 도전형이면서, 저농도 드레인 영역(106)과 동일한 도전형을 가진다.
도 4a 내지 도 4f는 본 실시예에 따른 LDMOS를 제조하는 방법을 도시한 단면도들이다.
도 4a를 참조하면, 반도체 기판(100) 상에 베이스(101)가 형성된다. 상기 베이스(101)는 이온주입 공정 또는 이온주입 공정 및 확산공정에 의해 형성된다. 반도체 기판(100)상에 통상의 리소그래피 공정에 의해 포토레지스트를 도포하고 이를 패터닝한 다음, 개방된 기판 표면에 이온을 주입한다. 필요에 따라서는 이온주입 후에 확산공정을 수행하여 베이스(101)의 깊이와 폭을 조절할 수 있다.
도 4b를 참조하면, 베이스(101)가 형성된 반도체 기판(100) 상에 절연층(102)이 형성된다. 상기 절연층(102)은 LOCOS 공정 또는 트렌치 공정에 의해 형성된다. 바람직하게는 LOCOS 공정에 의해 절연층(102)을 형성한다. 반도체 기판(100) 상에 패드 산화막 및 질화막을 형성한다. 이어서, 질화막 상에 포토레지스트를 도포한 다음, 절연층을 형성하고자 하는 영역 상면의 포토레지스트를 제거하는 패터닝을 실시한다. 계속해서, 포토레지스트 패턴상에 식각공정을 수행하여 절연층을 형성하고자 하는 영역 상면의 질화막을 제거한다. 질화막의 제거에 의해 패드 산화막은 부분적으로 노출되며, 노출된 패드 산화막은 산화되어 부분산화막으로 형성된다. 부분산화막의 형성후, 질화막 및 질화막 하부의 패드산화막을 제거하면 반도체 기판(100) 상에 형성된 절연층(102)을 얻을 수 있으며, 절연층(102)에 의해 트랜지스터가 형성되는 액티브 영역이 정의된다.
도 4c를 참조하면, 절연층(102)에 의해 정의된 액티브 영역상에 저농도 소스 영역(104) 및 저농도 드레인 영역(106)이 형성된다. 저농도 소스 영역(104)은 상기 베이스(101)에 포위되도록 형성되며, 저농도 드레인 영역(106)은 상기 베이스(101)과 접하도록 형성된다. 또한, 상기 저농도 드레인 영역(106)과 저농도 소스 영역(104)사이의 거리는 제1 거리를 가지도록 형성된다. 먼저, 절연층(102)이 형성된 반도체 기판(100) 상에 포토레지스트를 도포한 다음, 이를 패터닝하여 저농도 소스 영역(104) 및 저농도 드레인 영역(106)이 형성될 영역을 개방한다. 이어서, 개방된 영역에 이온을 주입한다. 상기 이온의 주입은 저농도로 이루어지며, 이온 주입후 확산 공정을 수행함이 바람직하다.
또한, 상기 절연층(102)을 형성하는 공정과 저농도 소스/드레인 영역을 형성하는 공정은 순서를 바꾸어 진행할 수 있다.
도 4d를 참조하면, 저농도 소스 영역(104) 및 저농도 드레인 영역(106) 사이의 반도체 기판 표면에 게이트가 형성된다. 먼저, 반도체 기판 표면에 유전막(108)을 형성하고, 이어서 도전층(110)을 형성한다. 상기 유전막(108)은 산화물로 이루어짐이 바람직하며, 상기 도전층(110)은 다결정 실리콘으로 형성함이 바람직하다. 계속해서, 도전층 상면을 포토레지스트로 도포한 다음, 이를 패터닝하여 게이트가 형성되는 부분 이외의 포토레지스트를 제거한다. 노출된 도전층에 대해 식각 공정을 수행하고 그 하부의 유전막에 대해 식각 공정을 수행하면 게이트를 이루는 유전막(108) 및 도전층(110)이 형성된다. 또한, 상기 유전막(108) 및 도전층(110)의 너비는 상기 제1 거리보다 넓은 제2 너비를 가진다. 즉, 유전막(108)과 저농도 소스/드레인 영역이 서로 교차될 수 있도록 유전막(108)을 형성한다. 바람직하게는 상기 게이트는 유전막(108) 및 도전층(110)의 측벽을 따라 형성된 스페이서(112)를 포함한다. 스페이서(112)는 게이트가 형성된 기판상에 질화막을 형성한 다음, 이를 에치-백하여 형성한다.
도 4e를 참조하면, 게이트가 형성된 기판 표면에 저지 산화막(blocking oxide, 114)을 형성한다. 계속해서 저지 산화막(114) 상에 포토레지스트를 도포하고 이를 패터닝하여 저농도 드레인 영역(106)을 개방한다. 도 4e에서는 개방된 지역이 스페이서(112) 및 저농도 드레인 영역(106)이지만, 반드시 이에 한정하지 않는다. 즉, 저농도 드레인 영역(106)만을 개방할 수도 있고, 저농도 드레인 영역(106) 및 측면의 절연층 일부를 개방할 수도 있으며, 스페이서(112), 저농도 드레인 영역(106) 및 측면의 절연층 일부를 개방할 수도 있다. 따라서, 포토레지스트에 대한 패턴닝, 즉 포토리소그래피 공정에 있어서, 공정마진을 확보할 수 있다. 이어서 개방된 영역에 대해 식각 공정을 수행하여, 저지 산화막(114)을 부분적으로 제거하고, 저농도 드레인 영역(106)을 개방한다.
도 4f를 참조하면, 개방된 저농도 드레인 영역(106)상에 저농도 드레인과 동일한 물질을 포함하는 기체를 공급하여 돌출부(116)를 에피택셜 성장시킨다. 이때, 패터닝된 저지 산화막(114)은 하부의 물질이 에피택셜 성장하는 것을 방지하는 역할을 수행한다. 따라서 개방된 저농도 드레인 영역(106) 상에만 돌출부(116)가 형성된다. 형성된 돌출부(116)은 도 4f에서는 그 높이가 게이트의 높이보다 낮에 도시되어 있지만, 반드시 이에 한정하지 않는다. 즉, 동작전압의 크기에 따라 돌출부(116)의 높이는 높아질 수도 있으며, 낮아질 수도 있다. 또한, 돌출부(116)는 저농도로 도핑되며, 상기 저농도 소스/드레인 영역의 도전형과 동일한 도전형을 가진다.
계속해서, 형성된 돌출부(116) 상에 고농도의 이온을 주입하여 고농도 드레인 영역(118)을 형성한다. 고농도 드레인 영역(118)이 돌출부(116)의 상면에 형성되고, 돌출부(116)는 저농도 드레인 영역(106)과 동일한 도전형을 가진다. 또한 고농도 드레인 영역(118)의 형성과 동시에 고농도의 이온을 주입하여 고농도 소스 영역(120)을 형성한다. 상기 돌출부(116)는 저농도 드레인 영역(106) 상에 형성되고, 고농도 드레인 영역(118)은 상기 돌출부(116)의 상면에 형성되므로 고농도 소스 영역(120)과 고농도 드레인 영역(118) 사이의 유효길이는 고농도 소스 영역(120)으로부터 저농도 드레인 영역(106)까지의 수평거리와 저농도 드레인 영역(106)으로부터 고농도 드레인 영역 사이의 수직거리의 합이 된다.
따라서, 소스와 드레인 사이의 거리는 신장된 효과를 가져오며, 높은 브레이크다운 전압을 가지는 트랜지스터를 적은 면적을 차지하도록 형성할 수 있다.
이어서, 저농도 소스 영역(104)와 절연층(102) 사이에 고농도로 도핑된 베이스 콘택(122)을 형성한다. 상기 베이스 콘택(122)은 저농도 소스 영역(104) 및 고농도 소스 영역(120)의 도전형과 반대의 도전형을 가진다. 따라서, 저농도 소스 영역(104) 및 고농도 소스 영역(120)이 n형인 경우, 베이스 콘택(122)은 베이스(101)와 동일한 도전형이면서, 저농도 소스 영역(104) 및 고농도 소스 영역(120)의 도전형과 반대인 p형이 된다. 이러한 베이스 콘택(122)은 이온주입 공정에 의해 형성된다. 또한, 베이스 콘택(122)은 저농도 소스 영역(104)과 접하도록 형성된다. 따라서, 베이스 콘택(122)과 저농도 소스 영역(104) 및 고농도 소스 영역(120)은 전기적으로 단락된다. 실시예에 따라서는 상기 베이스 콘택(122)을 먼저 형성한 다음, 고농도 소스 영역(120) 및 고농도 드레인 영역(118)을 형성할 수 있다.
형성된 베이스 콘택(122)은 채널 영역을 형성하는 베이스(101)에서 발생된 전자-정공 쌍(electron-hole pair)들 중 소수 반송자(minority carrier)를 포집하는 역할을 한다.
또한, 본 실시예에 따라 제조된 LDMOS의 유효채널 길이는 저농도 소스 영역(104)과 저농도 드레인 영역(106) 사이의 거리인 제1 거리가 된다. 본 실시예에 따른 LDMOS가 짧은 제1 거리를 가지면, 트랜지스터의 온-저항은 낮아진다. 고농도 드레인 영역(118)과 고농도 소스 영역(120)의 유효길이는 돌출부에 의해 신장되므로 브레이크다운 전압은 상승된다.
즉, 상기 돌출부(116)는 저농도 드레인 영역(106) 상에 형성되고, 고농도 드레인 영역(118)은 상기 돌출부(116)의 상면에 형성되므로 고농도 소스 영역(120)과 고농도 드레인 영역(118) 사이의 유효길이는 고농도 소스 영역(120)으로부터 저농도 드레인 영역(106) 까지의 수평거리와 저농도 드레인 영역(106)으로부터 고농도 드레인 영역 사이의 수직거리의 합이된다.
따라서, 소스와 드레인 사이의 거리는 신장된 효과를 가져오며, 높은 브레이크다운 전압을 가지는 트랜지스터를 적은 면적을 차지하도록 형성할 수 있다.
또한, 본 실시예에서 트랜지스터는 n형 또는 p형으로 제조될 수 있다. n형인 경우, 소스영역들은 n형의 도전형을 가지고 드레인 영역들 또한 n형의 도전형을 가진다. 이 경우, 베이스 및 베이스 콘택은 p형이 된다. p형 트랜지스터의 경우에는 소스영역들은 p형의 도전형을 가지고 드레인 영역들 또한 p형의 도전형을 가진다. 또한, 베이스 및 베이스 콘택은 n형이 된다. 필요에 따라서는 소스, 드레인, 게이트 및 베이스를 포함하면서 기판의 벌크(bulk) 부위와 구별되는 웰(well)을 형성할 수도 있다. 형성되는 웰은 드레인 영역들이 가지는 도전형과 동일한 도전형을 가진다. 다만, 그 도핑 농도를 달리할 뿐이다.
상기와 같은 본 발명에 따르면, 온-저항 및 브레이크다운 전압 특성의 저하없이 적은 면적을 차지하는 고전압용 전계 효과 트랜지스터 및 LDMOS를 제조할 수 있다.
또한, 고농도 드레인 영역 형성시의 미스-얼라인에 기인하는 낮은 공정마진을 극복할 수 있으며, 고전압을 유지하는 저농도 드레인 영역의 드리프트 영역을 용이하게 조절할 수 있으므로 동작전압에 따른 트랜지스터의 제조가 용이하다는 장점을 가진다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
도 1은 본 발명의 본 실시예에 따른 전계 효과 트랜지스터의 단면도이다.
도 2a 내지 도 2f는 본 실시예에 따른 전계 효과 트랜지스터를 제조하는 방법을 도시한 단면도들이다.
도 3은 본 실시예에 따른 LDMOS(lightly double diffused MOS)의 단면도이다.
도 4a 내지 도 4f는 본 실시예에 따른 LDMOS를 제조하는 방법을 도시한 단면도들이다.
* 도면의 주요부분에 대한 부호의 설명 *
100 : 반도체 기판 101 : 베이스
102 : 절연층 104 : 저농도 소스 영역
106 : 저농도 드레인영역 108 : 유전막
110 : 도전층 112 : 스페이서
114 : 저지 산화막 116 : 돌출부
118 : 고농도 드레인영역 120 : 고농도 소스 영역
122 : 베이스 콘택

Claims (26)

  1. 반도체 기판 상에 정의된 액티브 영역의 채널 영역 상에 형성된 게이트;
    상기 게이트의 일측면의 액티브 영역의 표면 부위에 형성된 소스; 및
    상기 게이트를 중심으로 상기 소스와 대향으로 위치하며, 상기 반도체 기판 표면으로부터 돌출된 형상의 돌출부를 가지는 드레인을 포함하는 전계 효과 트랜지스터.
  2. 제1항에 있어서, 상기 게이트는,
    상기 채널 영역 상에 형성된 유전막; 및 상기 유전막 상에 형성된 도전층을 포함하는 것을 특징으로 하는 전계 효과 트랜지스터.
  3. 제2항에 있어서, 상기 소스는 저농도로 도핑된 저농도 소스 영역 및 고농도로 도핑된 고농도 소스 영역을 포함하되, 상기 저농도 소스 영역은 상기 반도체 기판 표면으로부터 제1 깊이를 가지며, 상기 고농도 소스 영역은 상기 반도체 기판 표면으로부터 상기 제1 깊이보다 얕은 제2 깊이를 가지는 것을 특징으로 하는 전계 효과 트랜지스터.
  4. 제3항에 있어서, 상기 저농도 소스 영역은 상기 유전막 하부에 까지 신장되어 형성되고, 상기 고농도 소스 영역은 상기 반도체 기판 표면으로부터 상기 저농도 소스 영역에 포위되어 형성되는 것을 특징으로 하는 전계 효과 트랜지스터.
  5. 제1항에 있어서, 상기 드레인은 상기 반도체 기판 표면으로부터 제3 깊이를 가지는 저농도로 도핑된 저농도 드레인 영역 및 상기 저농도 드레인 영역 상에 형성되고 상기 반도체 기판 표면으로부터 소정의 높이를 가지는 돌출부를 가지는 것을 특징으로 하는 전계 효과 트랜지스터.
  6. 제5항에 있어서, 상기 돌출부는 상부에 고농도로 도핑된 고농도 드레인 영역을 포함하는 것을 특징으로 하는 전계 효과 트랜지스터.
  7. 반도체 기판 상에 정의된 액티브 영역의 채널 영역 상에 형성된 게이트;
    상기 게이트의 일측면의 액티브 영역의 표면 부위에 형성된 소스;
    상기 게이트를 중심으로 상기 소스와 대향으로 위치하며, 상기 반도체 기판 표면으로부터 돌출된 형상의 돌출부를 가지는 드레인; 및
    상기 드레인과 접하면서 상기 채널영역 및 상기 소스를 포위하면서 형성된 베이스을 포함하는 LDMOS(lateral double diffused MOS) 트랜지스터.
  8. 제7항에 있어서, 상기 게이트는 상기 채널 영역 상에 형성된 유전막; 및
    상기 유전막 상에 형성된 도전층을 포함하는 것을 특징으로 하는 LDMOS 트랜지스터.
  9. 제8항에 있어서, 상기 소스는 고농도로 도핑된 고농도 소스 영역 및 베이스 콘택을 포함하되, 상기 베이스 콘택은 상기 고농도 소스 영역에 전기적으로 접하며, 상기 게이트에서부터 상기 고농도 소스 영역보다 먼 액티브 영역의 표면 부위에 형성되는 것을 특징으로 하는 LDMOS 트랜지스터.
  10. 제9항에 있어서, 상기 베이스 콘택은 상기 고농도 소스 영역과 반대의 도전형을 가지는 것을 특징으로 하는 LDMOS 트랜지스터.
  11. 제10항에 있어서, 상기 소스는 상기 고농도 소스 영역을 포위하며, 상기 유전막 하부까지 신장되고 저농도로 도핑된 저농도 소스 영역을 더 포함하는 것을 특징으로 하는 LDMOS 트랜지스터.
  12. 제8항에 있어서, 상기 드레인은 저농도로 도핑된 저농도 드레인 영역 및 상기 저농도 드레인 영역 상에 형성되고 상기 반도체 기판 표면으로부터 소정의 높이를 가지는 돌출부를 가지는 것을 특징으로 하는 LDMOS 트랜지스터.
  13. 제12항에 있어서, 상기 돌출부는 상부에 고농도로 도핑된 고농도 드레인 영역을 포함하는 것을 특징으로 하는 LDMOS 트랜지스터.
  14. 반도체 기판 상에 정의된 액티브 영역의 일측의 표면 부위에 소스를 형성하는 단계;
    상기 소스와 대향으로 위치하며, 상기 반도체 기판 표면으로부터 돌출된 형상의 돌출부를 가지는 드레인을 형성하는 단계; 및
    상기 소스와 상기 드레인 사이의 채널 영역 상에 게이트를 형성하는 단계를 포함하는 전계 효과 트랜지스터의 형성 방법.
  15. 반도체 기판 상에 소자분리를 위해 절연층을 형성하는 단계;
    상기 절연층에 의해 정의된 액티브 영역상에 서로 제1거리를 가지며 분리된 저농도 소스 및 드레인을 형성하는 단계;
    상기 저농도 소스 및 드레인에 의해 분리된 영역에 상기 제1거리보다 큰 제2너비를 가지는 게이트를 형성하는 단계;
    상기 게이트와 저농도 드레인 사이의 영역에 저농도의 돌출부를 형성하는 단계; 및
    상기 돌출부 및 저농도의 소스상에 고농도의 소스 및 드레인을 형성하는 단계를 포함하는 것을 특징으로 하는 전계 효과 트랜지스터의 형성 방법.
  16. 제15항에 있어서, 상기 절연층을 형성하는 단계 및 저농도 소스 및 드레인을 형성하는 단계는 순서를 바꾸어 진행하는 것을 특징으로 하는 전계 효과 트랜지스터의 형성 방법.
  17. 제15항에 있어서, 상기 저농도 소스 및 드레인을 형성하는 단계는, 이온의 주입 또는 이온 주입 후에 확산공정을 통해 이루어지는 것을 특징으로 하는 전계 효과 트랜지스터의 형성 방법.
  18. 제15항에 있어서, 상기 게이트를 형성하는 단계는,
    상기 저농도 소스 및 드레인이 형성된 상기 반도체 기판 표면에 유전층을 형성하는 단계;
    상기 유전층상에 도전층을 형성하는 단계; 및
    상기 유전층 및 도전층을 식각하여 상기 제2너비를 가지는 게이트를 형성하는 단계를 포함하는 것을 특징으로 하는 전계 효과 트랜지스터의 형성 방법.
  19. 제15항에 있어서, 상기 저농도의 돌출부를 형성하는 단계는,
    산화물을 증착하여 저지 산화막(blocking oxide)을 형성하는 단계;
    상기 저지 산화막을 부분 식각하여 상기 저농도 드레인 표면을 노출시키는 단계; 및
    상기 노출된 저농도 드레인 표면에 저농도로 도핑된 드레인과 동일한 물질을 애피택셜 성장시키는 단계를 포함하는 것을 특징으로 하는 전계 효과 트랜지스터 형성 방법.
  20. 반도체 기판 상에 정의된 액티브 영역의 표면 부위에 베이스를 형성하는 단계;
    상기 베이스에 소스를 형성하는 단계;
    상기 소스와 대향으로 위치하며, 상기 반도체 기판 표면으로부터 돌출된 형상의 돌출부를 가지는 드레인을 형성하는 단계; 및
    상기 소스와 드레인 사이의 채널 영역 상에 게이트를 형성하는 단계를 포함하는 LDMOS(lateral double diffused MOS) 트랜지스터의 형성 방법.
  21. 반도체 기판 상에 베이스를 형성하는 단계;
    상기 베이스와 기판과의 경계면이 상기 기판 표면과 접촉하는 부분을 사이에 두고 반도체 기판 상에 소자분리를 위해 절연층을 형성하는 단계;
    상기 절연층에 의해 정의된 액티브 영역상에 저농도 드레인을 형성하는 단계;
    상기 저농도 드레인 일측면의 기판상에 게이트를 형성하는 단계;
    상기 게이트가 형성된 기판의 저농도 드레인 상에 저농도의 돌출부를 형성하는 단계;
    상기 돌출부 및 상기 반도체 기판에 고농도 드레인 및 소스을 형성하는 단계; 및
    상기 게이트와 고농도 소스 사이에 고농도의 베이스 콘택을 형성하는 단계를 포함하는 것을 특징으로 하는 LDMOS 트랜지스터의 형성 방법.
  22. 제21항에 있어서, 상기 저농도 드레인을 형성하는 단계에서는 저농도 드레인의 형성과 함께 저농도 소스를 형성하는 것을 특징으로 하는 LDMOS 트랜지스터의 형성 방법.
  23. 제21항에 있어서, 상기 절연층을 형성하는 단계 및 상기 저농도 드레인을 형성하는 단계는 서로 순서를 바꾸어 진행하는 것을 특징으로 하는 LDMOS 트랜지스터의 형성 방법.
  24. 제21항에 있어서, 상기 저농도 드레인을 형성하는 단계는, 이온의 주입 또는 이온 주입 후에 확산공정을 통해 이루어지는 것을 특징으로 하는 LDMOS 트랜지스터의 형성 방법.
  25. 제21항에 있어서, 상기 게이트를 형성하는 단계는,
    상기 저농도 드레인이 형성된 상기 반도체 기판 표면에 유전층을 형성하는 단계;
    상기 유전층상에 도전층을 형성하는 단계; 및
    상기 유전층 및 도전층을 식각하여 상기 게이트를 형성하는 단계를 포함하는 것을 특징으로 하는 전계 효과 트랜지스터의 형성 방법.
  26. 제21항에 있어서, 상기 저농도의 돌출부를 형성하는 단계는,
    산화물을 증착하여 저지 산화막(blocking oxide)을 형성하는 단계;
    상기 저지 산화막을 부분 식각하여 상기 저농도 드레인 표면을 노출시키는 단계; 및
    상기 노출된 저농도 드레인 표면에 저농도로 도핑된 드레인과 동일한 물질을 애피택셜 성장시키는 단계를 포함하는 것을 특징으로 하는 전계 효과 트랜지스터 형성 방법.
KR10-2003-0067244A 2003-09-29 2003-09-29 돌출된 드레인을 가지는 트랜지스터 및 이의 제조 방법 KR100488196B1 (ko)

Priority Applications (5)

Application Number Priority Date Filing Date Title
KR10-2003-0067244A KR100488196B1 (ko) 2003-09-29 2003-09-29 돌출된 드레인을 가지는 트랜지스터 및 이의 제조 방법
JP2004278481A JP2005109479A (ja) 2003-09-29 2004-09-24 突出ドレインを有するトランジスタ及びその製造方法
US10/952,105 US7193271B2 (en) 2003-09-29 2004-09-28 Transistor having a protruded drain
US11/705,355 US7419880B2 (en) 2003-09-29 2007-02-12 Transistor having a protruded drain
US11/705,354 US7378708B2 (en) 2003-09-29 2007-02-12 Transistor having a protruded drain

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR10-2003-0067244A KR100488196B1 (ko) 2003-09-29 2003-09-29 돌출된 드레인을 가지는 트랜지스터 및 이의 제조 방법

Publications (2)

Publication Number Publication Date
KR20050031120A KR20050031120A (ko) 2005-04-06
KR100488196B1 true KR100488196B1 (ko) 2005-05-09

Family

ID=34374213

Family Applications (1)

Application Number Title Priority Date Filing Date
KR10-2003-0067244A KR100488196B1 (ko) 2003-09-29 2003-09-29 돌출된 드레인을 가지는 트랜지스터 및 이의 제조 방법

Country Status (3)

Country Link
US (3) US7193271B2 (ko)
JP (1) JP2005109479A (ko)
KR (1) KR100488196B1 (ko)

Families Citing this family (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100538101B1 (ko) * 2004-07-07 2005-12-21 삼성전자주식회사 반도체 장치 및 이의 제조 방법
TWI265632B (en) * 2005-11-07 2006-11-01 Macronix Int Co Ltd Laterally double-diffused metal oxide semiconductor transistor and fabricating method the same
CN101351892B (zh) * 2005-11-29 2012-06-27 夏普株式会社 半导体器件和制造该半导体器件的方法
CN103972294A (zh) * 2005-11-29 2014-08-06 旺宏电子股份有限公司 横向双重扩散式金属氧化物半导体晶体管及其制造方法
US7714355B1 (en) * 2005-12-20 2010-05-11 National Semiconductor Corp Method of controlling the breakdown voltage of BSCRs and BJT clamps
KR100734143B1 (ko) * 2006-08-30 2007-06-29 동부일렉트로닉스 주식회사 디모스 트랜지스터 및 그 제조방법
JP4658977B2 (ja) * 2007-01-31 2011-03-23 エルピーダメモリ株式会社 半導体装置の製造方法
US7572706B2 (en) * 2007-02-28 2009-08-11 Freescale Semiconductor, Inc. Source/drain stressor and method therefor
US7393751B1 (en) * 2007-03-13 2008-07-01 International Business Machines Corporation Semiconductor structure including laminated isolation region
US7723785B2 (en) * 2007-07-31 2010-05-25 Taiwan Semiconductor Manufacturing Company, Ltd. High performance power MOS structure
KR100898225B1 (ko) * 2007-09-07 2009-05-18 주식회사 동부하이텍 반도체 소자 및 이의 제조방법
US7915128B2 (en) * 2008-02-29 2011-03-29 Taiwan Semiconductor Manufacturing Company, Ltd. High voltage semiconductor devices
US9202911B2 (en) 2013-06-07 2015-12-01 Globalfoundries Inc. Self-aligned channel drift device and methods of making such a device
TWI571939B (zh) * 2016-01-20 2017-02-21 力晶科技股份有限公司 橫向擴散金屬氧化半導體元件及其製造方法
CN108666364A (zh) * 2018-04-23 2018-10-16 上海华虹宏力半导体制造有限公司 Rfldmos器件及制造方法
CN109103261B (zh) * 2018-09-28 2024-03-26 长江存储科技有限责任公司 半导体器件和集成电路
CN111326582B (zh) * 2018-12-13 2022-08-02 中芯集成电路（宁波）有限公司 栅驱动集成电路
CN111326578B (zh) * 2018-12-13 2022-08-02 中芯集成电路（宁波）有限公司 栅驱动集成电路
CN112951913A (zh) * 2019-12-10 2021-06-11 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
US11594645B1 (en) * 2021-08-31 2023-02-28 Taiwan Semiconductor Manufacturing Company, Ltd. Transistor and method for manufacturing the same
CN117457747B (zh) * 2023-12-22 2024-06-04 粤芯半导体技术股份有限公司 一种嵌入式闪存工艺的demos结构及其制备方法
CN117542879B (zh) * 2024-01-09 2024-04-02 北京智芯微电子科技有限公司 横向双扩散场效应晶体管、制作方法、芯片及电路

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS59119045A (ja) * 1982-12-24 1984-07-10 Ngk Spark Plug Co Ltd ２サイクルエンジン
JPH04129274A (ja) * 1990-09-20 1992-04-30 Nec Kyushu Ltd 半導体装置
JPH04245480A (ja) * 1991-01-30 1992-09-02 Fujitsu Ltd Ｍｏｓ型半導体装置およびその製造方法
JPH07302903A (ja) * 1994-04-28 1995-11-14 Nippon Motorola Ltd Ｌｄｍｏｓ・ｆｅｔ
EP0709880A3 (en) * 1994-10-31 1996-10-23 Sgs Thomson Microelectronics Method for forming projecting source / drain regions in an integrated circuit
KR100251754B1 (ko) 1996-12-31 2000-04-15 권호택 융기된드레인과링을갖는ldmos
JPH11354793A (ja) * 1998-06-10 1999-12-24 Motorola Kk 半導体装置の製造方法
JP2000040817A (ja) 1998-07-21 2000-02-08 Seiko Epson Corp 半導体装置及びその製造方法
US6441431B1 (en) * 1998-12-04 2002-08-27 Texas Instruments Incorporated Lateral double diffused metal oxide semiconductor device
KR100317337B1 (ko) * 2000-03-15 2001-12-22 박종섭 고전압 트랜지스터의 제조방법
JP2002076337A (ja) * 2000-09-01 2002-03-15 Hitachi Ltd 半導体装置及び半導体装置の製造方法

Also Published As

Publication number Publication date
US20050067662A1 (en) 2005-03-31
KR20050031120A (ko) 2005-04-06
US7378708B2 (en) 2008-05-27
US7193271B2 (en) 2007-03-20
US7419880B2 (en) 2008-09-02
US20070145477A1 (en) 2007-06-28
JP2005109479A (ja) 2005-04-21
US20070141793A1 (en) 2007-06-21

Similar Documents

Publication Publication Date Title
KR100488196B1 (ko) 돌출된 드레인을 가지는 트랜지스터 및 이의 제조 방법
KR101099907B1 (ko) 금속 산화물 반도체 장치와 그의 형성 방법 및 집적 회로
US7148540B2 (en) Graded conductive structure for use in a metal-oxide-semiconductor device
US7649225B2 (en) Asymmetric hetero-doped high-voltage MOSFET (AH2MOS)
JP5113317B2 (ja) 寄生バイポーラトランジスタ作用を減少したｍｏｓ構造を有する集積回路
US7180132B2 (en) Enhanced RESURF HVPMOS device with stacked hetero-doping RIM and gradual drift region
US8178930B2 (en) Structure to improve MOS transistor on-breakdown voltage
US9093300B2 (en) Transistor structure having a trench drain
KR100840667B1 (ko) 수평형 디모스 소자 및 그 제조방법
EP2338177B1 (en) Insulated gate semiconductor device and method of manufacturing the same
JP2006060224A (ja) 強化された遮蔽構造を備えた金属酸化膜半導体デバイス
KR101530582B1 (ko) 반도체 소자 및 이의 제조 방법
KR100611111B1 (ko) 고주파용 모오스 트랜지스터, 이의 형성 방법 및 반도체장치의 제조 방법
KR101147366B1 (ko) 고주파 파워증폭기를 위한 수평형확산모스트랜지스터 및그의 제조 방법
US20230170414A1 (en) Rugged ldmos with reduced nsd in source
US20100090291A1 (en) Transistor structure having reduced input capacitance
KR20000027006A (ko) 디모스(dmos) 트랜지스터 및 그 제조방법
US8008720B2 (en) Transistor structure having a conductive layer formed contiguous in a single deposition
US8008719B2 (en) Transistor structure having dual shield layers
JP3649056B2 (ja) 半導体装置
KR20090031354A (ko) 감소된 콜렉터-기판 커패시턴스를 갖는 바이폴라 접합 트랜지스터
KR101870824B1 (ko) 전력 반도체 소자 및 그 제조방법
CN110581069A (zh) 制造高压半导体器件的方法
KR20040060326A (ko) 반도체소자의 트랜지스터 및 그 형성방법

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20080401

Year of fee payment: 4

LAPS Lapse due to unpaid annual fee