KR100734143B1 - 디모스 트랜지스터 및 그 제조방법 - Google Patents
디모스 트랜지스터 및 그 제조방법 Download PDFInfo
- Publication number
- KR100734143B1 KR100734143B1 KR1020060082993A KR20060082993A KR100734143B1 KR 100734143 B1 KR100734143 B1 KR 100734143B1 KR 1020060082993 A KR1020060082993 A KR 1020060082993A KR 20060082993 A KR20060082993 A KR 20060082993A KR 100734143 B1 KR100734143 B1 KR 100734143B1
- Authority
- KR
- South Korea
- Prior art keywords
- region
- drift
- drain
- gate electrode
- conductive
- Prior art date
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 16
- 238000000034 method Methods 0.000 title claims description 16
- 229910044991 metal oxide Inorganic materials 0.000 title abstract description 3
- 150000004706 metal oxides Chemical class 0.000 title abstract description 3
- 239000000758 substrate Substances 0.000 claims abstract description 13
- 239000012535 impurity Substances 0.000 claims description 17
- 125000006850 spacer group Chemical group 0.000 claims description 17
- 150000002500 ions Chemical class 0.000 claims description 14
- 238000005530 etching Methods 0.000 claims description 2
- 238000004519 manufacturing process Methods 0.000 abstract description 7
- 210000000746 body region Anatomy 0.000 description 6
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 6
- 229920005591 polysilicon Polymers 0.000 description 6
- 150000004767 nitrides Chemical class 0.000 description 5
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 4
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 4
- 229920002120 photoresistant polymer Polymers 0.000 description 4
- 229910052710 silicon Inorganic materials 0.000 description 4
- 239000010703 silicon Substances 0.000 description 4
- 229910052814 silicon oxide Inorganic materials 0.000 description 4
- 229910052581 Si3N4 Inorganic materials 0.000 description 3
- 238000005229 chemical vapour deposition Methods 0.000 description 3
- 239000000463 material Substances 0.000 description 3
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 3
- 150000001875 compounds Chemical class 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 238000009792 diffusion process Methods 0.000 description 2
- 230000005669 field effect Effects 0.000 description 2
- 238000001020 plasma etching Methods 0.000 description 2
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 1
- 238000009825 accumulation Methods 0.000 description 1
- 229910052785 arsenic Inorganic materials 0.000 description 1
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 1
- 229910052796 boron Inorganic materials 0.000 description 1
- 230000008878 coupling Effects 0.000 description 1
- 238000010168 coupling process Methods 0.000 description 1
- 238000005859 coupling reaction Methods 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- 239000007943 implant Substances 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 238000005215 recombination Methods 0.000 description 1
- 230000006798 recombination Effects 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/7816—Lateral DMOS transistors, i.e. LDMOS transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0657—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/0843—Source or drain regions of field-effect devices
- H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
- H01L29/0852—Source or drain regions of field-effect devices of field-effect transistors with insulated gate of DMOS transistors
- H01L29/0873—Drain regions
- H01L29/0882—Disposition
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/0843—Source or drain regions of field-effect devices
- H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
- H01L29/0852—Source or drain regions of field-effect devices of field-effect transistors with insulated gate of DMOS transistors
- H01L29/0873—Drain regions
- H01L29/0886—Shape
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66674—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/66681—Lateral DMOS transistors, i.e. LDMOS transistors
- H01L29/66689—Lateral DMOS transistors, i.e. LDMOS transistors with a step of forming an insulating sidewall spacer
Abstract
본 발명에서는 디모스(Double-diffused Metal Oxide Semiconductor; DMOS) 트랜지스터 소자 및 그 제조방법에 관해 개시된다.
본 발명에 따른 디모스 트랜지스터는 제1도전형의 웰 영역이 형성된 반도체 기판; 상기 웰 영역에 형성된 제2도전형의 몸체(Body); 상기 몸체에 형성된 제1도전형의 소스 영역; 상기 몸체가 형성되지 않은 웰 영역에 형성되고 수직(vertical) 구조가 형성된 제1도전형의 드리프트 영역 및 드레인 영역; 상기 소스 영역과 드레인 영역 사이에 형성된 게이트 전극이 포함되어 구성되는 것을 특징으로 한다.
디모스 트랜지스터
Description
도 1은 종래의 LDMOS 트랜지스터 소자를 설명하는 도면.
도 2 내지 도 8은 본 발명의 실시예에 따른 디모스 트랜지스터 및 그 제조방법을 설명하는 도면.
본 발명에서는 디모스(Double-diffused Metal Oxide Semiconductor; DMOS) 트랜지스터 소자 및 그 제조방법에 관해 개시된다.
일반적으로 사용되는 모스 전계효과 트랜지스터(MOS Field Effect Transistor; 이하 'MOSFET'이라 칭함)는 바이폴라(bipolar) 트랜지스터에 비해 높은 입력 임피던스(impedance)를 가지기 때문에 전력이득이 크고, 게이트 구동 회로가 매우 간단하다.
또한, 유니폴라(unipolar) 소자이기 때문에 소자가 턴-오프 (turn-off)되는 동안 소수 캐리어(carrier)에 의한 축적 또는 재결합에 의해 발생되는 시간지연이 없는 등의 장점을 가지고 있다.
따라서, 스위칭 모드 전력 공급장치(switching mode power supply), 램프 안정화(lamp ballast) 및 모터 구동회로에의 응용이 점차 확산되고 있는 추세에있다. 이와 같은 MOSFET으로는 통상, 플래너 확산(planar diffusion) 기술을 이용한 LDMOSFET(Lateral Double Diffused MOSFET) 구조가 널리 사용되고 있다.
종래 기술의 LDMOS 트랜지스터 소자가 도 1에 예시되어 있다. 상기 소자는 실질적으로 두 개의 LDMOS 트랜지스터(10a, 10b)를 구비하고 있다.
상기 트랜지스터 소자(10a)는 실리콘 기판(11), 버퍼 산화막 (12) 및 반도체 층(14)을 갖는 SOI 기판 상에 형성되어 있다.
상기 반도체 층(14)은 상기 실리콘 기판(11)을 덮으면서 예시되어 있다. 상기 종래 소자의 FET(Field Effect Transistor)는 소오스 영역(16a)과 드레인 영역(18a)을 구비하고 있다. 상기 n형 도프된 소오스 영역(16a)은 p형 도프된 웰 영역(20) 내에 형성되어 있다. 상기 웰 영역(20)은 종종 P형 몸체라 칭한다. 이 P형 몸체(20)는 예시된 바와 같이 상기 반도체 층(14)을 통하여 상기 버퍼 산화막(12)의 상부 표면까지 연장될 수 있거나, 또는 상기 영역이 상기 반도체 층(14) 내에 충분히 있을 수 있다.
상기 드레인 영역(18a)은 상기 필드 절연 영역(23a)의 타단에 인접하고 있다. 그 필드 절연 영역(23a)은 예를 들어 열적으로 성장한 실리콘 옥사이드 (silicon oxide)와 같은 필드 산화막을 포함한다.
게이트 전극(26a)은 상기 반도체 층(14)의 표면 상에 형성되어 있다. 상기 게이트 전극(26a)은 상기 소오스 영역(16a)의 일부분 위로부터 상기 필드 절연 영 역(23a) 위까지 연장되어 있고, 그리고 불순물로 도프된 폴리실리콘을 갖고 있다. 상기 게이트(26a)는 게이트 유전체(28a)에 의해서 상기 반도체 층(14)의 표면으로부터 격리되어 있다. 상기 게이트 유전체(28a)는 산화물 또는 질화물, 또는 그의 화합물 (즉, 적층된 NO 또는 ONO 층)을 포함할 수 있다.
측벽 절연 영역(미도시됨)은 상기 게이트 전극(26a)의 측벽 상에 형성될 수 있다. 상기 측벽 영역은 대표적으로 실리콘 옥사이드와 같은 산화물 또는 실리콘 나이트라이드와 같은 질화 물질을 포함한다.
고농도로 더욱 도핑된 몸체 영역(30)이 또한 도 1에 예시되어 있다. 이 몸체 영역(30)은 p형 몸체(20)에 대해 양호한 콘택을 갖도록 포함되어 있다. 그 몸체영역(30)은 상기 p형 몸체(20)보다 더욱 고농도로 도핑되어 있다.
소오스/드레인 콘택(32a 및 34)은 또한 상기 트랜지스터 소자(10a) 내에 포함되어 있다. 상기 콘택(32a 및 34)은 상기 소오스/드레인 영역(16a, 18a)을 그 회로 내의 다른 구성 요소에 전기적으로 결합하기 위하여 제공되어 있다. 도 1에서, 단일의 콘택(34)이 양쪽의 트랜지스터(10a, 10b)의 소오스 영역(16a, 16b)을 위해 사용된다.
한편, 이중 확산 공정에 의해 형성되는 LDMOS 트랜지스터는 채널(channel) 및 드레인이 횡(lateral)방향으로 구현되기 때문에, 채널 밀도(channel density)가 낮아 온저항이 크고 드레인의 길이에 의해 소자의 크기가 커지는 문제점이 있다.
본 발명은 소자의 크기가 작은 디모스 트랜지스터를 제공하는 것을 목적으로 한다.
또한, 본 발명은 채널 밀도를 높임으로써 온저항이 낮은 디모스 트랜지스터를 제공하는 것을 목적으로 한다.
본 발명에 따른 디모스 트랜지스터는 제1도전형의 웰 영역이 형성된 반도체 기판; 상기 웰 영역에 형성된 제2도전형의 몸체(Body); 상기 몸체에 형성된 제1도전형의 소스 영역; 상기 몸체가 형성되지 않은 웰 영역에 형성되고 수직(vertical) 구조가 형성된 제1도전형의 드리프트 영역 및 드레인 영역; 상기 소스 영역과 드레인 영역 사이에 형성된 게이트 전극이 포함되어 구성되는 것을 특징으로 한다.
또한, 본 발명에 따른 디모스 트랜지스터는 제1도전형의 웰 영역이 형성된 반도체 기판; 상기 웰 영역에 형성된 제2도전형의 몸체(Body); 상기 몸체에 형성된 제1도전형의 소스 영역; 상기 몸체가 형성되지 않은 웰 영역에 형성되고 상기 소스 영역보다 높은 위치에 형성된 제1도전형의 드리프트 영역 및 드레인 영역; 상기 소스 영역과 드레인 영역 사이에 형성된 게이트 전극이 포함되어 구성되는 것을 특징으로 한다.
또한, 본 발명에 따른 디모스 트랜지스터 제조방법은 제1도전형의 웰 영역이 형성된 반도체 기판에 제1도전형의 불순물 이온을 주입하여 드리프트 영역을 형성하는 단계; 상기 드리프트 영역의 일부 및 상기 웰 영역을 식각하여 식각되지 않은 드리프트 영역이 수직 구조를 형성하도록 하는 단계; 상기 식각된 웰 영역에 제2도전형의 불순물 이온을 주입하여 몸체(Body)를 형성하는 단계; 상기 수직 구조의 드 리프트 영역의 측벽에 옥사이드 스페이서를 형성하는 단계; 상기 몸체와 옥사이드 스페이서 사이에 게이트 산화막, 게이트 전극 및 스페이서를 형성하는 단계; 상기 드리프트 영역 및 몸체에 제1도전형의 고농도 불순물 이온을 주입하여 소스 영역 및 드레인 영역을 형성하는 단계가 포함되어 구성되는 것을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명에 따른 디모스 트랜지스터 및 그 제조방법에 대해 상세히 설명하도록 한다.
도 8은 본 발명의 실시예에 따른 디모스 트랜지스터의 구조를 설명하는 도면이다.
본 발명에 따른 디모스 트랜지스터는 실리콘 기판의 상측에 N-웰 영역(114)에 형성될 수 있다.
상기 디모스 트랜지스터는 N형 도프된 소스 영역(116)과 드레인 영역(118)을 구비하고 있으며, 상기 N형 도프된 소스 영역(116)은 P형 도프된 웰 영역 내에 형성되어 있다. 상기 웰 영역은 P형 몸체(120)라 한다.
또한, 고농도로 도핑된 몸체 영역(130)이 상기 P형 몸체(120)에 형성된다. 상기 몸체 영역(130)은 P형 몸체(120)에 대해 양호한 콘택을 갖도록 포함되어 있다. 상기 몸체 영역(130)은 상기 P형 몸체(120)보다 더욱 고농도로 도핑되어 있다.
상기 드레인 영역(118)은 상기 P형 몸체(120)의 양측에 형성되며, 상기 소스 영역(116)보다 상측에 위치한다. 즉, 상기 드레인 영역(118)은 수직 방향으로 형성되며, 상기 소스 영역(116)에서 상기 드레인 영역(118)으로 흐르는 전류의 경로는 적어도 일부분이 수직 방향으로 형성된다.
상기 소스 영역(116)에서 상기 드레인 영역(118)으로 전류가 흐르는 N-드리프트 영역(N-drift region)(115)은 적어도 일부가 수직(vertical) 구조로 형성되어 있어 전류가 수직 방향으로 흐르게 된다.
상기 드레인 영역(118) 및 N-드리프트 영역(115)의 양측에는 옥사이드 스페이서(123)가 형성된다.
그리고, 상기 드레인 영역(118)과 상기 소스 영역(116) 사이에는 게이트 전극(126)이 형성된다.
상기 게이트 전극은 불순물로 도프된 폴리실리콘으로 형성되어 있으며, 게이트 산화막(128)에 의해 N-웰 영역(114)으로부터 격리된다. 상기 게이트 산화막(128)는 산화물 또는 질화물, 또는 그의 화합물 (즉, 적층된 NO 또는 ONO 층)을 포함할 수 있다.
그리고, 상기 게이트 전극(126)의 측벽에는 스페이서(124)가 형성되고, 상기 스페이서(124)는 실리콘 옥사이드와 같은 산화물 또는 실리콘 나이트라이드와 같은 질화 물질을 포함한다.
본 발명에 따른 디모스 트랜지스터는 수직 구조로 형성된 N-드리프트 영역(115) 및 드레인 영역(118)에 의해 종래의 횡형 디모스 트랜지스터에 비해 소자의 크기를 줄일 수 있다.
즉, 종래의 횡형 디모스 트랜지스터는 소스 영역에 대하여 드레인 영역이 수평 방향으로 위치하기 때문에 소자의 크기(면적)가 크나, 본 발명에서는 N-드리프트 영역(115) 및 드레인 영역(118)이 수직 방향으로 위치하기 때문에 소자의 크기 를 줄일 수 있다.
도 2 내지 도 7은 본 발명에 따른 디모스 트랜지스터의 제조방법을 설명하는 도면이다.
도 2를 참조하면, N-웰 영역(114)이 형성된 실리콘 기판에 포토 리지스트 패턴을 형성하여 N형 불순물 이온을 주입하여 N-드리프트 영역(115)을 형성한다. 그리고, 상기 포토 리지스트 패턴을 제거한다.
도 3을 참조하면, 상기 N-웰 영역(114) 및 N-드리프트 영역(115)의 상측에 포토 리지스트 패턴을 형성하고, 상기 N-드리프트 영역(115)의 일부 및 N-웰 영역(114)을 건식 식각공정, 예를 들어 반응성 이온 에칭(RIE: Reactive Ion Etching) 공정에 의해 제거한다.
즉, 상기 N-드리프트 영역(115)의 일부 및 N-웰 영역(114)을 트렌치 형성 공정과 유사하게 일정한 깊이로 식각한다.
따라서, 식각되지 않은 상기 N-드리프트 영역(115)은 상기 N-웰 영역(114) 보다 높은 위치에 형성되며, 상기 N-드리프트 영역(115)이 수직 구조로 형성된다.
도 4를 참조하면, 상기 N-드리프트 영역(115) 사이의 소정의 포토 리지스트 패턴을 형성한 후 P형 불순물 이온을 주입하여 P형 몸체(P-Body)(120)를 형성한다.
그리고, 도 5에 도시된 바와 같이 상기 N-드리프트 영역(115)의 측벽에 옥사이드 스페이서(123)를 형성한다. 상기 옥사이드 스페이서(123)는 게이트 전극(126)을 절연시키는 역할을 한다.
도 6을 참조하면, 소스 영역이 형성될 P형 몸체(120)와 드레인 영역이 형성 될 N-드리프트 영역(115) 사이에 게이트 산화막(128), 게이트 전극(126) 및 스페이서(124)를 형성한다.
상기 게이트 전극(126)은 게이트 산화막(128)의 위에 불순물로 도핑된 폴리실리콘층을 화학기상증착법으로 증착하여 형성하거나 도핑되지 않은 폴리실리콘층을 화학기상층착법으로 증착한 후 이온주입을 실시하여 도핑할 수 있다.
이와 같은 폴리실리콘층과 산화막은 포토리소그래피(photolithography)로 차례로 패터닝하여 잔류한 폴리실리콘층과 산화막으로 이루어진 게이트 전극(126) 및 게이트 산화막(128)을 형성한다.
도 7을 참조하면, 상기 게이트 전극(126)을 포함한 기판에 소정 두께의 산화막을 화학기상증착으로 증착하여 형성하고 식각하여 상기 게이트 전극(126)의 측벽에는 스페이서(124)를 형성한다. 상기 스페이서(124)는 실리콘 옥사이드와 같은 산화물 또는 실리콘 나이트라이드와 같은 질화 물질이 될 수 있다.
다음, 도 8을 참조하면, 상기 N-드리프트 영역(115) 및 상기 P형 몸체(P-Body)(120)에 고농도의 N형 불순물 이온을 주입하고, 상기 P형 몸체(P-Body)(120)에 고농도의 P형 불순물 이온을 주입하여 소스 영역(116)과 드레인 영역(118)을 형성한다.
여기서, 상기 고농도의 N형 불순물 이온은 As(Arsenic) 이나 P(Phosporous)가 사용될 수 있으며, 상기 고농도의 P형 불순물 이온은 B(Boron)이 사용될 수 있다.
이후, 콘택을 형성하는 공정 및 배선공정들이 추가적으로 이루어진다.
상기와 같은 제조방법에 의한 본 발명의 실시예에 따른 디모스 트랜지스터는 수직 구조로 형성된 N-드리프트 영역(115) 및 드레인 영역(118)이 형성됨으로써 소자의 크기를 최소한으로 할 수 있다.
본 발명에 따른 디모스 트랜지스터는 소자의 크기가 작고, 채널 밀도를 높임으로써 온저항이 낮은 장점이 있다.
Claims (11)
- 제1도전형의 웰 영역이 형성된 반도체 기판;상기 웰 영역에 형성된 제2도전형의 몸체(Body);상기 몸체에 형성된 제1도전형의 소스 영역;상기 몸체가 형성되지 않은 웰 영역에 형성되고 수직(vertical) 구조가 형성된 제1도전형의 드리프트 영역 및 드레인 영역;상기 소스 영역과 드레인 영역 사이에 형성된 게이트 전극이 포함되어 구성되는 것을 특징으로 하는 디모스 트랜지스터.
- 제 1항에 있어서,상기 드리프트 영역은 상기 웰 영역보다 고농도의 불순물 이온이 주입된 것을 특징으로 하는 디모스 트랜지스터.
- 제 1항에 있어서,상기 드레인 영역은 상기 드리프트 영역보다 고농도의 불순물 이온이 주입된 것을 특징으로 하는 디모스 트랜지스터.
- 제 1항에 있어서,상기 드리프트 영역 및 드레인 영역의 측벽에는 옥사이드 스페이서가 형성된 것을 특징으로 하는 디모스 트랜지스터.
- 제 1항에 있어서,상기 게이트 전극의 측벽에는 스페이서가 형성된 것을 특징으로 하는 디모스 트랜지스터.
- 제1도전형의 웰 영역이 형성된 반도체 기판;상기 웰 영역에 형성된 제2도전형의 몸체(Body);상기 몸체에 형성된 제1도전형의 소스 영역;상기 몸체가 형성되지 않은 웰 영역에 형성되고 상기 소스 영역보다 높은 위치에 형성된 제1도전형의 드리프트 영역 및 드레인 영역;상기 소스 영역과 드레인 영역 사이에 형성된 게이트 전극이 포함되어 구성되는 것을 특징으로 하는 디모스 트랜지스터.
- 제 6항에 있어서,상기 소스 영역에서 상기 드레인 영역으로 흐르는 전류는 적어도 일부 영역에서 수직 방향으로 흐르는 것을 특징으로 하는 디모스 트랜지스터.
- 제 6항에 있어서,상기 드레인 영역은 상기 게이트 전극보다 높은 위치에 형성된 것을 특징으 로 하는 디모스 트랜지스터.
- 제 6항에 있어서,상기 드래프트 영역과 상기 게이트 전극은 상기 드래프트 영역의 측벽에 형성된 옥사이드 스페이서에 의해 절연되는 것을 특징으로 하는 디모스 트랜지스터.
- 제1도전형의 웰 영역이 형성된 반도체 기판에 제1도전형의 불순물 이온을 주입하여 드리프트 영역을 형성하는 단계;상기 드리프트 영역의 일부 및 상기 웰 영역을 식각하여 식각되지 않은 드리프트 영역이 수직 구조를 형성하도록 하는 단계;상기 식각된 웰 영역에 제2도전형의 불순물 이온을 주입하여 몸체(Body)를 형성하는 단계;상기 수직 구조의 드리프트 영역의 측벽에 옥사이드 스페이서를 형성하는 단계;상기 몸체와 옥사이드 스페이서 사이에 게이트 산화막, 게이트 전극 및 스페이서를 형성하는 단계;상기 드리프트 영역 및 몸체에 제1도전형의 고농도 불순물 이온을 주입하여 소스 영역 및 드레인 영역을 형성하는 단계가 포함되어 구성되는 것을 특징으로 하는 디모스 트랜지스터 제조방법.
- 제 10항에 있어서,상기 드레인 영역은 상기 소스 영역보다 높은 위치에 형성되는 것을 특징으로 하는 디모스 트랜지스터 제조방법.
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020060082993A KR100734143B1 (ko) | 2006-08-30 | 2006-08-30 | 디모스 트랜지스터 및 그 제조방법 |
| US11/894,914 US20080054348A1 (en) | 2006-08-30 | 2007-08-21 | Semiconductor device and a method of fabricating the same |
| CNA2007101471789A CN101136436A (zh) | 2006-08-30 | 2007-08-30 | 半导体器件及其制造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020060082993A KR100734143B1 (ko) | 2006-08-30 | 2006-08-30 | 디모스 트랜지스터 및 그 제조방법 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR100734143B1 true KR100734143B1 (ko) | 2007-06-29 |
Family
ID=38373840
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020060082993A KR100734143B1 (ko) | 2006-08-30 | 2006-08-30 | 디모스 트랜지스터 및 그 제조방법 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US20080054348A1 (ko) |
| KR (1) | KR100734143B1 (ko) |
| CN (1) | CN101136436A (ko) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20100072405A (ko) * | 2008-12-22 | 2010-07-01 | 주식회사 동부하이텍 | 반도체 소자, 이의 제조방법 및 플래시 메모리 소자 |
| CN103117309A (zh) * | 2013-02-22 | 2013-05-22 | 南京邮电大学 | 一种横向功率器件结构及其制备方法 |
| CN114242777A (zh) * | 2022-02-22 | 2022-03-25 | 北京芯可鉴科技有限公司 | 一种ldmosfet、制备方法及芯片和电路 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07307401A (ja) * | 1994-05-13 | 1995-11-21 | Fuji Electric Co Ltd | 半導体装置の製造方法 |
| US6172398B1 (en) | 1997-08-11 | 2001-01-09 | Magepower Semiconductor Corp. | Trenched DMOS device provided with body-dopant redistribution-compensation region for preventing punch through and adjusting threshold voltage |
| JP2004064063A (ja) | 2002-07-24 | 2004-02-26 | Samsung Electronics Co Ltd | 高電圧縦型ｄｍｏｓトランジスタ及びその製造方法 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5684319A (en) * | 1995-08-24 | 1997-11-04 | National Semiconductor Corporation | Self-aligned source and body contact structure for high performance DMOS transistors and method of fabricating same |
| JP3327135B2 (ja) * | 1996-09-09 | 2002-09-24 | 日産自動車株式会社 | 電界効果トランジスタ |
| KR100488196B1 (ko) * | 2003-09-29 | 2005-05-09 | 삼성전자주식회사 | 돌출된 드레인을 가지는 트랜지스터 및 이의 제조 방법 |
-
2006
- 2006-08-30 KR KR1020060082993A patent/KR100734143B1/ko not_active IP Right Cessation
-
2007
- 2007-08-21 US US11/894,914 patent/US20080054348A1/en not_active Abandoned
- 2007-08-30 CN CNA2007101471789A patent/CN101136436A/zh active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07307401A (ja) * | 1994-05-13 | 1995-11-21 | Fuji Electric Co Ltd | 半導体装置の製造方法 |
| US6172398B1 (en) | 1997-08-11 | 2001-01-09 | Magepower Semiconductor Corp. | Trenched DMOS device provided with body-dopant redistribution-compensation region for preventing punch through and adjusting threshold voltage |
| JP2004064063A (ja) | 2002-07-24 | 2004-02-26 | Samsung Electronics Co Ltd | 高電圧縦型ｄｍｏｓトランジスタ及びその製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| CN101136436A (zh) | 2008-03-05 |
| US20080054348A1 (en) | 2008-03-06 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3395473B2 (ja) | 横型トレンチｍｉｓｆｅｔおよびその製造方法 | |
| KR101049876B1 (ko) | 횡형 디모스 소자 및 그의 제조 방법 | |
| US7345341B2 (en) | High voltage semiconductor devices and methods for fabricating the same | |
| KR100761825B1 (ko) | 횡형 디모스 (ｌｄｍｏｓ) 트랜지스터 및 그 제조 방법 | |
| KR0167273B1 (ko) | 고전압 모스전계효과트렌지스터의 구조 및 그 제조방법 | |
| US7989293B2 (en) | Trench device structure and fabrication | |
| KR101267293B1 (ko) | 개선된 성능 및 방법을 가진 전력 반도체 디바이스 | |
| KR20100067834A (ko) | 반도체 소자 및 그 제조 방법 | |
| KR20100064263A (ko) | 반도체 소자 및 이의 제조 방법 | |
| KR20100037341A (ko) | Ｌｄｍｏｓ 트랜지스터 및 그 제조방법 | |
| KR100871550B1 (ko) | 반도체 소자 및 그 제조방법 | |
| KR20100064264A (ko) | 반도체 소자 및 이의 제조 방법 | |
| US7268392B2 (en) | Trench gate semiconductor device with a reduction in switching loss | |
| US7018899B2 (en) | Methods of fabricating lateral double-diffused metal oxide semiconductor devices | |
| US8575688B2 (en) | Trench device structure and fabrication | |
| US8138545B2 (en) | Semiconductor device and method for manufacturing the same | |
| KR100734143B1 (ko) | 디모스 트랜지스터 및 그 제조방법 | |
| US20050139858A1 (en) | Lateral double-diffused MOS transistor device | |
| KR19990069332A (ko) | 트랜치 게이트형 전력용 모스 소자 및 그 제조방법 | |
| KR100306744B1 (ko) | 트렌치게이트전력소자의제조방법 | |
| CN111354792A (zh) | Ldmos器件及其形成方法、半导体器件的形成方法 | |
| KR20110078946A (ko) | 반도체 소자 및 그의 제조방법 | |
| KR100607794B1 (ko) | 횡형 디모스 소자 | |
| KR100592224B1 (ko) | 횡형 디모스의 제조방법 | |
| KR100608332B1 (ko) | 종형 디모스 트랜지스터 제조방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20120521 Year of fee payment: 6 |
|
| LAPS | Lapse due to unpaid annual fee |