JP2004064063A - 高電圧縦型dmosトランジスタ及びその製造方法 - Google Patents

高電圧縦型dmosトランジスタ及びその製造方法 Download PDF

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Abstract

【課題】高電圧動作トランジスタとして代表的な縦型DMOSを効果的に素子分離すると同時にドレーン・ソースオン抵抗を減少させる方法と構造とを提供する。
【解決手段】半導体基板に埋没層形成後素子分離用トレンチを形成し絶縁膜でフィリングする。次いで、その上部にエピタキシャル層を成長させ、埋没層に至る深さまでエッチングしてドレーン用トレンチを形成する。素子分離膜と隣接したトレンチ側壁に絶縁膜スペーサを形成した後、トレンチを導電物質に埋め込んでプラグ型ドレーンを形成し、エピタキシャル層上にゲートとソースとを形成する。これにより、ドレーン・ソースオン抵抗減少で電流増加効果を得ることができ、既存の素子分離膜を適用することより素子分離膜の面積を効果的に狭めることができてチップ面積を狭められる。
【選択図】 図6

Description

【0001】
【発明の属する技術分野】
本発明は電力デバイス及びその製造方法に係り、より詳しくは、縦型DMOS(VDMOS:vertical double diffused MOS)トランジスタ及びその製造方法に関する。
【0002】
【従来の技術】
電圧駆動が可能なMOS型素子でありつつさらに大電流用途に耐えることができる二重拡散構造のMOS(以下、DMOS)が注目を集めている。DMOSをバイポーラ型集積回路に一体化した場合、その電流を流す方向の差により、横型DMOS、VDMOSに分類される。特に、高電圧で動作するDMOSの場合、面積の点でVDMOSが有利であり、その中でも、特に電気的特性に優れたNチャンネルVDMOSが多く使用されている。
【0003】
こうしたNチャンネルVDMOSはN埋没層を連結してドレーンとして使用し、高濃度ドーピングを進行するためDMOSとDMOSとの素子分離のために相当な面積の素子分離膜を要求する。この際、ドレーン・ソースオン抵抗(以下、Rdson)減少のためにドーピング濃度を上げ、ドライブ・イン時間を長くする場合、素子のブレークダウン電圧確保のため、より大きい素子サイズと素子分離膜面積とが要求される。Rdson減少のために高いドースを適用する場合、下部に不純物を拡散させるためには充分な熱工程が必要になるため、それによって水平方向に面積が広がる短所がある。又、Rdson減少のために高エネルギーイオン注入を適用する場合、高いドースドーピングが難しくなって抵抗減少に限界があるだけではなく、高エネルギー適用による水平方向への拡散も避けることができず、やはり面積の点で不利な結果をもたらす。このように、Rdson減少と素子分離膜面積減少とはトレードオフ関係にある。
【0004】
しかし、半導体素子を縮小させ、高速であって、電力消費が少ない素子を半導体チップ上に高密度に提供することに対する要求は持続的に増大しており、従ってRdsonを減少させて適切な素子能力を達成しながらも水平及び垂直ディメンジョンに素子をスケーリングできる技術が必要である。
【0005】
【発明が解決しようとする課題】
本発明の目的はRdsonとチップサイズとを減少させ得るDMOS製造方法を提供することである。
本発明の他の目的はRdsonが小さく、集積化に有利なDMOSを提供することである。
【0006】
【課題を解決するための手段】
前記目的を達成するため、本発明に係るDMOS製造方法では、第1導電型の半導体基板に第1導電型と反対になる第2導電型の高濃度埋没層を形成する。埋没層と半導体基板とをエッチングして素子分離用トレンチを形成した後、絶縁膜でフィリングして素子分離膜を形成する。このように形成した埋没層及び素子分離膜上に第2導電型低濃度エピタキシャル層を成長させ、所定領域エッチングしてドレーン用トレンチを形成する。ここで、ドレーン用トレンチは埋没層と合う深さまで、素子分離膜横に形成される。ドレーン用トレンチ側壁のうち素子分離膜と隣接した側壁に絶縁膜スペーサを形成した後、ドレーン用トレンチの内部を導電物質で充填して第2導電型プラグ型ドレーンを形成する。プラグ型ドレーンが形成された結果物上にゲートとソースとを形成してトランジスタ工程を完了する。
【0007】
本発明に係るVDMOS製造方法では、このようにトレンチ素子分離膜を形成する工程とドープトポリシリコンのような導電物質を充填してプラグ型ドレーンを作る工程とを接ぎ木する。これで、VDMOSで追求するRdson減少効果を確保すると同時に素子分離膜面積を狭める。
【0008】
前記目的を達成するため、本発明に係るDMOSは、第1導電型の半導体基板と、その上に形成された第2導電型の高濃度埋没層とを含む。素子分離膜が埋没層及び半導体基板内に形成されている。素子分離膜及び埋没層の上部には第2導電型の低濃度エピタキシャル層が形成される。エピタキシャル層内には埋没層と合う深さまで素子分離膜横に導電物質より成ったプラグ型ドレーンが形成される。プラグ型ドレーンの外壁のうち素子分離膜と隣接した外壁には絶縁膜スペーサが形成される。そして、エピタキシャル層の内部に形成される第1導電型のボディー領域と、その内に形成される第2導電型の高濃度ソース領域と、こうしたソース領域上に形成されたゲート酸化膜とゲートとを含む。
【0009】
このように、本発明に係るVDMOSはプラグ型ドレーンと絶縁膜スペーサとを含む。抵抗が低い導電物質を用いることによりプラグ型ドレーンの抵抗を所望の水準まで低めることができる。そして、絶縁膜スペーサは素子分離膜と共に効果的な素子分離に寄与する。従って、Rdsonと素子分離膜の面積とが同時に減少するため集積化に有利に適用される。
【0010】
【発明の実施の形態】
以下、添付した図面を参照して本発明の望ましい実施例を説明する。しかし、本発明の実施例は色々な他の形態で変形され、本発明の範囲が下で前述する実施例により限定されると解釈されてはならない。本発明の実施例は当業界で当業者に本発明をより完全に説明するために提供されるものである。従って、図面での要素の形状等はより明確な説明を強調するために誇張され、図面上で同一な符号に表示された要素は同一な要素を意味する。
【0011】
(第1実施例)
図1乃至図6は本発明の第1実施例によりVDMOSを製造する方法を工程順序により示した断面図である。
先ず、図1を参照すれば、P型の単結晶シリコン基板のような半導体基板P−sub、10を準備して、N型不純物を1019ions/cm程度に高濃度イオン注入する。引き続き、ドライブ・イン拡散作業を進行して注入されたイオンを拡散させる。こうした拡散作業が完了すれば、N埋没層N+BL、15が形成される。次いで、埋没層15と半導体基板10とをエッチングして素子分離用トレンチ20を形成する。こうしたトレンチ20を絶縁膜でフィリングして素子分離膜25を形成する。トレンチ20をフィリングする絶縁膜としては酸化膜又はアンドープトポリシリコンを用いる。
【0012】
このように、素子分離膜25を形成する段階は次の通りであり得る。例えば、埋没層15にパッド酸化膜及びパッド窒化膜(図示せず)を形成した後、これらをパターニングしてトレンチ20を形成する部位に開口部を作る。次に、パターニングされたパッド酸化膜とパッド窒化膜とをマスクとして使用して埋没層15と半導体基板10とをエッチングすることにより、数千Å〜数μm程度深さのトレンチ20を形成する。次いで、トレンチ20内を酸化膜又はアンドープトポリシリコンで充填する。酸化膜の場合は中温酸化膜(Middle Temperature Oxide:MTO)又はHDP−CVD(High Density Plasma−CVD)法を用いて形成した酸化膜で埋め込む。そして、アンドープトポリシリコンの場合はLPCVD(Low Pressure Chemical Vapor Deposition)法で500℃乃至700℃の温度で蒸着する。そして、こうした酸化膜又はアンドープトポリシリコンを蒸着する前にトレンチ20エッチング界面を安定化させるためにトレンチ20の内壁に熱酸化膜を形成することもある。こうした結果物の上面をCMP(Chemical Mechanical Polishing)又はエッチバックの方法で平坦化する。この際、パターニングされたパッド窒化膜がCMP工程のストッパー又はエッチバックのストッパーとして作用する。最後に、埋没層15上に残っているパッド窒化膜及びパッド酸化膜まで除去すれば、埋没層15の表面より若干高いか又は殆ど段差がなく並んだ素子分離膜25が形成される。
【0013】
次に、図2を参照すれば、埋没層15及び素子分離膜25上にN−エピタキシャル層N−epi、30を成長させ、埋没層15と合う深さまでこれをエッチングして素子分離膜25の両側にドレーン用トレンチ41,42を形成する。エピタキシャル層30は1015ions/cm程度の不純物濃度を有する。
【0014】
次いで、図3のように、図2の結果物上に絶縁膜45を蒸着する。絶縁膜45はドレーン用トレンチ41,42側壁のうち素子分離膜25と隣接した側壁41a,42aに絶縁膜スペーサを形成しようとして蒸着する膜である。従って、ドレーン用トレンチ41,42を完全に埋め込まないほどの厚さで蒸着し、シリコン窒化膜又はシリコン酸化膜のような絶縁膜を用いる。シリコン窒化膜の場合にはPECVD(Plasma Enhanced CVD)で蒸着するが、SiHとNHとをソースガスとして、Ar又はHeをキャリヤガスとして用いることができる。
【0015】
次に、側壁41a,42aに形成された絶縁膜45の部分を保護するマスク50を形成する。例えば、絶縁膜45が形成された結果物の全面にフォトレジストを塗布した後、これを露光及び現像して側壁41a,42aに形成された絶縁膜45の部分上にのみパターニングされたフォトレジストを残す。
【0016】
図4のように、マスク50で保護されない絶縁膜はエッチバックで除去する。エッチングガスはCF、CH又はHを使用する。これにより、マスク50で保護された絶縁膜はドレーン用トレンチ41,42の側壁41a,42a上にスペーサ45aとして残留する。そして、こうした方法で形成したスペーサ45aはドレーン用トレンチ41,42の間のエピタキシャル層30の上面も覆う。
【0017】
図5を参照すれば、マスク50を除去してスペーサ45aを現した後、エピタキシャル層30を覆いながらドレーン用トレンチ41,42の内部を完全に充填するドープトポリシリコンを蒸着する。ドープトポリシリコンはLPCVD法で500℃乃至700℃の温度で蒸着できる。不純物がドーピングされていない状態で蒸着した後、As又はPをイオン注入でドーピングさせることもでき、蒸着時にインサイチュで不純物をドーピングして蒸着することもできる。ここで、ドープトポリシリコンは不純物が1014ions/cm以上含むように蒸着する。使用される不純物はAs,P,B,In又はSb等であるが、製造しようとするVDMOS導電型により異なる。本実施例でのように、NチャンネルVDMOSを製造しようとすれば、N型不純物であるAs,P,Sb等を用いる。次いで、蒸着したドープトポリシリコンがドレーン用トレンチ41,42にのみ残るようにエピタキシャル層30を覆っているドープトポリシリコンはエッチバックして除去する。これで、エピタキシャル層30内にドレーン用トレンチ41,42を充填するプラグ型ドレーン60が形成される。
【0018】
図6は図5の結果物上にゲートとソースとを形成した結果を示す。エピタキシャル層30の表面にLOCOS膜100を形成した後、エピタキシャル層30の内部の所定部分に1018ions/cm程度の濃度を有するP型ボディー領域110を形成する。LOCOS膜100とその周辺に形成される熱酸化膜(図示せず)とはゲート酸化膜として使用される。その上にゲート130を形成する。ボディー領域110に1019ions/cm程度の濃度を有するNソース領域115及び1019ions/cm程度の濃度を有するPチャンネル領域120を形成する。ゲート130はゲート電極Gateに連結され、ソース領域115及びチャンネル領域120はソース電極Sourceと連結され、ドレーン60はドレーン電極Drainと連結される。
【0019】
以上で詳細に説明したようにイオン注入を用いる代わりに導電物質を埋め込んでドレーン60を形成する。後続熱工程による接合拡散を最小化させながら所望の高濃度ドーピングが可能になるため、ドレーン抵抗減少が容易である。ドレーン60を構成する導電物質を低抵抗に選択すれば所望の水準までRdsonを減少させることができる。又、素子分離膜25の方向側に絶縁膜スペーサ45aを形成するため素子分離膜25のみを用いる場合よりも素子分離がよくできる。従って、素子分離膜25面積を狭めても優秀な絶縁効果を期待することができるため、素子分離膜25の面積を最小化させて高集積化に有利に適用できる。
【0020】
詳細に説明したように、図6を参照すれば、本発明に係るVDMOSは第1導電型(即ち、P型)の半導体基板10とその上に形成された第2導電型(即ち、N型)の高濃度埋没層15とを含む。埋没層15及び半導体基板10内には素子分離膜25が形成されている。素子分離膜25及び埋没層15の上部には第2導電型の低濃度エピタキシャル層30が形成されている。エピタキシャル層30内には素子分離膜25横に埋没層15と合う深さまで導電物質(本実施例ではドープトポリシリコン)より成ったプラグ型ドレーン60が備えられる。ドレーン60の外壁のうち素子分離膜25と隣接した外壁には絶縁膜スペーサ45aが形成されていて素子間絶縁を助ける。エピタキシャル層30の内部には第1導電型のボディー領域110が形成されるが、その内には第2導電型の高濃度ソース領域115が形成され、その間に第1導電型の高濃度チャンネル領域120が含まれる。ソース領域115上にはゲート酸化膜として用いられるLOCOS酸化膜100とゲート130とが備えられる。
【0021】
ゲート130はゲート電極Gateに連結され、ソース領域115及びチャンネル領域120はソース電極Sourceと連結され、ドレーン60はドレーン電極Drainと連結される。ゲート130に印加した電圧によりチャンネル領域120の表面にチャンネルが形成され、それで、ドレーン60から埋没層15を経由してゲート電極130の下部のエピタキシャル層30、チャンネル、ソース領域115に電流が流れる。
【0022】
このように、本発明によると、Rdsonと素子分離膜の面積とを同時に狭められ、必要とする素子の性能は維持/向上しながらも素子のパッキング密度を高められ、効果的に隔離された単位素子を形成することができる。
【0023】
(第2実施例)
図7及び図8は本発明の第2実施例によりVDMOSを製造する方法を示した断面図である。図7及び図8で前記第1実施例で説明したのと同一な要素については図1乃至図6と同一な符号で表示した。以下では、前記第1実施例と異なる部分を重点的に説明する。
【0024】
図5を参照して説明した段階までは前記第1実施例と類似する。即ち、図5のエピタキシャル層30を覆いながらドレーン用トレンチ41,42の内部を完全に充填するドープトポリシリコンを蒸着する。
【0025】
次に図7のように、ドープトポリシリコンにPOClをドーピングする。これにより、ドープトポリシリコンの上部は面抵抗が5Ω/sq乃至50Ω/sqまで減少した低抵抗層70になる。前記第1実施例のようにドープトポリシリコンは不純物が1014ions/cm以上にドーピングされた低抵抗の物質であるが、デバイスにより追加的な抵抗減少を所望の場合にはこのようなPOCl工程も追加できる。次に、エピタキシャル層30上に残っているドープトポリシリコンをエッチバックで除去する。これで、POClドーピングされた低抵抗層70を備えるプラグ型ドレーン60がドレーン用トレンチ41,42内に形成される。
【0026】
図8を参照すれば、図7の結果物上にゲートとソースとを形成した結果を示す。詳細な説明は図6と同様なので反復を避けて省略する。
【0027】
【発明の効果】
以上で説明したように、本実施例ではドープトポリシリコンを蒸着した後に追加的にPOClドーピングを実施してドレーン60を形成するため、Rdsonが顕著に減少する。
【0028】
本発明ではエピタキシャル層に導電物質を埋め込んでプラグ型にドレーンを形成する。導電物質としては充分な濃度でドーピングされたドープトポリシリコンを用いるか或いはその上部にPOClをドーピングして使用する。従来のようにイオン注入と拡散とを用いてドレーンを形成しないため、後続熱による接合拡散を最小化しながら所望の高濃度ドーピングが可能になるため、Rdson減少が容易である。Rdson減少の結果、電流増加効果を得ることができる。
【0029】
それだけではなく、素子分離膜方向側に絶縁膜スペーサを追加に形成するので、既存の素子分離膜よりも小さく形成しても優秀な素子分離効果を期待することができる。従って、素子分離膜面積を効果的に狭められてチップ面積をスケールダウンすることができる。
【0030】
以上では本発明の実施例について説明したが、本発明は前記の実施例にのみ限定されずに、多様な変更や変形が可能である。本発明は特許請求の範囲により定義される本発明の思想及び範疇内に含まれ得る代案、変形及び等価を含む。
【図面の簡単な説明】
【図1】本発明の一実施例によりVDMOSを製造する方法を工程順序により示した断面図である。
【図2】本発明の一実施例によりVDMOSを製造する方法を工程順序により示した断面図である。
【図3】本発明の一実施例によりVDMOSを製造する方法を工程順序により示した断面図である。
【図4】本発明の一実施例によりVDMOSを製造する方法を工程順序により示した断面図である。
【図5】本発明の一実施例によりVDMOSを製造する方法を工程順序により示した断面図である。
【図6】本発明の一実施例によりVDMOSを製造する方法を工程順序により示した断面図である。
【図7】本発明の他の実施例によりVDMOSを製造する方法を工程順序により示した断面図である。
【図8】本発明の他の実施例によりVDMOSを製造する方法を工程順序により示した断面図である。
【符号の説明】
10   半導体基板
15   埋没層
20   トレンチ
25   素子分離膜

Claims (16)

  1. 第1導電型の半導体基板に前記第1導電型と反対になる第2導電型の高濃度埋没層を形成する段階と、
    前記埋没層と半導体基板とをエッチングして素子分離用トレンチを形成し、絶縁膜でフィリングして素子分離膜を形成する段階と、
    前記埋没層及び素子分離膜上に第2導電型低濃度エピタキシャル層を成長させ、前記素子分離膜横に前記埋没層と合う深さまでエッチングしてドレーン用トレンチを形成する段階と、
    前記ドレーン用トレンチ側壁のうち前記素子分離膜と隣接した側壁に絶縁膜スペーサを形成する段階と、
    前記ドレーン用トレンチの内部を導電物質で充填して第2導電型プラグ型ドレーンを形成する段階と、
    前記プラグ型ドレーンが形成された結果物上にゲートとソースとを形成する段階とを含むことを特徴とするDMOS製造方法。
  2. 前記素子分離用トレンチをフィリングする絶縁膜としては酸化膜又はアンドープトポリシリコンを用いることを特徴とする請求項1に記載のDMOS製造方法。
  3. 前記絶縁膜スペーサを形成する段階は、
    前記ドレーン用トレンチが形成された結果物上に絶縁膜を蒸着する段階と、
    前記素子分離膜と隣接したドレーン用トレンチ側壁に形成された絶縁膜部分を保護するマスクを形成する段階と、
    前記マスクで保護されない絶縁膜をエッチバックして除去する段階と、
    前記マスクを除去する段階とを含んで遂行することを特徴とする請求項1に記載のDMOS製造方法。
  4. 前記絶縁膜としてはシリコン窒化膜又はシリコン酸化膜を蒸着することを特徴とする請求項3に記載のDMOS製造方法。
  5. 前記ドレーン用トレンチ内部を充填する導電物質としてはドープトポリシリコンを用いることを特徴とする請求項1に記載のDMOS製造方法。
  6. 前記プラグ型ドレーンを形成する段階は、
    前記エピタキシャル層を覆いながら前記ドレーン用トレンチの内部を完全に充填するドープトポリシリコンを蒸着する段階と、
    前記ドープトポリシリコンが前記ドレーン用トレンチにのみ残るように前記エピタキシャル層上のドープトポリシリコンをエッチバックする段階とを含んで遂行することを特徴とする請求項1に記載のDMOS製造方法。
  7. 前記プラグ型ドレーンを形成する段階は、
    前記エピタキシャル層を覆いながら前記ドレーン用トレンチ内部を完全に充填するドープトポリシリコンを蒸着する段階と、
    前記ドープトポリシリコンにPOClをドーピングする段階と、
    前記POClにドーピングされたポリシリコンが前記ドレーン用トレンチにのみ残るように前記エピタキシャル層上のドープトポリシリコンをエッチバックする段階とを含んで遂行することを特徴とする請求項1に記載のDMOS製造方法。
  8. 前記ドープトポリシリコンは不純物が1×1014ions/cm以上でドーピングされていることを特徴とする請求項5乃至請求項7のいずれか一つの項に記載のDMOS製造方法。
  9. 第1導電型の半導体基板と、
    前記半導体基板上に形成され、前記第1導電型と反対になる第2導電型の高濃度埋没層と、
    前記埋没層及び半導体基板内に形成された素子分離膜と、
    前記素子分離膜及び埋没層の上部に形成された第2導電型の低濃度エピタキシャル層と、
    前記埋没層と合う深さまで前記素子分離膜横の前記エピタキシャル層内に形成され、導電物質より成った第2導電型プラグ型ドレーンと、
    前記プラグ型ドレーンの外壁のうち前記素子分離膜と隣接した外壁に形成された絶縁膜スペーサと、
    前記エピタキシャル層の内部に形成された第1導電型のボディー領域と、
    前記第1導電型のボディー領域内に形成された第2導電型の高濃度ソース領域と、
    前記ソース領域上に形成されたゲート酸化膜とゲートとを含むことを特徴とするDMOS。
  10. 前記ソース領域はその内部に第1導電型の高濃度チャンネル領域をさらに含むことを特徴とする請求項9に記載のDMOS。
  11. 前記素子分離膜は酸化膜又はアンドープトポリシリコン膜であることを特徴とする請求項9に記載のDMOS。
  12. 前記絶縁膜スペーサはシリコン窒化膜又はシリコン酸化膜スペーサであることを特徴とする請求項9に記載のDMOS。
  13. 前記プラグ型ドレーンを成す導電物質はドープトポリシリコンであることを特徴とする請求項9に記載のDMOS。
  14. 前記ドープトポリシリコンの上部はPOClでドーピングされていることを特徴とする請求項13に記載のDMOS。
  15. 前記ドープトポリシリコンは不純物が1×1014ions/cm以上でドーピングされていることを特徴とする請求項13又は請求項14に記載のDMOS。
  16. 請求項1に記載の方法で製造したDMOS。
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