JPH07307401A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH07307401A JPH07307401A JP6099409A JP9940994A JPH07307401A JP H07307401 A JPH07307401 A JP H07307401A JP 6099409 A JP6099409 A JP 6099409A JP 9940994 A JP9940994 A JP 9940994A JP H07307401 A JPH07307401 A JP H07307401A
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- H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
- H01L29/0852—Source or drain regions of field-effect devices of field-effect transistors with insulated gate of DMOS transistors
- H01L29/0873—Drain regions
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Abstract
(57)【要約】
【目的】ＤＭＯＳを含んだＢｉＣＭＯＳ技術において、
工程数を削減し、工期の短い、価格低減の可能な製造方
法を提供する。 【構成】Ｐ型ウェル５の表面にアクセプタ型不純物を極
浅くイオン打ち込みしてチャンネルイオン打ち込み層８
を形成し、ゲート絶縁膜９および局所酸化膜７ａの上に
ポリシリコンのゲート電極１０を形成する。次に、バイ
ポーラトランジスタのプロセスを援用し、ゲート電極１
０をマスクとしてＰ型ベース領域２１形成のためのイオ
ン注入を行う。この後、ＣＭＯＳプロセスのＬＤＤ構造
の形成工程を援用して高温でゲート電極１０の両側に側
壁２５を形成し、同時にイオン注入した不純物を拡散さ
せてＰ型ベース領域２１を形成する。更に、ＣＭＯＳプ
ロセスのＮ+ 型ソース・ドレイン工程を援用して、側壁
２５をマスクとしてＮ+型ソース領域２６NSを自己整合
的に形成する。
工程数を削減し、工期の短い、価格低減の可能な製造方
法を提供する。 【構成】Ｐ型ウェル５の表面にアクセプタ型不純物を極
浅くイオン打ち込みしてチャンネルイオン打ち込み層８
を形成し、ゲート絶縁膜９および局所酸化膜７ａの上に
ポリシリコンのゲート電極１０を形成する。次に、バイ
ポーラトランジスタのプロセスを援用し、ゲート電極１
０をマスクとしてＰ型ベース領域２１形成のためのイオ
ン注入を行う。この後、ＣＭＯＳプロセスのＬＤＤ構造
の形成工程を援用して高温でゲート電極１０の両側に側
壁２５を形成し、同時にイオン注入した不純物を拡散さ
せてＰ型ベース領域２１を形成する。更に、ＣＭＯＳプ
ロセスのＮ+ 型ソース・ドレイン工程を援用して、側壁
２５をマスクとしてＮ+型ソース領域２６NSを自己整合
的に形成する。
Description
【０００１】
【産業上の利用分野】本発明は、パワーＭＯＳトランジ
スタ、バイポーラトランジスタおよびＣＭＯＳを同一チ
ップ（同一基板）上に集積するＢｉＣＭＯＳ素子の製造
プロセスに関する。
スタ、バイポーラトランジスタおよびＣＭＯＳを同一チ
ップ（同一基板）上に集積するＢｉＣＭＯＳ素子の製造
プロセスに関する。
【０００２】
【従来の技術】ＢｉＣＭＯＳ半導体装置の低耐圧ＣＭＯ
Ｓ部（相補型の絶縁ゲート電界効果型トランジスタ）と
しては、図１４に示すように、二重ウェル（ツインタ
ブ）構造のものが知られている。このＣＭＯＳ部におい
ては、Ｐ型半導体基板１の上にＮ + 型の埋め込み層２を
形成した後、Ｎ型エピタキシャル層３を成長させ、次に
Ｐ + 型素子分離層４をＰ型半導体基板１に達するように
形成して分離島を作り、その分離島に対しＰウェルのイ
オン打ち込みとＮウェルのイオン打ち込みを行いウェル
拡散により二重ウェル（Ｐウェル５及びＮウェル６）が
形成されている。このような二重ウェルの形成後、ＣＭ
ＯＳ部では次のようにしてＣＭＯＳトランジスタが作成
される。即ち、まず、窒化膜などで活性領域を覆った後
に、選択酸化を施し、Ｐ+ 型素子分離層４上及びＰウェ
ル５とＮウェル６との間の非ウェル部上に素子分離酸化
膜（局所酸化膜：ＬＯＣＯＳ）７を形成する。次に、Ｐ
ウェル５とＮウェル６の表面にＢＦ2 （二フッ化ホウ
素）等のアクセプタ型（Ｐ型）不純物を極浅くイオン打
ち込みしてチャネルイオン打ち込み層８を形成する。次
に、Ｐウェル５及びＮウェル６の上のゲート絶縁膜９上
にポリシリコンのゲート電極１０を形成する。そして、
Ｐウェル５側のゲート電極１０をマスクとして燐等のＮ
型不純物をイオン注入し、自己整合的にＮ型低濃度領域
（ＬＤＤ；Lightiydoped drain)１５を形成する。次
に、低温（８１５℃）のＣＶＤ法により酸化膜を堆積し
た後、エッチングによりゲート電極１０の側端に側壁２
５を形成する。続いて、Ｎウェル６側の側壁２５および
ゲート電極１０をマスクとしてＰ+ 型ソース領域１１PS
及びドレイン領域１１PDを自己整合的に形成する。この
工程では、Ｐウェル５のうちソース側のＰ+ 型ウェルコ
ンタクト領域１１PCONも同時に形成される。次に、Ｐウ
ェル５内に側壁２５およびゲート電極１０をマスクとし
てＮ型ソース領域１１NSおよびＮ型ドレイン領域１１ND
を自己整合的に形成する。この工程ではＮウェル６のう
ちソース側のＮ+ 型ウェルコンタクト領域１１NCONも同
時に形成される。次に、層間絶縁膜１２にコンタクト孔
を開口してソース電極１３NS、１３PSおよびドレイン電
極１３ND、１３PDを形成する。このように、ＣＭＯＳ部
のＮチャンネル型ＭＯＳＦＥＴをＬＤＤ構造とすること
により、ドレイン部の電界が緩和され、ホットキャリア
のゲート絶縁膜９への注入を大幅に低減することがで
き、ゲート絶縁膜９の経時的劣化の防止により信頼性を
高めることができる。図では、ゲート電極１０の両側に
側壁２５を有するＬＤＤ構造のＣＭＯＳ部分の例を示し
たが、勿論側壁２５の無い、従ってＬＤＤ構造でないＣ
ＭＯＳ部分をもつＢｉＣＭＯＳ素子もある。また、工程
シーケンスによっては、側壁２５を形成する前に、ゲー
ト電極１０をマスクとしてＰ+ 型ソース領域１１PS及び
ドレイン領域１１PDを自己整合的に形成する場合もあ
る。
Ｓ部（相補型の絶縁ゲート電界効果型トランジスタ）と
しては、図１４に示すように、二重ウェル（ツインタ
ブ）構造のものが知られている。このＣＭＯＳ部におい
ては、Ｐ型半導体基板１の上にＮ + 型の埋め込み層２を
形成した後、Ｎ型エピタキシャル層３を成長させ、次に
Ｐ + 型素子分離層４をＰ型半導体基板１に達するように
形成して分離島を作り、その分離島に対しＰウェルのイ
オン打ち込みとＮウェルのイオン打ち込みを行いウェル
拡散により二重ウェル（Ｐウェル５及びＮウェル６）が
形成されている。このような二重ウェルの形成後、ＣＭ
ＯＳ部では次のようにしてＣＭＯＳトランジスタが作成
される。即ち、まず、窒化膜などで活性領域を覆った後
に、選択酸化を施し、Ｐ+ 型素子分離層４上及びＰウェ
ル５とＮウェル６との間の非ウェル部上に素子分離酸化
膜（局所酸化膜：ＬＯＣＯＳ）７を形成する。次に、Ｐ
ウェル５とＮウェル６の表面にＢＦ2 （二フッ化ホウ
素）等のアクセプタ型（Ｐ型）不純物を極浅くイオン打
ち込みしてチャネルイオン打ち込み層８を形成する。次
に、Ｐウェル５及びＮウェル６の上のゲート絶縁膜９上
にポリシリコンのゲート電極１０を形成する。そして、
Ｐウェル５側のゲート電極１０をマスクとして燐等のＮ
型不純物をイオン注入し、自己整合的にＮ型低濃度領域
（ＬＤＤ；Lightiydoped drain)１５を形成する。次
に、低温（８１５℃）のＣＶＤ法により酸化膜を堆積し
た後、エッチングによりゲート電極１０の側端に側壁２
５を形成する。続いて、Ｎウェル６側の側壁２５および
ゲート電極１０をマスクとしてＰ+ 型ソース領域１１PS
及びドレイン領域１１PDを自己整合的に形成する。この
工程では、Ｐウェル５のうちソース側のＰ+ 型ウェルコ
ンタクト領域１１PCONも同時に形成される。次に、Ｐウ
ェル５内に側壁２５およびゲート電極１０をマスクとし
てＮ型ソース領域１１NSおよびＮ型ドレイン領域１１ND
を自己整合的に形成する。この工程ではＮウェル６のう
ちソース側のＮ+ 型ウェルコンタクト領域１１NCONも同
時に形成される。次に、層間絶縁膜１２にコンタクト孔
を開口してソース電極１３NS、１３PSおよびドレイン電
極１３ND、１３PDを形成する。このように、ＣＭＯＳ部
のＮチャンネル型ＭＯＳＦＥＴをＬＤＤ構造とすること
により、ドレイン部の電界が緩和され、ホットキャリア
のゲート絶縁膜９への注入を大幅に低減することがで
き、ゲート絶縁膜９の経時的劣化の防止により信頼性を
高めることができる。図では、ゲート電極１０の両側に
側壁２５を有するＬＤＤ構造のＣＭＯＳ部分の例を示し
たが、勿論側壁２５の無い、従ってＬＤＤ構造でないＣ
ＭＯＳ部分をもつＢｉＣＭＯＳ素子もある。また、工程
シーケンスによっては、側壁２５を形成する前に、ゲー
ト電極１０をマスクとしてＰ+ 型ソース領域１１PS及び
ドレイン領域１１PDを自己整合的に形成する場合もあ
る。
【０００３】他方、パワーＭＯＳ部としての高耐圧ＤＭ
ＯＳ部（二重拡散型ゲート絶縁型電界効果トランジスタ
部）は図１５および図１６に示す構造になっている。即
ち、図１５に示すＮチャネル型ＤＭＯＳＦＥＴにおいて
は、ＣＭＯＳ部と同様のプロセスによりＰウェル５及び
Ｎウェル６が形成され、Ｎウェル６はＭＯＳＦＥＴのオ
ン抵抗を低減する拡張ドレインとしてのオフセット領域
を構成している。先ず、窒化膜などで活性領域を覆った
後に、選択酸化を施し、Ｐ+ 型素子分離層４上に素子分
離酸化膜（局所酸化膜：ＬＯＣＯＳ）７を、Ｎウェル６
のうちＰウェル側上に厚い局所酸化膜７ａを形成する。
次に、Ｐウェル５の表面にＢＦ2 等のアクセプタ型（Ｐ
型）不純物を極浅くイオン打ち込みしてチャネルイオン
打ち込み層８を形成する。次に、Ｐウェル５の上のゲー
ト絶縁膜９上にゲート電極１０を形成する。次に、ゲー
ト電極１０をマスクとしてＰウェル５にＰ型ベース領域
２１を自己整合的に形成する。次に、Ｐ型ベース領域２
１を深くまで押し込むために、例えば１１００℃２０分
或いは、９００℃６０分のようなベースドライブを施
す。このＰ型ベース領域２１を深くまで押し込むこと
は、高耐圧ＤＭＯＳＦＥＴの耐圧を上げることに寄与し
ている。このＰ型ベース領域２１の形成後、ゲート電極
１０の両側にＣＶＤ法による堆積酸化膜からなる側壁
（サイドウォール）２５を形成する。そしてこの側壁２
５の形成後に、ゲート電極１０および側壁２５をマスク
として二重拡散により、高濃度のＰ型ベース領域２１に
はＮ型ソース領域２６NSを自己整合的に形成するととも
に、Ｎウェル６にはＮ+ 型ウェルコンタクト領域２６
NCONを形成する。次に、層間絶縁膜１２にコンタクト孔
を開口してソース電極２３NS及びドレイン電極２３NDを
形成する。ここで、厚い局所酸化膜７ａは、ドレイン端
の電界集中を緩和し高耐圧化に寄与している。
ＯＳ部（二重拡散型ゲート絶縁型電界効果トランジスタ
部）は図１５および図１６に示す構造になっている。即
ち、図１５に示すＮチャネル型ＤＭＯＳＦＥＴにおいて
は、ＣＭＯＳ部と同様のプロセスによりＰウェル５及び
Ｎウェル６が形成され、Ｎウェル６はＭＯＳＦＥＴのオ
ン抵抗を低減する拡張ドレインとしてのオフセット領域
を構成している。先ず、窒化膜などで活性領域を覆った
後に、選択酸化を施し、Ｐ+ 型素子分離層４上に素子分
離酸化膜（局所酸化膜：ＬＯＣＯＳ）７を、Ｎウェル６
のうちＰウェル側上に厚い局所酸化膜７ａを形成する。
次に、Ｐウェル５の表面にＢＦ2 等のアクセプタ型（Ｐ
型）不純物を極浅くイオン打ち込みしてチャネルイオン
打ち込み層８を形成する。次に、Ｐウェル５の上のゲー
ト絶縁膜９上にゲート電極１０を形成する。次に、ゲー
ト電極１０をマスクとしてＰウェル５にＰ型ベース領域
２１を自己整合的に形成する。次に、Ｐ型ベース領域２
１を深くまで押し込むために、例えば１１００℃２０分
或いは、９００℃６０分のようなベースドライブを施
す。このＰ型ベース領域２１を深くまで押し込むこと
は、高耐圧ＤＭＯＳＦＥＴの耐圧を上げることに寄与し
ている。このＰ型ベース領域２１の形成後、ゲート電極
１０の両側にＣＶＤ法による堆積酸化膜からなる側壁
（サイドウォール）２５を形成する。そしてこの側壁２
５の形成後に、ゲート電極１０および側壁２５をマスク
として二重拡散により、高濃度のＰ型ベース領域２１に
はＮ型ソース領域２６NSを自己整合的に形成するととも
に、Ｎウェル６にはＮ+ 型ウェルコンタクト領域２６
NCONを形成する。次に、層間絶縁膜１２にコンタクト孔
を開口してソース電極２３NS及びドレイン電極２３NDを
形成する。ここで、厚い局所酸化膜７ａは、ドレイン端
の電界集中を緩和し高耐圧化に寄与している。
【０００４】Ｐウェル５内にはチャネル拡散領域として
のＰ型ベース領域２１とＮ型ソース領域２６NSとの横方
向拡散長さの差により、Ｎチャンネル型ＤＭＯＳ構造が
形成されている。ＤＭＯＳ構造は、一般的なＣＭＯＳに
比べ、Ｎ型ソース領域２６NS直下のＰベース抵抗を小さ
くできるので、Ｎ型ソース領域２６NS、Ｐ型ベース領域
２１およびＮウェル（ドレイン）６で構成される寄生バ
イポーラトランジスタが動作しがたく、ラッチアップを
抑制でき、安全動作領域を広くとれる。また、高濃度の
Ｐ型ベース領域２１でＮ型ソース領域２６NSが包囲され
ているため、ソース・ドレイン間のパンチスルーが防止
でき、高耐圧化を図ることができる。ここでは、ゲート
電極１０の両側に側壁２５を有するＮチャンネル型ＤＭ
ＯＳを例に示したが、側壁２５の無いＮチャンネル型Ｄ
ＭＯＳの場合もある。または、側壁２５の形成前にＮ型
ソース領域２６NSを形成する方法もある。
のＰ型ベース領域２１とＮ型ソース領域２６NSとの横方
向拡散長さの差により、Ｎチャンネル型ＤＭＯＳ構造が
形成されている。ＤＭＯＳ構造は、一般的なＣＭＯＳに
比べ、Ｎ型ソース領域２６NS直下のＰベース抵抗を小さ
くできるので、Ｎ型ソース領域２６NS、Ｐ型ベース領域
２１およびＮウェル（ドレイン）６で構成される寄生バ
イポーラトランジスタが動作しがたく、ラッチアップを
抑制でき、安全動作領域を広くとれる。また、高濃度の
Ｐ型ベース領域２１でＮ型ソース領域２６NSが包囲され
ているため、ソース・ドレイン間のパンチスルーが防止
でき、高耐圧化を図ることができる。ここでは、ゲート
電極１０の両側に側壁２５を有するＮチャンネル型ＤＭ
ＯＳを例に示したが、側壁２５の無いＮチャンネル型Ｄ
ＭＯＳの場合もある。または、側壁２５の形成前にＮ型
ソース領域２６NSを形成する方法もある。
【０００５】また、図１６はＢｉＣＭＯＳ素子のＤＭＯ
Ｓ部のうち、Ｐチャネル型ＤＭＯＳＦＥＴのソース・ド
レイン電極形成時の構造を示す断面図である。図に示す
Ｐチャネル型ＤＭＯＳＦＥＴにおいては、ＣＭＯＳ部と
同様のプロセスによりＰウェル５及びＮウェル６が形成
され、Ｐウェル５はＭＯＳＦＥＴのオン抵抗を低減する
拡張ドレインとしてのオフセット領域を構成している。
先ず、窒化膜などで活性領域を覆った後に、選択酸化を
施し、Ｐ+ 型素子分離層４上に素子分離酸化膜７を、Ｐ
ウェル５のうちＮウェル側上に厚い局所酸化膜７ａを形
成する。次に、Ｎウェル６の表面にＢＦ2 等のアクセプ
タ型（Ｐ型）不純物を極浅くイオン打ち込みしてチャネ
ルイオン打ち込み層８を形成する。次に、Ｎウェル６の
上のゲート絶縁膜９上にゲート電極１０を形成する。ゲ
ート電極１０の形成後に、ゲート電極１０の両側にＣＶ
Ｄ法による堆積酸化膜からなる側壁２５を形成する。そ
して、この側壁２５とゲート電極１０をマスクとしてＮ
ウェル６にはＰ+ 型ソース領域２２PSを自己整合的に形
成するとともに、Ｐウェル５にはＰ+ 型ウェルコンタク
ト領域２２PCONを形成する。次に、Ｎウェル６内にＮ+
型ウェルコンタクト領域２４NCONを形成する。次に、層
間絶縁膜１２にコンタクト孔を開口してソース電極２３
PSおよびドレイン電極２３PDを形成する。ここで、厚い
局所酸化膜７ａはドレイン端の電界集中を緩和し高耐圧
化に寄与している。
Ｓ部のうち、Ｐチャネル型ＤＭＯＳＦＥＴのソース・ド
レイン電極形成時の構造を示す断面図である。図に示す
Ｐチャネル型ＤＭＯＳＦＥＴにおいては、ＣＭＯＳ部と
同様のプロセスによりＰウェル５及びＮウェル６が形成
され、Ｐウェル５はＭＯＳＦＥＴのオン抵抗を低減する
拡張ドレインとしてのオフセット領域を構成している。
先ず、窒化膜などで活性領域を覆った後に、選択酸化を
施し、Ｐ+ 型素子分離層４上に素子分離酸化膜７を、Ｐ
ウェル５のうちＮウェル側上に厚い局所酸化膜７ａを形
成する。次に、Ｎウェル６の表面にＢＦ2 等のアクセプ
タ型（Ｐ型）不純物を極浅くイオン打ち込みしてチャネ
ルイオン打ち込み層８を形成する。次に、Ｎウェル６の
上のゲート絶縁膜９上にゲート電極１０を形成する。ゲ
ート電極１０の形成後に、ゲート電極１０の両側にＣＶ
Ｄ法による堆積酸化膜からなる側壁２５を形成する。そ
して、この側壁２５とゲート電極１０をマスクとしてＮ
ウェル６にはＰ+ 型ソース領域２２PSを自己整合的に形
成するとともに、Ｐウェル５にはＰ+ 型ウェルコンタク
ト領域２２PCONを形成する。次に、Ｎウェル６内にＮ+
型ウェルコンタクト領域２４NCONを形成する。次に、層
間絶縁膜１２にコンタクト孔を開口してソース電極２３
PSおよびドレイン電極２３PDを形成する。ここで、厚い
局所酸化膜７ａはドレイン端の電界集中を緩和し高耐圧
化に寄与している。
【０００６】ゲート電極１０の両側に側壁２５の無い場
合や、側壁２５の形成前にＰ+ 型ソース領域２２PSを形
成する方法もある。図１５では、Ｐ+ 型ソース領域２２
PSとＮウェル６とのＤＭＯＳ構造が得られているが、側
壁２５をマスクとして自己整合的にＰ+ 型ソース領域２
２PSが形成され、Ｐ+ 型ソース領域２２PSの高濃度の領
域の横方向拡散長が側壁２５の長さ（幅）分だけ側壁の
無いＤＭＯＳ構造に比して短くなっている。このため、
ゲート電極１０直下のＮウェル６の表面層のドナー不純
物総量が大きくとれるため、表面パンチスルーによる耐
圧低下を抑制することができると共に、大電流容量化を
図ることができる。
合や、側壁２５の形成前にＰ+ 型ソース領域２２PSを形
成する方法もある。図１５では、Ｐ+ 型ソース領域２２
PSとＮウェル６とのＤＭＯＳ構造が得られているが、側
壁２５をマスクとして自己整合的にＰ+ 型ソース領域２
２PSが形成され、Ｐ+ 型ソース領域２２PSの高濃度の領
域の横方向拡散長が側壁２５の長さ（幅）分だけ側壁の
無いＤＭＯＳ構造に比して短くなっている。このため、
ゲート電極１０直下のＮウェル６の表面層のドナー不純
物総量が大きくとれるため、表面パンチスルーによる耐
圧低下を抑制することができると共に、大電流容量化を
図ることができる。
【０００７】更に、バイポーラトランジスタ部は図１７
に示すように縦型ＮＰＮトランジスタと横型ＰＮＰトラ
ンジスタで構成されている。ＣＭＯＳ部と同様のプロセ
スにより、Ｐ型半導体基板１上にＮ+ 型の埋め込み層２
を形成した後、Ｎ型エピタキシャル層３を成長させ、次
にＰ+ 型素子分離層４をＰ型半導体基板１に接続するよ
うに形成して分離島が形成される。縦型ＮＰＮトランジ
スタの製造においては、Ｎ型エピタキシャル層３にＰ型
ベース領域３１PBを形成したあと、Ｎ+ 型エミッタ領域
３２NE及びＮ+ 型コレクタ領域３２NCを形成し、層間絶
縁膜１２にコンタクト孔を開口してベース電極１３
３B 、エミッタ電極１３３E およびコレクタ電極３３C
が形成される。他方、横型ＰＮＰトランジスタの製造に
おいては、Ｎ型エピタキシャル層３に、縦型トランジス
タのＰ型ベース領域３１PBのプロセスを援用してＰ+ 型
エミッタ領域３１PEおよび+ Ｐ+ 型コレクタ領域３１PC
を形成した後、Ｎ型ベース領域（ベースコンタクト）３
２NBを形成し、層間絶縁膜１１２にコンタクト孔を開口
してベース電極３４B 、エミッタ電極３４E 及びコレク
タ電極３４C が形成される。
に示すように縦型ＮＰＮトランジスタと横型ＰＮＰトラ
ンジスタで構成されている。ＣＭＯＳ部と同様のプロセ
スにより、Ｐ型半導体基板１上にＮ+ 型の埋め込み層２
を形成した後、Ｎ型エピタキシャル層３を成長させ、次
にＰ+ 型素子分離層４をＰ型半導体基板１に接続するよ
うに形成して分離島が形成される。縦型ＮＰＮトランジ
スタの製造においては、Ｎ型エピタキシャル層３にＰ型
ベース領域３１PBを形成したあと、Ｎ+ 型エミッタ領域
３２NE及びＮ+ 型コレクタ領域３２NCを形成し、層間絶
縁膜１２にコンタクト孔を開口してベース電極１３
３B 、エミッタ電極１３３E およびコレクタ電極３３C
が形成される。他方、横型ＰＮＰトランジスタの製造に
おいては、Ｎ型エピタキシャル層３に、縦型トランジス
タのＰ型ベース領域３１PBのプロセスを援用してＰ+ 型
エミッタ領域３１PEおよび+ Ｐ+ 型コレクタ領域３１PC
を形成した後、Ｎ型ベース領域（ベースコンタクト）３
２NBを形成し、層間絶縁膜１１２にコンタクト孔を開口
してベース電極３４B 、エミッタ電極３４E 及びコレク
タ電極３４C が形成される。
【０００８】
【発明が解決しようとする課題】しかしながら、上述の
ようなＤＭＯＳ部をパワーＭＯＳ部とするＢｉＣＭＯＳ
構造においては、次のような問題点がある。すなわち、
同一基板上にＣＭＯＳ部、バイポーラトランジスタ及び
ＤＭＯＳ部を形成しているため、工程数が多く、製作期
間が長いことと、製作費用が高価なことである。
ようなＤＭＯＳ部をパワーＭＯＳ部とするＢｉＣＭＯＳ
構造においては、次のような問題点がある。すなわち、
同一基板上にＣＭＯＳ部、バイポーラトランジスタ及び
ＤＭＯＳ部を形成しているため、工程数が多く、製作期
間が長いことと、製作費用が高価なことである。
【０００９】特に、高耐圧ＤＭＯＳ部の第２導電型ベー
ス領域は、バイポーラトランジスタの第２導電型ベース
領域を援用して形成しているため、バイポーラトランジ
スタの電流増幅率ｈFEを下げないために比較的低ドーズ
量でイオン打ち込みを行っている。これにより、高耐圧
ＤＭＯＳ部分の耐圧を上げるためには、ベースドライブ
熱処理工程が必要となっている。
ス領域は、バイポーラトランジスタの第２導電型ベース
領域を援用して形成しているため、バイポーラトランジ
スタの電流増幅率ｈFEを下げないために比較的低ドーズ
量でイオン打ち込みを行っている。これにより、高耐圧
ＤＭＯＳ部分の耐圧を上げるためには、ベースドライブ
熱処理工程が必要となっている。
【００１０】上記問題点に鑑み、本発明の課題は、従来
技術よりも工程数が少なく、かつ製作期間の短い半導体
装置の製造方法を提供することにある。
技術よりも工程数が少なく、かつ製作期間の短い半導体
装置の製造方法を提供することにある。
【００１１】
【課題を解決するための手段】上記課題を解決するため
に、本発明が講じた手段は、高耐圧ＤＭＯＳ部のみ必要
としているベースドライブ工程をなくした点にある。一
般に、例えば砒素のようなＮ型不純物が高濃度に存在し
ている領域内へ、例えばホウ素のようなＰ型不純物を拡
散させる場合、Ｎ型不純物の電界により、Ｐ型不純物の
拡散がかなり抑制される。よって、第二導電型ベースイ
オン打ち込み後に、第一導電型ソース領域イオン打ち込
みを行うと、ソース領域を形成する第一導電型不純物は
高濃度であるから、ベース領域を形成する第二導電型不
純物の拡散を抑制してしまう。そうすると、ベース領域
の不純物総量が少なくなり、耐圧が小さくなる可能性が
あるという問題点が生じる。そこで、ベース領域を形成
する不純物を十分に拡散させる熱処理工程すなわちベー
スドライブ工程が必要であった。本発明は、そのベース
ドライブ工程を省略しその代わりに、ベース領域形成と
ソース領域形成の間に行う側壁形成工程を利用するもの
であるすなわち、本発明は、第一導電型半導体領域内に
第二導電型ウェルを形成した後、ゲート絶縁膜を介して
ゲート電極を形成し、このゲート電極をマスクとして第
二導電型ウェルの主面側に自己整合的に第二導電型ベー
ス領域を形成し、ゲート電極の両側に側壁を形成してか
ら、第二導電型ベース領域の主面側に第一導電型ソース
領域を側壁をマスクとして自己整合的に形成して成る第
一導電型チャネルのＤＭＯＳトランジスタを有する半導
体装置の製造方法において、第二導電型ベース領域のド
ライブ熱処理工程に代えて、側壁の形成工程を援用する
ものとする。
に、本発明が講じた手段は、高耐圧ＤＭＯＳ部のみ必要
としているベースドライブ工程をなくした点にある。一
般に、例えば砒素のようなＮ型不純物が高濃度に存在し
ている領域内へ、例えばホウ素のようなＰ型不純物を拡
散させる場合、Ｎ型不純物の電界により、Ｐ型不純物の
拡散がかなり抑制される。よって、第二導電型ベースイ
オン打ち込み後に、第一導電型ソース領域イオン打ち込
みを行うと、ソース領域を形成する第一導電型不純物は
高濃度であるから、ベース領域を形成する第二導電型不
純物の拡散を抑制してしまう。そうすると、ベース領域
の不純物総量が少なくなり、耐圧が小さくなる可能性が
あるという問題点が生じる。そこで、ベース領域を形成
する不純物を十分に拡散させる熱処理工程すなわちベー
スドライブ工程が必要であった。本発明は、そのベース
ドライブ工程を省略しその代わりに、ベース領域形成と
ソース領域形成の間に行う側壁形成工程を利用するもの
であるすなわち、本発明は、第一導電型半導体領域内に
第二導電型ウェルを形成した後、ゲート絶縁膜を介して
ゲート電極を形成し、このゲート電極をマスクとして第
二導電型ウェルの主面側に自己整合的に第二導電型ベー
ス領域を形成し、ゲート電極の両側に側壁を形成してか
ら、第二導電型ベース領域の主面側に第一導電型ソース
領域を側壁をマスクとして自己整合的に形成して成る第
一導電型チャネルのＤＭＯＳトランジスタを有する半導
体装置の製造方法において、第二導電型ベース領域のド
ライブ熱処理工程に代えて、側壁の形成工程を援用する
ものとする。
【００１２】第一導電型半導体領域内の第二導電型ウェ
ルの主面側に第二導電型不純物のチャネルイオン打ち込
み層を形成した後、ゲート絶縁膜を介してゲート電極を
形成し、以降上記と同じ工程を経るＤＭＯＳトランジス
タの製造方法においても同様にできる。側壁の形成方法
としては、熱酸化によるものでっても、減圧ＣＶＤ法に
よるものであっても良い。
ルの主面側に第二導電型不純物のチャネルイオン打ち込
み層を形成した後、ゲート絶縁膜を介してゲート電極を
形成し、以降上記と同じ工程を経るＤＭＯＳトランジス
タの製造方法においても同様にできる。側壁の形成方法
としては、熱酸化によるものでっても、減圧ＣＶＤ法に
よるものであっても良い。
【００１３】第二導電型ベース領域の形成はＤＭＯＳプ
ロセスに固有の工程でも良いが、半導体装置が同一基板
上にＣＭＯＳトランジスタを有するＣＭＯＳ半導体装置
である場合には、次のような工程の援用を行うことがで
きる。すなわち、上記ＣＭＯＳトランジスタの形成方法
をそのゲート電極の両側に側壁を有するＬＤＤ構造の形
成方法とすることにより、上記ＤＭＯＳトランジスタの
側壁の形成には、上記ＣＭＯＳトランジスタの側壁の形
成工程を援用することができる。また、上記第二導電型
ウェルの形成は、上記ＣＭＯＳトランジスタの第二導電
型ウェルの形成工程を援用することができる。更に、上
記第二導電型ベース領域の形成は、上記ＣＭＯＳトラン
ジスタの第二導電型ソース・ドレインの形成工程を援用
することができる。更にまた、上記第一導電型ソース領
域形成は、上記ＣＭＯＳトランジスタの第一導電型ソー
ス・ドレインの形成工程を援用することができる。
ロセスに固有の工程でも良いが、半導体装置が同一基板
上にＣＭＯＳトランジスタを有するＣＭＯＳ半導体装置
である場合には、次のような工程の援用を行うことがで
きる。すなわち、上記ＣＭＯＳトランジスタの形成方法
をそのゲート電極の両側に側壁を有するＬＤＤ構造の形
成方法とすることにより、上記ＤＭＯＳトランジスタの
側壁の形成には、上記ＣＭＯＳトランジスタの側壁の形
成工程を援用することができる。また、上記第二導電型
ウェルの形成は、上記ＣＭＯＳトランジスタの第二導電
型ウェルの形成工程を援用することができる。更に、上
記第二導電型ベース領域の形成は、上記ＣＭＯＳトラン
ジスタの第二導電型ソース・ドレインの形成工程を援用
することができる。更にまた、上記第一導電型ソース領
域形成は、上記ＣＭＯＳトランジスタの第一導電型ソー
ス・ドレインの形成工程を援用することができる。
【００１４】また、半導体装置が同一基板上にＣＭＯＳ
トランジスタおよびバイポーラトランジスタを有するＢ
ｉＣＭＯＳ半導体装置である場合には、次のような工程
の援用を行うことができる。すなわち、上記第二導電型
ベース領域の形成は、上記バイポーラトランジスタの第
二導電型ベース領域形成工程を援用することができる。
また、上記第一導電型ソース領域の形成は、上記バイポ
ーラトランジスタの第一導電型エミッタの形成工程を援
用することができる。
トランジスタおよびバイポーラトランジスタを有するＢ
ｉＣＭＯＳ半導体装置である場合には、次のような工程
の援用を行うことができる。すなわち、上記第二導電型
ベース領域の形成は、上記バイポーラトランジスタの第
二導電型ベース領域形成工程を援用することができる。
また、上記第一導電型ソース領域の形成は、上記バイポ
ーラトランジスタの第一導電型エミッタの形成工程を援
用することができる。
【００１５】他方、本発明は、第１導電型半導体上にゲ
ート絶縁膜を介してゲート電極を形成し、このゲート電
極をマスクとして片側に自己整合的に第一導電型ベース
領域を形成し、ゲート電極の両側に側壁を形成してか
ら、第一導電型ベース領域主面側に第二導電型ソース領
域を側壁をマスクとして自己整合的に形成して成る第二
導電型チャネルのＤＭＯＳトランジスタを有する半導体
装置の製造方法において、第一導電型ベース領域のドラ
イブ熱処理工程に代えて、側壁の形成工程を援用するも
のとする。
ート絶縁膜を介してゲート電極を形成し、このゲート電
極をマスクとして片側に自己整合的に第一導電型ベース
領域を形成し、ゲート電極の両側に側壁を形成してか
ら、第一導電型ベース領域主面側に第二導電型ソース領
域を側壁をマスクとして自己整合的に形成して成る第二
導電型チャネルのＤＭＯＳトランジスタを有する半導体
装置の製造方法において、第一導電型ベース領域のドラ
イブ熱処理工程に代えて、側壁の形成工程を援用するも
のとする。
【００１６】第一導電型半導体領域内の片側に第二導電
型不純物のチャネルイオン打ち込み層を形成した後、ゲ
ート絶縁膜を介してゲート電極を形成し、以降上記と同
じ工程を経るＤＭＯＳトランジスタの製造方法において
も同様にできる。側壁の形成方法としては、熱酸化によ
るものでっても、減圧ＣＶＤ法によるものであっても良
い。
型不純物のチャネルイオン打ち込み層を形成した後、ゲ
ート絶縁膜を介してゲート電極を形成し、以降上記と同
じ工程を経るＤＭＯＳトランジスタの製造方法において
も同様にできる。側壁の形成方法としては、熱酸化によ
るものでっても、減圧ＣＶＤ法によるものであっても良
い。
【００１７】第一導電型ベース領域の形成はＤＭＯＳプ
ロセスに固有の工程でも良いが、半導体装置が同一基板
上にＣＭＯＳトランジスタを有するＣＭＯＳ半導体装置
である場合には、次のような工程の援用を行うことがで
きる。すなわち、上記ＣＭＯＳトランジスタの形成方法
をそのゲート電極の両側に側壁を有するＬＤＤ構造の形
成方法とすることにより、上記ＤＭＯＳトランジスタの
側壁の形成は、上記ＣＭＯＳトランジスタの側壁の形成
工程を援用することができる。また、上記第二導電型ソ
ース領域の形成は、上記ＣＭＯＳトランジスタの第二導
電型ソース・ドレインの形成工程を援用することができ
る。更に、上記第一導電型ベース領域の形成は、上記Ｃ
ＭＯＳトランジスタの第一導電型ソース・ドレインの形
成工程を援用することができる。
ロセスに固有の工程でも良いが、半導体装置が同一基板
上にＣＭＯＳトランジスタを有するＣＭＯＳ半導体装置
である場合には、次のような工程の援用を行うことがで
きる。すなわち、上記ＣＭＯＳトランジスタの形成方法
をそのゲート電極の両側に側壁を有するＬＤＤ構造の形
成方法とすることにより、上記ＤＭＯＳトランジスタの
側壁の形成は、上記ＣＭＯＳトランジスタの側壁の形成
工程を援用することができる。また、上記第二導電型ソ
ース領域の形成は、上記ＣＭＯＳトランジスタの第二導
電型ソース・ドレインの形成工程を援用することができ
る。更に、上記第一導電型ベース領域の形成は、上記Ｃ
ＭＯＳトランジスタの第一導電型ソース・ドレインの形
成工程を援用することができる。
【００１８】また、半導体装置が同一基板上にＣＭＯＳ
トランジスタおよびバイポーラトランジスタを有するＢ
ｉＣＭＯＳ半導体装置である場合には、次のような工程
の援用を行うことができる。すなわち、上記第二導電型
ソース領域の形成は、上記バイポーラトランジスタの第
二導電型ベース領域形成工程を援用することができる。
また、上記第二導電型ソース領域形成は、上記バイポー
ラトランジスタの第二導電型エミッタの形成工程を援用
することができる。
トランジスタおよびバイポーラトランジスタを有するＢ
ｉＣＭＯＳ半導体装置である場合には、次のような工程
の援用を行うことができる。すなわち、上記第二導電型
ソース領域の形成は、上記バイポーラトランジスタの第
二導電型ベース領域形成工程を援用することができる。
また、上記第二導電型ソース領域形成は、上記バイポー
ラトランジスタの第二導電型エミッタの形成工程を援用
することができる。
【００１９】この場合、Ｐ+ 型ソース・ドレインイオン
打ち込みを行ったあと、Ｎ+ 型ソース・ドレインイオン
打ち込みを行う。そして更に、通常のＰ+ 型ソース・ド
レインイオン注入工程より少ない例えば、５×１０14cm
-2以下のドーズ量でイオン打ち込みを行う。
打ち込みを行ったあと、Ｎ+ 型ソース・ドレインイオン
打ち込みを行う。そして更に、通常のＰ+ 型ソース・ド
レインイオン注入工程より少ない例えば、５×１０14cm
-2以下のドーズ量でイオン打ち込みを行う。
【００２０】
【作用】このように、高耐圧ＤＭＯＳ部にのみ必要なベ
ースドライブ工程に代えて、側壁の形成工程を援用する
ことにより、工程数を削減することができる。ベース領
域の押し込みに必要であったドライブ熱処理は、ほぼ側
壁の形成工程で行われるので、ベース領域の押し込み深
さが非常に浅くなって耐圧が低下することはない。側壁
形成方法は、熱酸化でも、減圧ＣＶＤ法でも熱処理の効
果は十分である。
ースドライブ工程に代えて、側壁の形成工程を援用する
ことにより、工程数を削減することができる。ベース領
域の押し込みに必要であったドライブ熱処理は、ほぼ側
壁の形成工程で行われるので、ベース領域の押し込み深
さが非常に浅くなって耐圧が低下することはない。側壁
形成方法は、熱酸化でも、減圧ＣＶＤ法でも熱処理の効
果は十分である。
【００２１】半導体装置がＣＭＯＳ半導体装置である場
合には、ＣＭＯＳ部をＬＤＤ構造とすることにより、Ｄ
ＭＯＳ部の側壁の形成はＣＭＯＳトランジスタの側壁の
形成工程を援用することができ、工程数の削減に寄与す
る。また、ＬＤＤ構造のＣＭＯＳ部とＤＭＯＳ部とのモ
ノリシック化が可能であることは勿論のこと、ＣＭＯＳ
部でのホットキャリアのゲート絶縁膜への注入を抑制で
き、素子の信頼性を向上させることができる。また、Ｄ
ＭＯＳトランジスタの第二導電型ウェル、第二導電型ベ
ース領域および第一導電型ソース領域の形成を、それぞ
れＣＭＯＳトランジスタの第二導電型ウェル、第二導電
型ソース・ドレインおよび第一導電型ソース・ドレイン
の形成工程で援用したときには、工程数の削減に寄与す
る。ＣＭＯＳに関しては、チャネルに対するドライブ時
間が短いため、表面濃度が高くなるので、その分ドーズ
量を下げることができる。
合には、ＣＭＯＳ部をＬＤＤ構造とすることにより、Ｄ
ＭＯＳ部の側壁の形成はＣＭＯＳトランジスタの側壁の
形成工程を援用することができ、工程数の削減に寄与す
る。また、ＬＤＤ構造のＣＭＯＳ部とＤＭＯＳ部とのモ
ノリシック化が可能であることは勿論のこと、ＣＭＯＳ
部でのホットキャリアのゲート絶縁膜への注入を抑制で
き、素子の信頼性を向上させることができる。また、Ｄ
ＭＯＳトランジスタの第二導電型ウェル、第二導電型ベ
ース領域および第一導電型ソース領域の形成を、それぞ
れＣＭＯＳトランジスタの第二導電型ウェル、第二導電
型ソース・ドレインおよび第一導電型ソース・ドレイン
の形成工程で援用したときには、工程数の削減に寄与す
る。ＣＭＯＳに関しては、チャネルに対するドライブ時
間が短いため、表面濃度が高くなるので、その分ドーズ
量を下げることができる。
【００２２】更に、半導体装置がＢｉＣＭＯＳ半導体装
置である場合には、ＤＭＯＳトランジスタの第二導電型
ベース領域および第一導電型ソース領域の形成を、それ
ぞれバイポーラトランジスタの第二導電型ベース領域お
よび第一導電型エミッタの形成工程で援用したときに
は、工程数の削減に寄与する。バイポーラトランジスタ
に関しては、第二導電型ベース領域の拡散深さが浅くな
るため電流増幅率ｈFEを大きくすることができる。
置である場合には、ＤＭＯＳトランジスタの第二導電型
ベース領域および第一導電型ソース領域の形成を、それ
ぞれバイポーラトランジスタの第二導電型ベース領域お
よび第一導電型エミッタの形成工程で援用したときに
は、工程数の削減に寄与する。バイポーラトランジスタ
に関しては、第二導電型ベース領域の拡散深さが浅くな
るため電流増幅率ｈFEを大きくすることができる。
【００２３】本発明の第二導電型チャンネルのＤＭＯＳ
トランジスタを有する半導体装置の製造方法において
も、高耐圧ＤＭＯＳ部にのみ必要なベースドライブ工程
に代えて、側壁の形成工程を援用することにより、工程
数を削減することができる。ベース領域の押し込みに必
要であった熱処理は側壁の形成工程で行われるので、ベ
ース領域の押し込み深さが非常に浅くなって耐圧が低下
することはない。側壁形成方法は、熱酸化でも、減圧Ｃ
ＶＤ法でも熱処理の効果は十分である。
トランジスタを有する半導体装置の製造方法において
も、高耐圧ＤＭＯＳ部にのみ必要なベースドライブ工程
に代えて、側壁の形成工程を援用することにより、工程
数を削減することができる。ベース領域の押し込みに必
要であった熱処理は側壁の形成工程で行われるので、ベ
ース領域の押し込み深さが非常に浅くなって耐圧が低下
することはない。側壁形成方法は、熱酸化でも、減圧Ｃ
ＶＤ法でも熱処理の効果は十分である。
【００２４】また上述のように、半導体装置がＣＭＯＳ
半導体装置で、ＣＭＯＳ部がＬＤＤ構造である場合に
は、ＤＭＯＳ部の側壁の形成はＣＭＯＳトランジスタの
側壁の形成工程を援用することができ、工程数の削減お
よびＣＭＯＳ部の信頼性の向上等を図ることができる。
そして、ＤＭＯＳトランジスタの第一導電型ベース領域
および第二導電型ソース領域の形成を、それぞれＣＭＯ
Ｓトランジスタの第一導電型ソース・ドレインおよび第
二導電型ソース・ドレインの形成工程で援用したときに
は、工程数の削減に寄与する。
半導体装置で、ＣＭＯＳ部がＬＤＤ構造である場合に
は、ＤＭＯＳ部の側壁の形成はＣＭＯＳトランジスタの
側壁の形成工程を援用することができ、工程数の削減お
よびＣＭＯＳ部の信頼性の向上等を図ることができる。
そして、ＤＭＯＳトランジスタの第一導電型ベース領域
および第二導電型ソース領域の形成を、それぞれＣＭＯ
Ｓトランジスタの第一導電型ソース・ドレインおよび第
二導電型ソース・ドレインの形成工程で援用したときに
は、工程数の削減に寄与する。
【００２５】更に上述のように、半導体装置がＢｉＣＭ
ＯＳ半導体装置である場合には、ＤＭＯＳトランジスタ
の第一導電型ベース領域および第二導電型ソース領域の
形成を、それぞれバイポーラトランジスタの第一導電型
ベース領域および第二導電型エミッタの形成工程で援用
したときには、工程数の削減に寄与する。バイポーラト
ランジスタに関しては、第２導電型ベース領域の拡散深
さが浅くなるため電流増幅率ｈFEを大きくすることがで
きる。
ＯＳ半導体装置である場合には、ＤＭＯＳトランジスタ
の第一導電型ベース領域および第二導電型ソース領域の
形成を、それぞれバイポーラトランジスタの第一導電型
ベース領域および第二導電型エミッタの形成工程で援用
したときには、工程数の削減に寄与する。バイポーラト
ランジスタに関しては、第２導電型ベース領域の拡散深
さが浅くなるため電流増幅率ｈFEを大きくすることがで
きる。
【００２６】ＣＭＯＳ半導体装置の場合には、Ｐ+ 型ソ
ース・ドレインイオン打ち込みを行った後Ｎ+ 型ソース
・ドレインイオン打ち込みを行い、Ｐ型ベース領域を成
るべく深くして、ＤＭＯＳトランジスタを高耐圧化す
る。そして更に、Ｐベース領域の形成に、通常のＰ+ 型
ソース・ドレインイオン注入工程より少ない例えば１×
１０14cm-2程度のドーズ量でイオン打ち込みを行えば、
ＤＭＯＳトランジスタの耐圧を高くすることができる。
ース・ドレインイオン打ち込みを行った後Ｎ+ 型ソース
・ドレインイオン打ち込みを行い、Ｐ型ベース領域を成
るべく深くして、ＤＭＯＳトランジスタを高耐圧化す
る。そして更に、Ｐベース領域の形成に、通常のＰ+ 型
ソース・ドレインイオン注入工程より少ない例えば１×
１０14cm-2程度のドーズ量でイオン打ち込みを行えば、
ＤＭＯＳトランジスタの耐圧を高くすることができる。
【００２７】
【実施例】次に、本発明の実施例を添付図面に基づいて
説明する。表１は本実施例に係るＢｉＣＭＯＳプロセス
の工程シーケンスを示す。横の欄がデバイスを示し、た
ての欄が工程を示す。Ｎエミッタ、Ｐベース等領域名が
書かれている所は、その領域の形成工程のことである。
コンタクトとは電極用のコンタクト孔形成のことであ
る。表１中の○印はその工程を含むことを意味する。但
し、工程順は、概ね上から下の順に行われるが多少前後
することがあり、また、工程名が正しくその名の部分の
形成をするとは限らない。すなわち、ベースと言う工程
でソース領域の形成を行うこともある。
説明する。表１は本実施例に係るＢｉＣＭＯＳプロセス
の工程シーケンスを示す。横の欄がデバイスを示し、た
ての欄が工程を示す。Ｎエミッタ、Ｐベース等領域名が
書かれている所は、その領域の形成工程のことである。
コンタクトとは電極用のコンタクト孔形成のことであ
る。表１中の○印はその工程を含むことを意味する。但
し、工程順は、概ね上から下の順に行われるが多少前後
することがあり、また、工程名が正しくその名の部分の
形成をするとは限らない。すなわち、ベースと言う工程
でソース領域の形成を行うこともある。
【００２８】
【表１】
【００２９】〔高耐圧ＤＭＯＳ部のＮチャネル型ＭＯＳ
ＦＥＴ〕図１は、本発明の実施例に係るＢｉＣＭＯＳプ
ロセスにおいて高耐圧ＤＭＯＳ部のうちＮチャネル型Ｄ
ＭＯＳＦＥＴのゲート電極形成時の構造を示す断面図で
ある。このＤＭＯＳ部においては、表１の工程シーケン
ス１に示すように、従来と同様、Ｐ型半導体基板１の上
にＮ+ 型の埋め込み層２を形成した後、Ｎ型エピタキシ
ャル層３を成長させ、次にＰ+ 型素子分離層４をＰ型半
導体基板１に達するように形成して分離島が作成されて
いる。次に、その分離島に対しＣＭＯＳ部のプロセスを
援用しＰウェルのイオン打ち込みを行った後、Ｎウェル
のイオン打ち込みを行い、ウェル拡散によりＰウェル５
及びＮウェル６が形成されている。Ｎウェル６は、ＭＯ
ＳＦＥＴのオン抵抗を低減する拡張ドレインとしてのオ
フセット領域を構成している。次に、窒化膜等で活性領
域を覆った後に、選択酸化を施し、Ｐ+ 型素子分離層４
上に素子分離酸化膜（局所酸化膜：ＬＯＣＯＳ）７を、
Ｎウェル６のうちＰウェル側上に厚い局所酸化膜７ａを
形成する。次に、Ｐウェル５の表面にＢＦ2 等のアクセ
プタ型（Ｐ型）不純物を極浅くイオン打ち込みしてチャ
ネルイオン打ち込み層８を形成する。チャネルイオン打
ち込み層８の形成後、ゲート絶縁膜９および局所酸化膜
７の上にポリシリコンのゲート電極１０を形成する。
ＦＥＴ〕図１は、本発明の実施例に係るＢｉＣＭＯＳプ
ロセスにおいて高耐圧ＤＭＯＳ部のうちＮチャネル型Ｄ
ＭＯＳＦＥＴのゲート電極形成時の構造を示す断面図で
ある。このＤＭＯＳ部においては、表１の工程シーケン
ス１に示すように、従来と同様、Ｐ型半導体基板１の上
にＮ+ 型の埋め込み層２を形成した後、Ｎ型エピタキシ
ャル層３を成長させ、次にＰ+ 型素子分離層４をＰ型半
導体基板１に達するように形成して分離島が作成されて
いる。次に、その分離島に対しＣＭＯＳ部のプロセスを
援用しＰウェルのイオン打ち込みを行った後、Ｎウェル
のイオン打ち込みを行い、ウェル拡散によりＰウェル５
及びＮウェル６が形成されている。Ｎウェル６は、ＭＯ
ＳＦＥＴのオン抵抗を低減する拡張ドレインとしてのオ
フセット領域を構成している。次に、窒化膜等で活性領
域を覆った後に、選択酸化を施し、Ｐ+ 型素子分離層４
上に素子分離酸化膜（局所酸化膜：ＬＯＣＯＳ）７を、
Ｎウェル６のうちＰウェル側上に厚い局所酸化膜７ａを
形成する。次に、Ｐウェル５の表面にＢＦ2 等のアクセ
プタ型（Ｐ型）不純物を極浅くイオン打ち込みしてチャ
ネルイオン打ち込み層８を形成する。チャネルイオン打
ち込み層８の形成後、ゲート絶縁膜９および局所酸化膜
７の上にポリシリコンのゲート電極１０を形成する。
【００３０】図２は本発明の実施例に係るＢｉＣＭＯＳ
プロセスにおいてＤＭＯＳ部のうちＮチャネル型ＤＭＯ
ＳＦＥＴのソース・ドレイン電極形成時の構造を示す断
面図である。ゲート電極１０の形成後、バイポーラトラ
ンジスタのプロセスを援用し、Ｐウェル５内にゲート電
極１０をマスクとしてＰ型ベース領域（チャネル拡散領
域）２１のドーピングを行う。このＰ型ベース領域２１
のドーピング後、本例においては単独工程または後述す
るＣＭＯＳプロセスのＬＤＤ構造の形成工程を援用して
ゲート電極１０の両側に熱酸化膜からなる側壁（サイド
ウォール）２５を形成する。そしてこの側壁２５の形成
後に、ＣＭＯＳプロセスのＮ+ 型ソース・ドレイン形成
工程を援用して、ゲート電極１０及び側壁２５をマスク
として二重拡散により高濃度のＰ型ベース領域２１にＮ
+ 型ソース領域２６NSを自己整合的に形成する。Ｎウェ
ル６にはＮ+ 型ウェルコンタクト領域２６NCONを形成す
る。
プロセスにおいてＤＭＯＳ部のうちＮチャネル型ＤＭＯ
ＳＦＥＴのソース・ドレイン電極形成時の構造を示す断
面図である。ゲート電極１０の形成後、バイポーラトラ
ンジスタのプロセスを援用し、Ｐウェル５内にゲート電
極１０をマスクとしてＰ型ベース領域（チャネル拡散領
域）２１のドーピングを行う。このＰ型ベース領域２１
のドーピング後、本例においては単独工程または後述す
るＣＭＯＳプロセスのＬＤＤ構造の形成工程を援用して
ゲート電極１０の両側に熱酸化膜からなる側壁（サイド
ウォール）２５を形成する。そしてこの側壁２５の形成
後に、ＣＭＯＳプロセスのＮ+ 型ソース・ドレイン形成
工程を援用して、ゲート電極１０及び側壁２５をマスク
として二重拡散により高濃度のＰ型ベース領域２１にＮ
+ 型ソース領域２６NSを自己整合的に形成する。Ｎウェ
ル６にはＮ+ 型ウェルコンタクト領域２６NCONを形成す
る。
【００３１】次に、層間絶縁膜１２にコンタクト孔を開
口してソース電極２３NSおよびドレイン電極２３NDを形
成する。なお、厚い局所酸化膜７ａは、ドレイン端の電
界集中を緩和し高耐圧化に寄与している。Ｐウェル５内
にはチャネル拡散領域として、Ｐ型ベース領域２１とＮ
+ 型ソース領域２６NSとの横方向拡散長さの差に側壁２
５の厚さ分を加えた形のＮチャネル型ＤＭＯＳ (Double
diffused ＭＯＳ）構造が形成されている。ＤＭＯＳ構
造は、一般的なＣＭＯＳに比べ、Ｎ+ 型ソース領域２６
NS直下のＰベース抵抗を小さくできるので、Ｎ+ 型ソー
ス領域２６NS、Ｐ型ベース領域２１及びＮウェル（ドレ
イン領域）６で構成される寄生バイポーラトランジスタ
が動作し難く、ラッチアップを抑制でき、安全動作領域
を広くとれる。また、高濃度のＰ型ベース領域２１でＮ
+ 型ソース領域２６NSが包囲されているため、ソース・
ドレイン間のパンチスルーが防止でき、高耐圧化を図る
ことができる。
口してソース電極２３NSおよびドレイン電極２３NDを形
成する。なお、厚い局所酸化膜７ａは、ドレイン端の電
界集中を緩和し高耐圧化に寄与している。Ｐウェル５内
にはチャネル拡散領域として、Ｐ型ベース領域２１とＮ
+ 型ソース領域２６NSとの横方向拡散長さの差に側壁２
５の厚さ分を加えた形のＮチャネル型ＤＭＯＳ (Double
diffused ＭＯＳ）構造が形成されている。ＤＭＯＳ構
造は、一般的なＣＭＯＳに比べ、Ｎ+ 型ソース領域２６
NS直下のＰベース抵抗を小さくできるので、Ｎ+ 型ソー
ス領域２６NS、Ｐ型ベース領域２１及びＮウェル（ドレ
イン領域）６で構成される寄生バイポーラトランジスタ
が動作し難く、ラッチアップを抑制でき、安全動作領域
を広くとれる。また、高濃度のＰ型ベース領域２１でＮ
+ 型ソース領域２６NSが包囲されているため、ソース・
ドレイン間のパンチスルーが防止でき、高耐圧化を図る
ことができる。
【００３２】ここで、本例では、従来のＰ型ベース領域
２１を深くまで押し込むための１１００℃のベースドラ
イブ工程を省略し、かつ減圧ＣＶＤ法でなく９００℃、
３０分間の熱酸化によって側壁を形成している。図３
（ａ）は、従来の製造方法であるベースドライブ、減圧
ＣＶＤ工程による側壁形成を行った図１５のＤＭＯＳ部
のＡ−Ｂ断面の不純物分布を示す。同図（ｂ）は、本発
明に係る熱酸化による側壁形成を行ったＤＭＯＳ部のＡ
−Ｂ断面の不純物分布を示す。側壁形成工程の条件を最
適化することによって、ベースドライブ工程を省略して
もほぼ同じ不純物分布が得られていることが分かる。Ｐ
型ベース領域２１のゲート電極１０直下の部分はＤＭＯ
Ｓトランジスタのチャネル部分であり、高耐圧のために
はある程度の不純物濃度が必要である。実験結果から、
Ｐ型ベース領域２１の最高濃度が１×１０17cm-3では耐
圧は９０Ｖ程度あるが、５×１０16cm-3では耐圧が５Ｖ
程度しかないことがわかっている。図３（ｂ）は側壁を
熱酸化で形成した場合、ベースドライブ熱処理工程を行
わなくても、最高濃度は１×１０17cm-3程度を確保でき
ることを示している。すなわち、Ｐベース領域２１のド
ライブ熱処理工程を省略したにもかかわらず、なんら遜
色無い特性が得られることになる。しかも高温度の熱処
理が、省かれたことによって熱処理に起因する欠陥の発
生を低減できる。 この時、熱酸化で酸化膜を形成する
ため、基板も酸化されてしまう。しかし、側壁は、ポリ
シリコンのゲート電極１０の両側に形成するものであり
一方、基板は単結晶シリコンである。単結晶シリコンの
酸化膜の成長速度は条件により異なるがポリシリコンと
比較して約２分の１程度である。また、基板を酸化した
場合に、成長した膜厚に対する基板が消費される割合は
０．４４であることが知られている。よって、例えば厚
さ１２０ｎｍの側壁を得る場合、膜で覆われていない部
分は、
２１を深くまで押し込むための１１００℃のベースドラ
イブ工程を省略し、かつ減圧ＣＶＤ法でなく９００℃、
３０分間の熱酸化によって側壁を形成している。図３
（ａ）は、従来の製造方法であるベースドライブ、減圧
ＣＶＤ工程による側壁形成を行った図１５のＤＭＯＳ部
のＡ−Ｂ断面の不純物分布を示す。同図（ｂ）は、本発
明に係る熱酸化による側壁形成を行ったＤＭＯＳ部のＡ
−Ｂ断面の不純物分布を示す。側壁形成工程の条件を最
適化することによって、ベースドライブ工程を省略して
もほぼ同じ不純物分布が得られていることが分かる。Ｐ
型ベース領域２１のゲート電極１０直下の部分はＤＭＯ
Ｓトランジスタのチャネル部分であり、高耐圧のために
はある程度の不純物濃度が必要である。実験結果から、
Ｐ型ベース領域２１の最高濃度が１×１０17cm-3では耐
圧は９０Ｖ程度あるが、５×１０16cm-3では耐圧が５Ｖ
程度しかないことがわかっている。図３（ｂ）は側壁を
熱酸化で形成した場合、ベースドライブ熱処理工程を行
わなくても、最高濃度は１×１０17cm-3程度を確保でき
ることを示している。すなわち、Ｐベース領域２１のド
ライブ熱処理工程を省略したにもかかわらず、なんら遜
色無い特性が得られることになる。しかも高温度の熱処
理が、省かれたことによって熱処理に起因する欠陥の発
生を低減できる。 この時、熱酸化で酸化膜を形成する
ため、基板も酸化されてしまう。しかし、側壁は、ポリ
シリコンのゲート電極１０の両側に形成するものであり
一方、基板は単結晶シリコンである。単結晶シリコンの
酸化膜の成長速度は条件により異なるがポリシリコンと
比較して約２分の１程度である。また、基板を酸化した
場合に、成長した膜厚に対する基板が消費される割合は
０．４４であることが知られている。よって、例えば厚
さ１２０ｎｍの側壁を得る場合、膜で覆われていない部
分は、
【００３３】
【数１】１２０ × ０．５ × ０．４４ ＝ ２
６．４（ｎｍ） と、２６．４ｎｍの基板が消費されるだけであり、これ
はデバイス特性に悪影響を与える程ではない。本例にお
いては、Ｐウェル５、Ｎウェル６はＣＭＯＳ部のＰウェ
ル、Ｎウェル形成工程を、Ｐ型ベース領域２１の形成工
程はバイポーラトランジスタのＰ型ベース領域形成工程
を援用し、側壁２５の形成はＣＭＯＳ部のＬＤＤ構造の
ための側壁形成プロセスを、Ｎ+ 型ソース領域２６NSの
形成工程はＣＭＯＳ部のＮ+ 型ソース・ドレイン形成工
程をそれぞれ援用し、工程数の低減が図られている。
６．４（ｎｍ） と、２６．４ｎｍの基板が消費されるだけであり、これ
はデバイス特性に悪影響を与える程ではない。本例にお
いては、Ｐウェル５、Ｎウェル６はＣＭＯＳ部のＰウェ
ル、Ｎウェル形成工程を、Ｐ型ベース領域２１の形成工
程はバイポーラトランジスタのＰ型ベース領域形成工程
を援用し、側壁２５の形成はＣＭＯＳ部のＬＤＤ構造の
ための側壁形成プロセスを、Ｎ+ 型ソース領域２６NSの
形成工程はＣＭＯＳ部のＮ+ 型ソース・ドレイン形成工
程をそれぞれ援用し、工程数の低減が図られている。
【００３４】また、上記の例で熱酸化で行った側壁２５
の形成工程は、減圧ＣＶＤ法でも行うことが可能であ
る。但し、通常の減圧ＣＶＤ工程（１２０ｎｍ堆積時：
８１５℃、６０分）では、耐圧が５Ｖ程度しかないとい
う実験結果が得られている。そこで、先述のようにゲー
ト電極直下のＰ型ベース領域の最高表面濃度を１×１０
17cm-3にするために、ＣＶＤ工程を例えば９００℃のよ
うなＰ型不純物の拡散係数が大きい温度で行う。図４
は、本発明の方法に係る別の実施例のＤＭＯＳ部の図２
のＡ−Ｂ断面に対応する断面における不純物分布、すな
わち、９００℃、３０分の減圧ＣＶＤにより側壁形成を
行ったＤＭＯＳ部のＡ−Ｂ断面の不純物分布を示す。ベ
ースドライブ工程を行わなくても、図３（ａ）と同じ不
純物分布が得られることが分かる。
の形成工程は、減圧ＣＶＤ法でも行うことが可能であ
る。但し、通常の減圧ＣＶＤ工程（１２０ｎｍ堆積時：
８１５℃、６０分）では、耐圧が５Ｖ程度しかないとい
う実験結果が得られている。そこで、先述のようにゲー
ト電極直下のＰ型ベース領域の最高表面濃度を１×１０
17cm-3にするために、ＣＶＤ工程を例えば９００℃のよ
うなＰ型不純物の拡散係数が大きい温度で行う。図４
は、本発明の方法に係る別の実施例のＤＭＯＳ部の図２
のＡ−Ｂ断面に対応する断面における不純物分布、すな
わち、９００℃、３０分の減圧ＣＶＤにより側壁形成を
行ったＤＭＯＳ部のＡ−Ｂ断面の不純物分布を示す。ベ
ースドライブ工程を行わなくても、図３（ａ）と同じ不
純物分布が得られることが分かる。
【００３５】上記の例では、Ｎ+ 型ソース領域２６NSの
形成にＣＭＯＳプロセスのＮ+ 型ソース・ドレイン形成
工程を援用したが、バイポーラトランジスタのＮ+ エミ
ッタ領域の形成工程を援用することもできる。また、表
１の工程シーケンス２に示すように、ＤＭＯＳ専用のＮ
+ 型ソース形成工程をＰ型ベース領域２１の形成前に挿
入しても良い。すなわち、図５に本発明の製造方法にか
かるＢｉＣＭＯＳ素子の別の例のＮチャンネル型ＤＭＯ
Ｓ部の断面図を示すが、図のように、ＤＭＯＳ専用のＮ
+ 型ソース領域２６NS’形成工程により、ゲート電極１
０をマスクとしてＰウェル５にはＮ+ 型ソース領域２６
NS’を自己整合的に形成すると共に、Ｎウェル１０６に
はＮ+ 型ウェルコンタクト領域１２６NCON’を形成す
る。この後、バイポーラトランジスタのＰ型ベース領域
形成工程を援用し、ゲート電極１０をマスクとしてＰ型
ベース領域２１を形成する。そして、ＣＭＯＳプロセス
がＬＤＤ構造を採用する都合上、ゲート電極１０の両側
に側壁２５を形成した後、層間絶縁膜１２にコンタクト
孔を開口してソース電極２３NSおよびドレイン電極２３
NDを形成する。ここで、Ｎ+ 型ソース領域２６NS’およ
びＮ+ 型ウェルコンタクト領域２６NC ON’の不純物濃度
は図２に示すＮ+ 型ソース領域２６NSおよびＮ+ 型ウェ
ルコンタクト領域２６NCONのそれに比して低濃度であ
る。Ｎ+ 型ソース領域２６NS’は側壁２５の形成前に形
成されるため、側壁２５のマスキング効果はないが、Ｎ
+型ソース領域２６NS’はＤＭＯＳプロセスの単独工程
により最適濃度に管理できるので、チャンネル長に占め
るＰ型ベース領域２１の長さはＣＭＯＳプロセスを援用
した場合のそれに比して長くできる。このため、高耐圧
化および大電流容量化を図ることができる。 また、側
壁２５の形成前に、バイポーラトランジスタのＰ型ベー
ス領域の形成プロセスを援用してＰ型ベース領域２１が
形成されているため、ＣＭＯＳ部の側壁と同様にＤＭＯ
Ｓ部にも側壁２５が形成されても、従前通り、ゲート直
下のＰウェル５内にＮ+ 型ソース領域２６NS’とＰ型ベ
ース領域２１とのＤＭＯＳ構造を得ることができ、それ
故、ＤＭＯＳ部は側壁を有するＣＭＯＳ部とのモノリシ
ック化を図ることができる。
形成にＣＭＯＳプロセスのＮ+ 型ソース・ドレイン形成
工程を援用したが、バイポーラトランジスタのＮ+ エミ
ッタ領域の形成工程を援用することもできる。また、表
１の工程シーケンス２に示すように、ＤＭＯＳ専用のＮ
+ 型ソース形成工程をＰ型ベース領域２１の形成前に挿
入しても良い。すなわち、図５に本発明の製造方法にか
かるＢｉＣＭＯＳ素子の別の例のＮチャンネル型ＤＭＯ
Ｓ部の断面図を示すが、図のように、ＤＭＯＳ専用のＮ
+ 型ソース領域２６NS’形成工程により、ゲート電極１
０をマスクとしてＰウェル５にはＮ+ 型ソース領域２６
NS’を自己整合的に形成すると共に、Ｎウェル１０６に
はＮ+ 型ウェルコンタクト領域１２６NCON’を形成す
る。この後、バイポーラトランジスタのＰ型ベース領域
形成工程を援用し、ゲート電極１０をマスクとしてＰ型
ベース領域２１を形成する。そして、ＣＭＯＳプロセス
がＬＤＤ構造を採用する都合上、ゲート電極１０の両側
に側壁２５を形成した後、層間絶縁膜１２にコンタクト
孔を開口してソース電極２３NSおよびドレイン電極２３
NDを形成する。ここで、Ｎ+ 型ソース領域２６NS’およ
びＮ+ 型ウェルコンタクト領域２６NC ON’の不純物濃度
は図２に示すＮ+ 型ソース領域２６NSおよびＮ+ 型ウェ
ルコンタクト領域２６NCONのそれに比して低濃度であ
る。Ｎ+ 型ソース領域２６NS’は側壁２５の形成前に形
成されるため、側壁２５のマスキング効果はないが、Ｎ
+型ソース領域２６NS’はＤＭＯＳプロセスの単独工程
により最適濃度に管理できるので、チャンネル長に占め
るＰ型ベース領域２１の長さはＣＭＯＳプロセスを援用
した場合のそれに比して長くできる。このため、高耐圧
化および大電流容量化を図ることができる。 また、側
壁２５の形成前に、バイポーラトランジスタのＰ型ベー
ス領域の形成プロセスを援用してＰ型ベース領域２１が
形成されているため、ＣＭＯＳ部の側壁と同様にＤＭＯ
Ｓ部にも側壁２５が形成されても、従前通り、ゲート直
下のＰウェル５内にＮ+ 型ソース領域２６NS’とＰ型ベ
ース領域２１とのＤＭＯＳ構造を得ることができ、それ
故、ＤＭＯＳ部は側壁を有するＣＭＯＳ部とのモノリシ
ック化を図ることができる。
【００３６】更にまた、表１の工程シーケンス３、４を
少し変えて、ＣＭＯＳ部のＰ+ 型ソース・ドレイン形成
工程を側壁形成工程の前に行うことにして、Ｐ型ベース
領域の形成にＣＭＯＳ部のＰ+ 型ソース・ドレイン形成
工程を援用することができる。ただし、これを援用する
場合、通常のＰ+ 型ソース・ドレイン形成工程ではＰ型
不純物のドーズ量が高く、しきい値が高くなり電流がと
れなくなってしまう。そこで、ホウ素のようなＰ型不純
物を、例えば５×１０14cm-2といった従来よりも比較的
低ドーズ量でイオン注入を行う。更に、この場合、ゲー
ト電極１０をマスクとして、同一マスクでＰ型不純物と
Ｎ型不純物を続けてイオン打ち込みをするので、イオン
打ち込みの順序が重要になってくる。ＣＭＯＳ部の特性
を優先しＰ型不純物のドーズ量を高く設定する場合はＮ
型→Ｐ型、ＤＭＯＳ部を優先しＰ型不純物のドーズ量を
低く設定する場合はＰ型→Ｎ型の順番でイオン打ち込み
を行う。この理由は、砒素のような質量数の大きい不純
物をイオン打ち込みすると、基板の結晶が乱れ、次にイ
オン打ち込みする不純物が深くまで入りにくくなるため
である。 ［高耐圧ＤＭＯＳ部のＰチャンネル型ＭＯＳＦＥＴ］図
６は本発明の実施例に係るＢｉＣＭＯＳプロセスにおい
てＤＭＯＳ部のうちＰチャンネル型ＤＭＯＳＦＥＴのゲ
ート電極形成時の構造を示す断面図である。このＰチャ
ンネル型ＤＭＯＳＦＥＴにおいても、表１の工程シーケ
ンス８に示すように、Ｐ型半導体基板１の上にＮ+ 型の
埋め込み層２を形成した後、Ｎ型エピタキシャル層３を
成長させ、次にＰ+ 型素子分離層４をＰ型半導体基板１
に達するように形成して分離島が作成されている。次
に、その分離島に対しＰウェルのイオン打ち込みを行っ
た後、Ｎウェルのイオン打ち込みを行い、ウェル拡散に
よりＰウェル５およびＮウェル６が形成されている。Ｐ
ウェル５はＭＯＳＦＥＴのオン抵抗を低減する拡張ドレ
インとしてのオフセット領域を構成している。次に、窒
化膜等で活性領域を覆った後に、選択酸化を施し、Ｐ+
型素子分離層４上に素子分離酸化膜（局所酸化膜：ＬＯ
ＣＯＳ）７を、Ｐウェル５のうちＮウェル側上に厚い局
所酸化膜７ａを形成する。次に、Ｎウェル６の表面にＢ
Ｆ2 等のアクセプタ型（Ｐ型）不純物を極く浅くイオン
打ち込みしてチャンネルイオン打ち込み層８を形成す
る。次に、Ｎウェル６の上のゲート絶縁膜９および局所
酸化膜７ａ上にポリシリコンのゲート電極１０を形成す
る。
少し変えて、ＣＭＯＳ部のＰ+ 型ソース・ドレイン形成
工程を側壁形成工程の前に行うことにして、Ｐ型ベース
領域の形成にＣＭＯＳ部のＰ+ 型ソース・ドレイン形成
工程を援用することができる。ただし、これを援用する
場合、通常のＰ+ 型ソース・ドレイン形成工程ではＰ型
不純物のドーズ量が高く、しきい値が高くなり電流がと
れなくなってしまう。そこで、ホウ素のようなＰ型不純
物を、例えば５×１０14cm-2といった従来よりも比較的
低ドーズ量でイオン注入を行う。更に、この場合、ゲー
ト電極１０をマスクとして、同一マスクでＰ型不純物と
Ｎ型不純物を続けてイオン打ち込みをするので、イオン
打ち込みの順序が重要になってくる。ＣＭＯＳ部の特性
を優先しＰ型不純物のドーズ量を高く設定する場合はＮ
型→Ｐ型、ＤＭＯＳ部を優先しＰ型不純物のドーズ量を
低く設定する場合はＰ型→Ｎ型の順番でイオン打ち込み
を行う。この理由は、砒素のような質量数の大きい不純
物をイオン打ち込みすると、基板の結晶が乱れ、次にイ
オン打ち込みする不純物が深くまで入りにくくなるため
である。 ［高耐圧ＤＭＯＳ部のＰチャンネル型ＭＯＳＦＥＴ］図
６は本発明の実施例に係るＢｉＣＭＯＳプロセスにおい
てＤＭＯＳ部のうちＰチャンネル型ＤＭＯＳＦＥＴのゲ
ート電極形成時の構造を示す断面図である。このＰチャ
ンネル型ＤＭＯＳＦＥＴにおいても、表１の工程シーケ
ンス８に示すように、Ｐ型半導体基板１の上にＮ+ 型の
埋め込み層２を形成した後、Ｎ型エピタキシャル層３を
成長させ、次にＰ+ 型素子分離層４をＰ型半導体基板１
に達するように形成して分離島が作成されている。次
に、その分離島に対しＰウェルのイオン打ち込みを行っ
た後、Ｎウェルのイオン打ち込みを行い、ウェル拡散に
よりＰウェル５およびＮウェル６が形成されている。Ｐ
ウェル５はＭＯＳＦＥＴのオン抵抗を低減する拡張ドレ
インとしてのオフセット領域を構成している。次に、窒
化膜等で活性領域を覆った後に、選択酸化を施し、Ｐ+
型素子分離層４上に素子分離酸化膜（局所酸化膜：ＬＯ
ＣＯＳ）７を、Ｐウェル５のうちＮウェル側上に厚い局
所酸化膜７ａを形成する。次に、Ｎウェル６の表面にＢ
Ｆ2 等のアクセプタ型（Ｐ型）不純物を極く浅くイオン
打ち込みしてチャンネルイオン打ち込み層８を形成す
る。次に、Ｎウェル６の上のゲート絶縁膜９および局所
酸化膜７ａ上にポリシリコンのゲート電極１０を形成す
る。
【００３７】図７は本発明の実施例に係るＢｉＣＭＯＳ
プロセスにおいてＤＭＯＳ部のうちＰチャンネル型ＤＭ
ＯＳＦＥＴのソース・ドレイン電極形成時の構造を示す
断面図である。ゲート電極１０の形成後、バイポーラト
ランジスタのプロセスを援用し、ゲート電極１０をマス
クとしてＮ型ベース領域２７のドーピングを行う。この
Ｎ型ベース領域２７のドーピング後、本例においては、
単独工程または後述するＣＭＯＳプロセスのＬＤＤ構造
の形成工程を援用してゲート電極１０の両側に、９００
℃、３０分間の減圧ＣＶＤにより酸化膜からなる側壁２
５を形成する。従来、この工程は、Ｎ型ベース領域２７
のドーピング後１１００℃、２０分間のベースドライブ
を行った後、低温（８１５℃）の減圧ＣＶＤにより側壁
２５の形成を行っていた。本発明の方法は、減圧ＣＶＤ
の温度を高くすることにより、ベースドライブ工程を省
略したものである。そして、この側壁２５の形成後に、
ＣＭＯＳプロセスのＰ+ 型ソース・ドレイン形成工程を
援用し、ゲート電極１０および側壁２５をマスクとして
Ｐ+ 型ソース領域２２PSおよびＰ+ 型ウェルコンタクト
領域２２PCONを自己整合的に形成する。次に、ＣＭＯＳ
プロセスのＮ+ ソース・ドレイン形成工程を援用してＮ
ウェル６にＮ+ 型ウェルコンタクト領域２４ NCONを形成
する。次に、層間絶縁膜１２にコンタクト孔を開口して
ソース電極２３PSおよびドレイン電極２３PDを形成す
る。なお、厚い酸化膜７ａはドレイン端の電界集中を緩
和し高耐圧化に寄与している。
プロセスにおいてＤＭＯＳ部のうちＰチャンネル型ＤＭ
ＯＳＦＥＴのソース・ドレイン電極形成時の構造を示す
断面図である。ゲート電極１０の形成後、バイポーラト
ランジスタのプロセスを援用し、ゲート電極１０をマス
クとしてＮ型ベース領域２７のドーピングを行う。この
Ｎ型ベース領域２７のドーピング後、本例においては、
単独工程または後述するＣＭＯＳプロセスのＬＤＤ構造
の形成工程を援用してゲート電極１０の両側に、９００
℃、３０分間の減圧ＣＶＤにより酸化膜からなる側壁２
５を形成する。従来、この工程は、Ｎ型ベース領域２７
のドーピング後１１００℃、２０分間のベースドライブ
を行った後、低温（８１５℃）の減圧ＣＶＤにより側壁
２５の形成を行っていた。本発明の方法は、減圧ＣＶＤ
の温度を高くすることにより、ベースドライブ工程を省
略したものである。そして、この側壁２５の形成後に、
ＣＭＯＳプロセスのＰ+ 型ソース・ドレイン形成工程を
援用し、ゲート電極１０および側壁２５をマスクとして
Ｐ+ 型ソース領域２２PSおよびＰ+ 型ウェルコンタクト
領域２２PCONを自己整合的に形成する。次に、ＣＭＯＳ
プロセスのＮ+ ソース・ドレイン形成工程を援用してＮ
ウェル６にＮ+ 型ウェルコンタクト領域２４ NCONを形成
する。次に、層間絶縁膜１２にコンタクト孔を開口して
ソース電極２３PSおよびドレイン電極２３PDを形成す
る。なお、厚い酸化膜７ａはドレイン端の電界集中を緩
和し高耐圧化に寄与している。
【００３８】図８に本発明に係る別の実施例のＰチャン
ネル型ＤＭＯＳトランジスタ部の断面図を示す。図７に
示すＰチャンネル型ＤＭＯＳトランジスタにおいては、
Ｐ+型ソース領域２２PSおよびＰ+ 型ウェルコンタクト
領域２２PCONはＣＭＯＳ部のＰ+ 型ソース・ドレイン領
域の形成工程を援用して形成されているが、図８に示す
ように、側壁２５の形成前に、Ｐ+ 型ソース領域２
２PS’およびＰ+ 型ウェルコンタクト領域２２PCON’を
形成してもよい。すなわち、表１の工程シーケンス７に
示すように、ゲート電極１０の形成後、ゲート電極１０
をマスクとしてＮウェル６にＮベース領域２７を形成し
てバイポーラトランジスタのＰ型ベース領域の形成プロ
セスを援用し、高濃度のＰ+ 型ソース領域２２PS’を自
己整合的に形成する。この工程と同時に、Ｐウェル５に
もＰ+ 型ウェルコンタクト領域２２PC ON’が形成され
る。次に、ＣＭＯＳのプロセスがＬＤＤ構造を採用する
都合上、ゲート電極１０の両側に側壁２５が形成され
る。そしてこの側壁２５の形成後に、ＣＭＯＳ部のＮ+
型ソース・ドレイン形成工程を援用してＮウェル６にＮ
+ 型ウェルコンタクト領域２４NCONを形成する。そし
て、層間絶縁膜１２にコンタクト孔を開口してソース電
極２３PSおよびドレイン電極２３PDを形成する。このよ
うに、側壁２５の形成前に、バイポーラトランジスタの
Ｐ型ベース領域の形成プロセスを援用してＰ+ 型ソース
領域２２PS’およびＰ+ 型ウェルコンタクト領域２２
PCON’が形成されているため、ＣＭＯＳ部の側壁と同様
にＤＭＯＳ部にも側壁２５が形成されても、従前通り、
ゲート直下のＮベース領域２７とＰ+ 型ソース領域２２
PS’とのＤＭＯＳ構造を得ることができ、それ故、ＤＭ
ＯＳ部は側壁を有するＣＭＯＳ部とのモノリシック化を
図ることができる。
ネル型ＤＭＯＳトランジスタ部の断面図を示す。図７に
示すＰチャンネル型ＤＭＯＳトランジスタにおいては、
Ｐ+型ソース領域２２PSおよびＰ+ 型ウェルコンタクト
領域２２PCONはＣＭＯＳ部のＰ+ 型ソース・ドレイン領
域の形成工程を援用して形成されているが、図８に示す
ように、側壁２５の形成前に、Ｐ+ 型ソース領域２
２PS’およびＰ+ 型ウェルコンタクト領域２２PCON’を
形成してもよい。すなわち、表１の工程シーケンス７に
示すように、ゲート電極１０の形成後、ゲート電極１０
をマスクとしてＮウェル６にＮベース領域２７を形成し
てバイポーラトランジスタのＰ型ベース領域の形成プロ
セスを援用し、高濃度のＰ+ 型ソース領域２２PS’を自
己整合的に形成する。この工程と同時に、Ｐウェル５に
もＰ+ 型ウェルコンタクト領域２２PC ON’が形成され
る。次に、ＣＭＯＳのプロセスがＬＤＤ構造を採用する
都合上、ゲート電極１０の両側に側壁２５が形成され
る。そしてこの側壁２５の形成後に、ＣＭＯＳ部のＮ+
型ソース・ドレイン形成工程を援用してＮウェル６にＮ
+ 型ウェルコンタクト領域２４NCONを形成する。そし
て、層間絶縁膜１２にコンタクト孔を開口してソース電
極２３PSおよびドレイン電極２３PDを形成する。このよ
うに、側壁２５の形成前に、バイポーラトランジスタの
Ｐ型ベース領域の形成プロセスを援用してＰ+ 型ソース
領域２２PS’およびＰ+ 型ウェルコンタクト領域２２
PCON’が形成されているため、ＣＭＯＳ部の側壁と同様
にＤＭＯＳ部にも側壁２５が形成されても、従前通り、
ゲート直下のＮベース領域２７とＰ+ 型ソース領域２２
PS’とのＤＭＯＳ構造を得ることができ、それ故、ＤＭ
ＯＳ部は側壁を有するＣＭＯＳ部とのモノリシック化を
図ることができる。
【００３９】また、表１の工程シーケンス５、６を少し
変えて、ＣＭＯＳ部のＮ+ 型ソース・ドレイン形成工程
を側壁形成工程の前に行うことにして、Ｎ型ベース領域
の形成にＣＭＯＳ部のＮ+ 型ソース・ドレイン形成工程
を援用することができる。図９に、本発明の製造方法に
係るもうひとつの例のＰチャンネル型ＤＭＯＳトランジ
スタ部の断面図を示す。図は表１の工程シーケンス６に
よるものであり、図７、８の例と異なり、Ｎ型ベース領
域２７が形成されていない。しかし、ゲート電極の側壁
２５形成前にＣＭＯＳ２プロセスのＮ+ ソース領域の形
成工程を援用して形成したＰ+ 型ソース領域２２PS’と
Ｎウェル６とのＤＭＯＳ構造が形成されている。また、
表１の工程シーケンス５に従い、バイポーラトランジス
タのＰ型ベース領域形成工程を援用してＰ+ 型ソース領
域２２PS’を形成することもできる。 ［低耐圧ＣＭＯＳ部］図１０は、本発明の製造方法にか
かるＢｉＣＭＯＳ素子のＣＭＯＳ部の断面図である。次
に、本例のＢｉＣＭＯＳプロセスにおけるＣＭＯＳ部の
形成方法について図１０を参照して説明する。表１の工
程シーケンス９に示すように、図１０において、Ｐ型半
導体基板１の上にＮ+ 型の埋め込み層２を形成した後、
Ｎ型エピタキシャル層３を成長させ、次にＰ+ 型素子分
離層４をＰ型半導体基板１に達するように形成して分離
島が形成されている。次に、その分離島に対しＰウェル
のイオン打ち込みを行った後、Ｎウェルのイオン打ち込
みを行い、ウェル拡散によりＰウェル５およびＮウェル
６が形成されている。次に、窒化膜等で活性領域を覆っ
た後に、選択酸化を施し、Ｐ+ 型素子分離層４上とＰウ
ェル５・Ｎウェル６間の上に素子分離酸化膜（局所酸化
膜：ＬＯＣＯＳ）７を形成する。次に、Ｐウェル５およ
びＮウェル６の表面にＢＦ2 等のアクセプタ型（Ｐ型）
不純物を極く浅くイオン打ち込みしてチャンネルイオン
打ち込み層８を形成する。次に、Ｐウェル５およびＮウ
ェル６の上のゲート絶縁膜９上にポリシリコンのゲート
電極１０を形成する。そして、Ｐウェル５側のゲート電
極１０をマスクとして燐等のＮ型不純物をイオン注入し
自己整合的にＮ型低濃度領域（ＬＤＤ；Lightly Doped
Drain ）１５を形成する。次に、バイポーラトランジス
タのＰ型ベース領域形成工程を援用し、Ｐウェル５内に
はＰ+ 型ウェルコンタクト領域１１PCONを形成すると共
に、Ｎウェル６内にはそのゲート電極１０をマスクとし
てＰ+ 型ソース領域１１PSおよびＰ+ 型ドレイン領域１
１PDを自己整合的に形成する。続いてＣＶＤ法等によ
り、酸化膜を堆積した後、エッチングによりゲート電極
１０の側端に側壁２５を形成する。次に、Ｐウェル５内
に側壁２５およびゲート電極１０をマスクとしてＮ+ 型
ソース領域１１NSおよびＮ+ 型ドレイン領域１１NDを自
己整合的に形成すると共に、同時に、Ｎウェル６内にＮ
+ 型ウェルコンタクト領域１１NCONを形成する。そし
て、層間絶縁膜１２にコンタクト孔を開口してソース電
極１３PS、１３NSおよびドレイン電極１３PD、１３NDを
形成する。このように、ＣＭＯＳ部のＮチャンネル型Ｍ
ＯＳＦＥＴをＬＤＤ構造にすることにより、ドレイン部
の電界が緩和され、ホットキャリアのゲート絶縁膜９へ
の注入を大幅に低減することができ、ゲート絶縁膜９の
経時的劣化の防止により信頼性を高めることができる。
変えて、ＣＭＯＳ部のＮ+ 型ソース・ドレイン形成工程
を側壁形成工程の前に行うことにして、Ｎ型ベース領域
の形成にＣＭＯＳ部のＮ+ 型ソース・ドレイン形成工程
を援用することができる。図９に、本発明の製造方法に
係るもうひとつの例のＰチャンネル型ＤＭＯＳトランジ
スタ部の断面図を示す。図は表１の工程シーケンス６に
よるものであり、図７、８の例と異なり、Ｎ型ベース領
域２７が形成されていない。しかし、ゲート電極の側壁
２５形成前にＣＭＯＳ２プロセスのＮ+ ソース領域の形
成工程を援用して形成したＰ+ 型ソース領域２２PS’と
Ｎウェル６とのＤＭＯＳ構造が形成されている。また、
表１の工程シーケンス５に従い、バイポーラトランジス
タのＰ型ベース領域形成工程を援用してＰ+ 型ソース領
域２２PS’を形成することもできる。 ［低耐圧ＣＭＯＳ部］図１０は、本発明の製造方法にか
かるＢｉＣＭＯＳ素子のＣＭＯＳ部の断面図である。次
に、本例のＢｉＣＭＯＳプロセスにおけるＣＭＯＳ部の
形成方法について図１０を参照して説明する。表１の工
程シーケンス９に示すように、図１０において、Ｐ型半
導体基板１の上にＮ+ 型の埋め込み層２を形成した後、
Ｎ型エピタキシャル層３を成長させ、次にＰ+ 型素子分
離層４をＰ型半導体基板１に達するように形成して分離
島が形成されている。次に、その分離島に対しＰウェル
のイオン打ち込みを行った後、Ｎウェルのイオン打ち込
みを行い、ウェル拡散によりＰウェル５およびＮウェル
６が形成されている。次に、窒化膜等で活性領域を覆っ
た後に、選択酸化を施し、Ｐ+ 型素子分離層４上とＰウ
ェル５・Ｎウェル６間の上に素子分離酸化膜（局所酸化
膜：ＬＯＣＯＳ）７を形成する。次に、Ｐウェル５およ
びＮウェル６の表面にＢＦ2 等のアクセプタ型（Ｐ型）
不純物を極く浅くイオン打ち込みしてチャンネルイオン
打ち込み層８を形成する。次に、Ｐウェル５およびＮウ
ェル６の上のゲート絶縁膜９上にポリシリコンのゲート
電極１０を形成する。そして、Ｐウェル５側のゲート電
極１０をマスクとして燐等のＮ型不純物をイオン注入し
自己整合的にＮ型低濃度領域（ＬＤＤ；Lightly Doped
Drain ）１５を形成する。次に、バイポーラトランジス
タのＰ型ベース領域形成工程を援用し、Ｐウェル５内に
はＰ+ 型ウェルコンタクト領域１１PCONを形成すると共
に、Ｎウェル６内にはそのゲート電極１０をマスクとし
てＰ+ 型ソース領域１１PSおよびＰ+ 型ドレイン領域１
１PDを自己整合的に形成する。続いてＣＶＤ法等によ
り、酸化膜を堆積した後、エッチングによりゲート電極
１０の側端に側壁２５を形成する。次に、Ｐウェル５内
に側壁２５およびゲート電極１０をマスクとしてＮ+ 型
ソース領域１１NSおよびＮ+ 型ドレイン領域１１NDを自
己整合的に形成すると共に、同時に、Ｎウェル６内にＮ
+ 型ウェルコンタクト領域１１NCONを形成する。そし
て、層間絶縁膜１２にコンタクト孔を開口してソース電
極１３PS、１３NSおよびドレイン電極１３PD、１３NDを
形成する。このように、ＣＭＯＳ部のＮチャンネル型Ｍ
ＯＳＦＥＴをＬＤＤ構造にすることにより、ドレイン部
の電界が緩和され、ホットキャリアのゲート絶縁膜９へ
の注入を大幅に低減することができ、ゲート絶縁膜９の
経時的劣化の防止により信頼性を高めることができる。
【００４０】上記のＬＤＤ構造を形成するプロセスにお
いては、側壁２５の形成前に、バイポーラトランジスタ
のＰ型ベース領域形成工程を援用し、Ｐウェル５内には
Ｐ+型ウェルコンタクト領域１１PCONを形成すると共
に、Ｎウェル６内にはそのゲート電極１０をマスクとし
てＰ+ 型ソース領域１１PSおよびＰ+ 型ドレイン領域１
１PDを自己整合的にそれぞれ形成するようにしており、
ＣＭＯＳプロセス単独のＰ+ 型ソース・ドレイン形成工
程は削除されている。ＬＤＤ構造でありながら、工程数
の削減が達成されている。
いては、側壁２５の形成前に、バイポーラトランジスタ
のＰ型ベース領域形成工程を援用し、Ｐウェル５内には
Ｐ+型ウェルコンタクト領域１１PCONを形成すると共
に、Ｎウェル６内にはそのゲート電極１０をマスクとし
てＰ+ 型ソース領域１１PSおよびＰ+ 型ドレイン領域１
１PDを自己整合的にそれぞれ形成するようにしており、
ＣＭＯＳプロセス単独のＰ+ 型ソース・ドレイン形成工
程は削除されている。ＬＤＤ構造でありながら、工程数
の削減が達成されている。
【００４１】勿論、表１の工程シーケンス１０に示すよ
うに、ＣＭＯＳプロセスのＰ+ 型ソース・ドレイン形成
工程によってＰ+ 型ウェルコンタクト領域１１PCON、Ｐ
+ 型ソース領域１１PSおよびＰ+ 型ドレイン領域１１PD
を形成しても良い。すなわち、図１１に示すように、Ｐ
ウェル５側のゲート電極１０をマスクとして燐等のＮ型
不純物をイオン注入し自己整合的にＮ型低濃度領域１５
を形成した後、ゲート電極１０の側端に側壁２５を形成
する。次に、ＣＭＯＳプロセスのＮ+ 型ソース・ドレイ
ン形成工程によって、Ｐウェル５内に側壁２５およびゲ
ート電極１０をマスクとしてＮ+ 型ソース領域１１NSお
よびＮ+ 型ドレイン領域１１NDを自己整合的に形成する
と共に、同時に、Ｎウェル６内にＮ+ 型ウェルコンタク
ト領域１１NCONを形成する。この後、ＣＭＯＳプロセス
のＰ+ 型ソース・ドレイン形成工程によって、Ｐ+ 型ウ
ェルコンタクト領域１１PCON、Ｐ+ 型ソース領域１１PS
およびＰ+ 型ドレイン領域１１PDを形成する。このよう
な従来法でのＣＭＯＳ部の形成でも、Ｎチャンネル型Ｍ
ＯＳＦＥＴはＬＤＤ構造として形成されるので、ホット
キャリアのゲート絶縁膜９への注入を大幅に低減するこ
とができ、信頼性を高めることができる。 ［バイポーラトランジスタ］最後にＢｉＣＭＯＳプロセ
スにおけるバイポーラトランジスタの形成方法について
説明する。このバイポーラトランジスタ部は図１２に示
すように縦型ＮＰＮトランジスタと横型ＰＮＰトランジ
スタとで構成されている。ＣＭＯＳ部と同様のプロセス
により、Ｐ型半導体基板１の上にＮ+ 型の埋め込み層２
を形成した後、Ｎ型エピタキシャル層３を成長させ、次
にＰ+ 型素子分離層４をＰ型半導体基板１に接続するよ
うに形成して分離島が形成される。縦型ＮＰＮトランジ
スタの製造においては、表１の工程シーケンス１１に示
すように、Ｎ型エピタキシャル層３にＰ型ベース領域３
１PBを形成した後、ＣＭＯＳ部のＮ+ 型ソース・ドレイ
ンのプロセスを援用してＮ+ 型エミッタ領域３２NEおよ
びＮ+ 型コレクタ領域３２NCを形成し、層間絶縁膜１２
にコンタクト孔を開口してベース電極３２B 、エミッタ
電極３２E およびコレクタ電極３２C が形成される。他
方、横型ＰＮＰトランジスタの製造においては、表１の
工程シーケンス１２に示すように、Ｎ型エピタキシャル
層３に、縦型トランジスタのＰ型ベース領域３１PBのプ
ロセスを援用してＰ+ 型エミッタ領域３１PEおよびＰ+
型コレクタ領域３１PCを形成した後、ＣＭＯＳ部のＮ+
ソース・ドレインのプロセスを援用してＮ型ベース領域
３２ NBを形成し、層間絶縁膜１２にコンタクト孔を開口
してベース電極３４B 、エミッタ電極３４E およびコレ
クタ電極３４C が形成される。
うに、ＣＭＯＳプロセスのＰ+ 型ソース・ドレイン形成
工程によってＰ+ 型ウェルコンタクト領域１１PCON、Ｐ
+ 型ソース領域１１PSおよびＰ+ 型ドレイン領域１１PD
を形成しても良い。すなわち、図１１に示すように、Ｐ
ウェル５側のゲート電極１０をマスクとして燐等のＮ型
不純物をイオン注入し自己整合的にＮ型低濃度領域１５
を形成した後、ゲート電極１０の側端に側壁２５を形成
する。次に、ＣＭＯＳプロセスのＮ+ 型ソース・ドレイ
ン形成工程によって、Ｐウェル５内に側壁２５およびゲ
ート電極１０をマスクとしてＮ+ 型ソース領域１１NSお
よびＮ+ 型ドレイン領域１１NDを自己整合的に形成する
と共に、同時に、Ｎウェル６内にＮ+ 型ウェルコンタク
ト領域１１NCONを形成する。この後、ＣＭＯＳプロセス
のＰ+ 型ソース・ドレイン形成工程によって、Ｐ+ 型ウ
ェルコンタクト領域１１PCON、Ｐ+ 型ソース領域１１PS
およびＰ+ 型ドレイン領域１１PDを形成する。このよう
な従来法でのＣＭＯＳ部の形成でも、Ｎチャンネル型Ｍ
ＯＳＦＥＴはＬＤＤ構造として形成されるので、ホット
キャリアのゲート絶縁膜９への注入を大幅に低減するこ
とができ、信頼性を高めることができる。 ［バイポーラトランジスタ］最後にＢｉＣＭＯＳプロセ
スにおけるバイポーラトランジスタの形成方法について
説明する。このバイポーラトランジスタ部は図１２に示
すように縦型ＮＰＮトランジスタと横型ＰＮＰトランジ
スタとで構成されている。ＣＭＯＳ部と同様のプロセス
により、Ｐ型半導体基板１の上にＮ+ 型の埋め込み層２
を形成した後、Ｎ型エピタキシャル層３を成長させ、次
にＰ+ 型素子分離層４をＰ型半導体基板１に接続するよ
うに形成して分離島が形成される。縦型ＮＰＮトランジ
スタの製造においては、表１の工程シーケンス１１に示
すように、Ｎ型エピタキシャル層３にＰ型ベース領域３
１PBを形成した後、ＣＭＯＳ部のＮ+ 型ソース・ドレイ
ンのプロセスを援用してＮ+ 型エミッタ領域３２NEおよ
びＮ+ 型コレクタ領域３２NCを形成し、層間絶縁膜１２
にコンタクト孔を開口してベース電極３２B 、エミッタ
電極３２E およびコレクタ電極３２C が形成される。他
方、横型ＰＮＰトランジスタの製造においては、表１の
工程シーケンス１２に示すように、Ｎ型エピタキシャル
層３に、縦型トランジスタのＰ型ベース領域３１PBのプ
ロセスを援用してＰ+ 型エミッタ領域３１PEおよびＰ+
型コレクタ領域３１PCを形成した後、ＣＭＯＳ部のＮ+
ソース・ドレインのプロセスを援用してＮ型ベース領域
３２ NBを形成し、層間絶縁膜１２にコンタクト孔を開口
してベース電極３４B 、エミッタ電極３４E およびコレ
クタ電極３４C が形成される。
【００４２】また、ＮＰＮトランジスタのＮ+ 型エミッ
タ領域３２NEおよびＮ+ 型コレクタ領域３２NCの形成
は、表１の工程シーケンス１３に示すように、ＤＭＯＳ
部のＮ型ソース・ドレインの形成工程を援用することが
できる。他方、ＰＮＰトランジスタのＮ型ベース領域
（ベースコンタクト領域）３２NBの形成は、表１の工程
シーケンス１４に示すように、たて型ＮＰＮトランジス
タのＮ+ 型エミッタ領域３２NEおよびＮ+ 型コレクタ領
域３２NCの形成工程を援用することができる。Ｐ+型エ
ミッタ領域３１PEおよびＰ+ 型コレクタ領域３２PCの形
成は、ＣＭＯＳ部のＰ+ 型ソース・ドレインの形成工程
を援用することができる。
タ領域３２NEおよびＮ+ 型コレクタ領域３２NCの形成
は、表１の工程シーケンス１３に示すように、ＤＭＯＳ
部のＮ型ソース・ドレインの形成工程を援用することが
できる。他方、ＰＮＰトランジスタのＮ型ベース領域
（ベースコンタクト領域）３２NBの形成は、表１の工程
シーケンス１４に示すように、たて型ＮＰＮトランジス
タのＮ+ 型エミッタ領域３２NEおよびＮ+ 型コレクタ領
域３２NCの形成工程を援用することができる。Ｐ+型エ
ミッタ領域３１PEおよびＰ+ 型コレクタ領域３２PCの形
成は、ＣＭＯＳ部のＰ+ 型ソース・ドレインの形成工程
を援用することができる。
【００４３】また、表１の工程シーケンスの１５、１６
によって次のような工程を経ることもできる。すなわ
ち、Ｐ型基板１の上にＮ+ 型埋め込み層２を形成したの
ち、Ｎ型エピタキシャル層３を積層し、Ｐ+ 型素子分離
層を形成した後、ｐウェル５を形成する。次にＮ型ベー
ス領域形成工程により、エピタキシャル層３内にＰＮＰ
トランジスタのＮベース領域３２NBを形成し、同時にＰ
ウェル３内にＮＰＮトランジスタのＮ+ 型コレクタ領域
３２NCとＮ+ 型エミッタ領域３２NEを形成する。更にＣ
ＭＯＳプロセスのＰ+ 型ソース・ドレイン形成工程を援
用して、ＰＮＰトランジスタのＰ+ エミッタ領域３１PE
とＰ+ コレクタ領域３１PCを形成し、同時にＰウェル５
内にＮＰＮトランジスタのＰ+ 型ベースコンタクト領域
３１PCを形成する。続いて層間絶縁膜１２にコンタクト
孔を開口してベース電極３３B 、３４B 、エミッタ電極
３３E 、３４E およびコレクタ電極３３C 、３４C が形
成される。このようにしてＰウェルやＮ型ベースの形成
工程を取り入れることによって、図１３のように図１２
のバイポーラトランジスタとほぼ対称的な横型ＮＰＮト
ランジスタと縦型ＰＮＰトランジスタの組み合わせも可
能である。その他、細かいバリエーションが色々考えら
れる。
によって次のような工程を経ることもできる。すなわ
ち、Ｐ型基板１の上にＮ+ 型埋め込み層２を形成したの
ち、Ｎ型エピタキシャル層３を積層し、Ｐ+ 型素子分離
層を形成した後、ｐウェル５を形成する。次にＮ型ベー
ス領域形成工程により、エピタキシャル層３内にＰＮＰ
トランジスタのＮベース領域３２NBを形成し、同時にＰ
ウェル３内にＮＰＮトランジスタのＮ+ 型コレクタ領域
３２NCとＮ+ 型エミッタ領域３２NEを形成する。更にＣ
ＭＯＳプロセスのＰ+ 型ソース・ドレイン形成工程を援
用して、ＰＮＰトランジスタのＰ+ エミッタ領域３１PE
とＰ+ コレクタ領域３１PCを形成し、同時にＰウェル５
内にＮＰＮトランジスタのＰ+ 型ベースコンタクト領域
３１PCを形成する。続いて層間絶縁膜１２にコンタクト
孔を開口してベース電極３３B 、３４B 、エミッタ電極
３３E 、３４E およびコレクタ電極３３C 、３４C が形
成される。このようにしてＰウェルやＮ型ベースの形成
工程を取り入れることによって、図１３のように図１２
のバイポーラトランジスタとほぼ対称的な横型ＮＰＮト
ランジスタと縦型ＰＮＰトランジスタの組み合わせも可
能である。その他、細かいバリエーションが色々考えら
れる。
【００４４】なお、本実施例では、Ｐ型半導体基板１に
エピタキシャル層を成長させた後、Ｐ+ 型素子分離層４
で素子分離を行う接合分離方式を例に説明してあるが、
本発明は、Ｐ型半導体基板又はＮ型半導体基板による自
己分離方式の例にも適用できる。
エピタキシャル層を成長させた後、Ｐ+ 型素子分離層４
で素子分離を行う接合分離方式を例に説明してあるが、
本発明は、Ｐ型半導体基板又はＮ型半導体基板による自
己分離方式の例にも適用できる。
【００４５】
【発明の効果】以上説明したように、本発明に係る半導
体装置の製造方法は、ＤＭＯＳ部の単独工程であるベー
スドライブをせずに、ＤＭＯＳ部におけるゲート電極直
下のベース領域の最高濃度を確保できる側壁形成工程を
行うことに特徴を有するものであり、次の効果を奏す
る。 側壁形成工程の条件を最適化することにより、ベー
スドライブ工程が省略できる。このため、特に工程数の
削減ができ、製作期間の短縮や、製造費用の低減等の効
果が得られる。 特に高温の熱処理工程が省かれるので、半導体装置
内の熱処理に起因する欠陥を低減できる効果もある。 半導体装置がＣＭＯＳ半導体装置である場合には、
ＣＭＯＳ部をＬＤＤ構造とすることにより、ＣＭＯＳト
ランジスタの側壁、ウェル、ソース・ドレイン領域の形
成工程を、それぞれＤＭＯＳ部の側壁、ウェル、ソース
・ドレイン領域またはベース領域の形成に援用でき、一
層工程数の削減に寄与する。また、ＬＤＤ構造のＣＭＯ
Ｓ部と、ＤＭＯＳ部とのモノリシック化が可能であるば
かりか、ＣＭＯＳ部でのホットキャリアのゲート絶縁膜
への注入を抑制でき、素子の信頼性を向上させることが
できる。 半導体装置がＢｉＣＭＯＳ半導体装置である場合に
は、バイポーラトランジスタ部のベース領域、エミッタ
領域の形成工程を、ＤＭＯＳ部のベース領域、ソース・
ドレイン領域の形成に援用でき、一層工程数の削減に寄
与する。また、ベース領域の低濃度化が可能になり、バ
イポーラトランジスタの電流増幅率ｈFEを増大させるこ
とができる。
体装置の製造方法は、ＤＭＯＳ部の単独工程であるベー
スドライブをせずに、ＤＭＯＳ部におけるゲート電極直
下のベース領域の最高濃度を確保できる側壁形成工程を
行うことに特徴を有するものであり、次の効果を奏す
る。 側壁形成工程の条件を最適化することにより、ベー
スドライブ工程が省略できる。このため、特に工程数の
削減ができ、製作期間の短縮や、製造費用の低減等の効
果が得られる。 特に高温の熱処理工程が省かれるので、半導体装置
内の熱処理に起因する欠陥を低減できる効果もある。 半導体装置がＣＭＯＳ半導体装置である場合には、
ＣＭＯＳ部をＬＤＤ構造とすることにより、ＣＭＯＳト
ランジスタの側壁、ウェル、ソース・ドレイン領域の形
成工程を、それぞれＤＭＯＳ部の側壁、ウェル、ソース
・ドレイン領域またはベース領域の形成に援用でき、一
層工程数の削減に寄与する。また、ＬＤＤ構造のＣＭＯ
Ｓ部と、ＤＭＯＳ部とのモノリシック化が可能であるば
かりか、ＣＭＯＳ部でのホットキャリアのゲート絶縁膜
への注入を抑制でき、素子の信頼性を向上させることが
できる。 半導体装置がＢｉＣＭＯＳ半導体装置である場合に
は、バイポーラトランジスタ部のベース領域、エミッタ
領域の形成工程を、ＤＭＯＳ部のベース領域、ソース・
ドレイン領域の形成に援用でき、一層工程数の削減に寄
与する。また、ベース領域の低濃度化が可能になり、バ
イポーラトランジスタの電流増幅率ｈFEを増大させるこ
とができる。
【図１】本発明の実施例に係るＢｉＣＭＯＳプロセスに
おいて高耐圧ＤＭＯＳ部のうちＮチャンネル型ＤＭＯＳ
ＦＥＴのゲート電極形成時の構造を示す断面図
おいて高耐圧ＤＭＯＳ部のうちＮチャンネル型ＤＭＯＳ
ＦＥＴのゲート電極形成時の構造を示す断面図
【図２】本発明の実施例に係るＢｉＣＭＯＳプロセスに
おいて高耐圧ＤＭＯＳ部のうちＮチャンネル型ＤＭＯＳ
ＦＥＴのソース・ドレイン電極形成時の構造を示す断面
図
おいて高耐圧ＤＭＯＳ部のうちＮチャンネル型ＤＭＯＳ
ＦＥＴのソース・ドレイン電極形成時の構造を示す断面
図
【図３】（ａ）は図１５に示す従来の製造方法によるＤ
ＭＯＳ部におけるＡ’−Ｂ’線に沿うＤＭＯＳ部水平断
面の不純物分布を示すグラフ、（ｂ）は図２のＡ−Ｂ線
に沿うＤＭＯＳ部水平断面の不純物分布を示すグラフ
ＭＯＳ部におけるＡ’−Ｂ’線に沿うＤＭＯＳ部水平断
面の不純物分布を示すグラフ、（ｂ）は図２のＡ−Ｂ線
に沿うＤＭＯＳ部水平断面の不純物分布を示すグラフ
【図４】本発明の実施例に係るＢｉＣＭＯＳプロセスに
おいて減圧ＣＶＤによりゲート電極側壁を形成した高耐
圧ＤＭＯＳ部の、図２Ａ−Ｂ線に対応する部分のＤＭＯ
Ｓ部水平断面の不純物分布を示すグラフ
おいて減圧ＣＶＤによりゲート電極側壁を形成した高耐
圧ＤＭＯＳ部の、図２Ａ−Ｂ線に対応する部分のＤＭＯ
Ｓ部水平断面の不純物分布を示すグラフ
【図５】本発明の実施例に係るＢｉＣＭＯＳプロセスに
おいて高耐圧ＤＭＯＳ部のうち別の工程により得られた
Ｎチャンネル型ＤＭＯＳＦＥＴのソース・ドレイン電極
形成時の構造を示す断面図
おいて高耐圧ＤＭＯＳ部のうち別の工程により得られた
Ｎチャンネル型ＤＭＯＳＦＥＴのソース・ドレイン電極
形成時の構造を示す断面図
【図６】本発明の実施例に係るＢｉＣＭＯＳプロセスに
おいて高耐圧ＤＭＯＳ部のうちＰチャンネル型ＤＭＯＳ
ＦＥＴのゲート電極形成時の構造を示す断面図
おいて高耐圧ＤＭＯＳ部のうちＰチャンネル型ＤＭＯＳ
ＦＥＴのゲート電極形成時の構造を示す断面図
【図７】本発明の実施例に係るＢｉＣＭＯＳプロセスに
おいて高耐圧ＤＭＯＳ部のうちＰチャンネル型ＤＭＯＳ
ＦＥＴのソース・ドレイン電極形成時の構造を示す断面
図
おいて高耐圧ＤＭＯＳ部のうちＰチャンネル型ＤＭＯＳ
ＦＥＴのソース・ドレイン電極形成時の構造を示す断面
図
【図８】本発明の実施例に係るＢｉＣＭＯＳプロセスに
おいて高耐圧ＤＭＯＳ部のうち別の工程により得られた
Ｐチャンネル型ＤＭＯＳＦＥＴのソース・ドレイン電極
形成時の構造を示す断面図
おいて高耐圧ＤＭＯＳ部のうち別の工程により得られた
Ｐチャンネル型ＤＭＯＳＦＥＴのソース・ドレイン電極
形成時の構造を示す断面図
【図９】本発明の実施例に係るＢｉＣＭＯＳプロセスに
おいて高耐圧ＤＭＯＳ部のうち更に別の工程により得ら
れたＰチャンネル型ＤＭＯＳＦＥＴのソース・ドレイン
電極形成時の構造を示す断面図
おいて高耐圧ＤＭＯＳ部のうち更に別の工程により得ら
れたＰチャンネル型ＤＭＯＳＦＥＴのソース・ドレイン
電極形成時の構造を示す断面図
【図１０】本発明の実施例に係るＢｉＣＭＯＳプロセス
において低耐圧ＣＭＯＳ部のソース・ドレイン電極形成
時の構造を示す断面図
において低耐圧ＣＭＯＳ部のソース・ドレイン電極形成
時の構造を示す断面図
【図１１】本発明の実施例に係るＢｉＣＭＯＳプロセス
において別の工程により得られた低耐圧ＣＭＯＳ部のソ
ース・ドレイン電極形成時の構造を示す断面図
において別の工程により得られた低耐圧ＣＭＯＳ部のソ
ース・ドレイン電極形成時の構造を示す断面図
【図１２】本発明の実施例に係るＢｉＣＭＯＳプロセス
においてバイポーラトランジスタ部の電極形成時の構造
を示す断面図
においてバイポーラトランジスタ部の電極形成時の構造
を示す断面図
【図１３】本発明の実施例に係るＢｉＣＭＯＳプロセス
において別の工程により得られたバイポーラトランジス
タ部の電極形成時の構造を示す断面図
において別の工程により得られたバイポーラトランジス
タ部の電極形成時の構造を示す断面図
【図１４】従来例に係るＢｉＣＭＯＳプロセスにおいて
低耐圧ＣＭＯＳ部のソース・ドレイン電極形成時の構造
を示す断面図
低耐圧ＣＭＯＳ部のソース・ドレイン電極形成時の構造
を示す断面図
【図１５】従来例に係るＢｉＣＭＯＳプロセスにおいて
高耐圧ＤＭＯＳ部のうちＮチャンネル型ＤＭＯＳＦＥＴ
のソース・ドレイン電極形成時の構造を示す断面図
高耐圧ＤＭＯＳ部のうちＮチャンネル型ＤＭＯＳＦＥＴ
のソース・ドレイン電極形成時の構造を示す断面図
【図１６】従来例に係るＢｉＣＭＯＳプロセスにおいて
高耐圧ＤＭＯＳ部のうちＰチャンネル型ＤＭＯＳＦＥＴ
のソース・ドレイン電極形成時の構造を示す断面図
高耐圧ＤＭＯＳ部のうちＰチャンネル型ＤＭＯＳＦＥＴ
のソース・ドレイン電極形成時の構造を示す断面図
【図１７】従来例に係るＢｉＣＭＯＳプロセスにおいて
バイポーラトランジスタ部の電極形成時の構造を示す断
面図
バイポーラトランジスタ部の電極形成時の構造を示す断
面図
１ Ｐ型半導体基板 ２ Ｎ+ 型埋め込み層 ３ Ｎ型エピタキシャル層 ４ Ｐ+ 型素子分離層 ５ Ｐウェル ６ Ｎウェル ７ 素子分離酸化膜 ７ａ 局所酸化膜 ８ チャネルイオン打ち込み層 ９ ゲート酸化膜 １０ ゲート電極 １１NS、２６NS、２６NS’ Ｎ+ 型ソース領域 １１ND、２６ND、２６ND’ Ｎ+ 型ドレイン領
域 １１NCON、２６NCON、２６NCON’ Ｎ+ 型ウェルコン
タクト領域 １１PS、２２PS、２２PS’ Ｐ+ 型ソース領域 １１PD、２２PD、２２PD’ Ｐ+ 型ドレイン領
域 １１PCON、２６PCON、２６PCON’ Ｐ+ 型ウェルコン
タクト領域 １２ 層間絶縁膜 １３NS、１３PS、２３NS、２３PS ソース電極 １３ND、１３PD、２３ND、１３PD ドレイン電極 １５ Ｎ型低濃度領域（ＬＤＤ領域） ２１ Ｐ型ベース領域 ２５ 側壁 ２７ Ｎ型ベース領域 ３１PB バイポーラトランジスタのＰ型ベース領域 ３１PE バイポーラトランジスタのＰ型エミッタ領
域 ３１PC バイポーラトランジスタのＰ型コレクタ領
域 ３２NB Ｎ+ 型ベース領域 ３２NE Ｎ+ 型エミッタ領域 ３２NC Ｎ+ 型コレクタ領域 ３３B 、３４B ベース電極 ３３E 、３４E エミッタ電極 ３３C 、３４C コレクタ電極
域 １１NCON、２６NCON、２６NCON’ Ｎ+ 型ウェルコン
タクト領域 １１PS、２２PS、２２PS’ Ｐ+ 型ソース領域 １１PD、２２PD、２２PD’ Ｐ+ 型ドレイン領
域 １１PCON、２６PCON、２６PCON’ Ｐ+ 型ウェルコン
タクト領域 １２ 層間絶縁膜 １３NS、１３PS、２３NS、２３PS ソース電極 １３ND、１３PD、２３ND、１３PD ドレイン電極 １５ Ｎ型低濃度領域（ＬＤＤ領域） ２１ Ｐ型ベース領域 ２５ 側壁 ２７ Ｎ型ベース領域 ３１PB バイポーラトランジスタのＰ型ベース領域 ３１PE バイポーラトランジスタのＰ型エミッタ領
域 ３１PC バイポーラトランジスタのＰ型コレクタ領
域 ３２NB Ｎ+ 型ベース領域 ３２NE Ｎ+ 型エミッタ領域 ３２NC Ｎ+ 型コレクタ領域 ３３B 、３４B ベース電極 ３３E 、３４E エミッタ電極 ３３C 、３４C コレクタ電極
Claims (21)
- 【請求項１】第一導電型半導体領域内に第二導電型ウェ
ルを形成した後、ゲート絶縁膜を介してゲート電極を形
成し、このゲート電極をマスクとして第二導電型ウェル
の主面側に自己整合的に第二導電型ベース領域を形成
し、ゲート電極の両側に側壁を形成してから、第二導電
型ベース領域の主面側に第一導電型ソース領域を側壁を
マスクとして自己整合的に形成して成る第一導電型チャ
ネルのＤＭＯＳトランジスタを有する半導体装置の製造
方法において、第二導電型ベース領域のドライブ熱処理
工程として、側壁の形成工程を援用することを特徴とす
る半導体装置の製造方法。 - 【請求項２】第１導電型半導体領域内の第二導電型ウェ
ルの主面側に第二導電型不純物のチャネルイオン打ち込
み層を形成した後、ゲート絶縁膜を介してゲート電極を
形成し、このゲート電極をマスクとして第二導電型ウェ
ルの主面側に自己整合的に第二導電型ベース領域を形成
し、ゲート電極の両側に側壁を形成してから、第二導電
型ベース領域の主面側に第一導電型ソース領域を側壁を
マスクとして自己整合的に形成して成る第一導電型チャ
ネルのＤＭＯＳトランジスタを有する半導体装置の製造
方法において、第二導電型ベース領域のドライブ熱処理
工程として、側壁の形成工程を援用することを特徴とす
る半導体装置の製造方法。 - 【請求項３】請求項１または２に規定する半導体装置の
製造方法において、前記側壁の形成工程が熱酸化による
ものであることを特徴とする半導体装置の製造方法。 - 【請求項４】請求項１または２に規定する半導体装置の
製造方法において、前記側壁の形成工程が減圧ＣＶＤ法
によるものであることを特徴とする半導体装置の製造方
法。 - 【請求項５】請求項１ないし４のいずれかに規定する半
導体装置の製造方法において、この半導体装置は同一半
導体基板にＣＭＯＳトランジスタを有するＣＭＯＳ半導
体装置であり、前記ＣＭＯＳトランジスタの形成方法は
そのゲート電極の両側に側壁を有するＬＤＤ構造の形成
方法であって、前記ＤＭＯＳトランジスタの側壁は、前
記ＣＭＯＳトランジスタの側壁の形成工程を援用して形
成してなることを特徴とする半導体装置の製造方法。 - 【請求項６】請求項５に記載の半導体装置の製造方法に
おいて、前記ＤＭＯＳトランジスタの第二導電型ウェル
は、前記ＣＭＯＳトランジスタの第二導電型ウェルの形
成工程を援用して形成してなることを特徴とする半導体
装置の製造方法。 - 【請求項７】請求項５に記載の半導体装置の製造方法に
おいて、前記ＤＭＯＳトランジスタの第二導電型ベース
領域は、前記ＣＭＯＳトランジスタの第二導電型ソース
・ドレイン領域の形成工程を援用して形成してなること
を特徴とする半導体装置の製造方法。 - 【請求項８】請求項５に記載の半導体装置の製造方法に
おいて、前記ＤＭＯＳトランジスタの第一導電型ソース
領域は、前記ＣＭＯＳトランジスタの第一導電型ソース
・ドレイン領域の形成工程を援用して形成してなること
を特徴とする半導体装置の製造方法。 - 【請求項９】請求項１ないし４のいずれかに規定する半
導体装置の製造方法において、この半導体装置は同一半
導体基板にＣＭＯＳトランジスタ及びバイポーラトラン
ジスタを有するＢｉＣＭＯＳ半導体装置であり、前記Ｄ
ＭＯＳトランジスタの第二導電型ベース領域は、前記バ
イポーラトランジスタの第二導電型ベース領域の形成工
程を援用して形成してなることを特徴とする半導体装置
の製造方法。 - 【請求項１０】請求項９に記載する半導体装置の製造方
法において、前記ＤＭＯＳトランジスタの第一導電型ソ
ース領域は、前記バイポーラトランジスタの第一導電型
エミッタ領域の形成工程を援用して形成してなることを
特徴とする半導体装置の製造方法。 - 【請求項１１】第一導電型半導体上にゲート絶縁膜を介
してゲート電極を形成し、このゲート電極をマスクとし
て片側に自己整合的に第一導電型ベース領域を形成し、
ゲート電極の両側に側壁を形成してから、第一導電型ベ
ース領域主面側に第二導電型ソース領域を側壁をマスク
として自己整合的に形成して成る第二導電型チャネルの
ＤＭＯＳトランジスタを有する半導体装置の製造方法に
おいて、第一導電型ベース領域のドライブ熱処理工程と
して、側壁の形成工程を援用することを特徴とする半導
体装置の製造方法。 - 【請求項１２】第一導電型半導体領域内の片側に第二導
電型不純物のチャネルイオン打ち込み層を形成したあ
と、ゲート絶縁膜を介してゲート電極を形成し、このゲ
ート電極をマスクとしてチャネルイオン打ち込み側に自
己整合的に第一導電型ベース領域を形成し、ゲート電極
の両側に側壁を形成してから、第一導電型ベース領域主
面側に第二導電型ソース領域を側壁をマスクとして自己
整合的に形成して成る第二導電型チャネルのＤＭＯＳト
ランジスタを有する半導体装置の製造方法において、第
一導電型ベース領域のドライブ熱処理工程として、側壁
の形成工程を援用することを特徴とする半導体装置の製
造方法。 - 【請求項１３】前記側壁の形成工程が熱酸化によるもの
であることを特徴とする請求項１１または１２に規定す
る半導体装置の製造方法。 - 【請求項１４】前記側壁の形成工程が減圧ＣＶＤ法によ
るものであることを特徴とする請求項１１または１２に
規定する半導体装置の製造方法。 - 【請求項１５】請求項１１ないし１４のいずれかに規定
する半導体装置の製造方法において、この半導体装置は
同一半導体基板にＣＭＯＳトランジスタを有するＣＭＯ
Ｓ半導体装置であり、前記ＣＭＯＳトランジスタの形成
方法はそのゲート電極の両側に側壁を有するＬＤＤ構造
の形成方法であって、前記ＤＭＯＳトランジスタの側壁
は、前記ＣＭＯＳトランジスタの側壁の形成工程を援用
して形成してなることを特徴とする半導体装置の製造方
法。 - 【請求項１６】請求項１５に記載の半導体装置の製造方
法において、前記ＤＭＯＳトランジスタの第二導電型ソ
ース領域は、前記ＣＭＯＳトランジスタの第二導電型ソ
ース・ドレイン領域の形成工程を援用して形成してなる
ことを特徴とする半導体装置の製造方法。 - 【請求項１７】請求項１５に記載の半導体装置の製造方
法において、前記ＤＭＯＳトランジスタの第一導電型ベ
ース領域は、前記ＣＭＯＳトランジスタの第一導電型ソ
ース・ドレイン領域の形成工程を援用して形成してなる
ことを特徴とする半導体装置の製造方法。 - 【請求項１８】請求項１１ないし１４のいずれかに規定
する半導体装置の製造方法において、この半導体装置は
同一半導体基板にＣＭＯＳトランジスタ及びバイポーラ
トランジスタを有するＢｉＣＭＯＳ半導体装置であり、
前記ＤＭＯＳトランジスタの第二導電型ソース領域は、
前記バイポーラトランジスタの第二導電型ベース領域の
形成工程を援用して形成してなることを特徴とする半導
体装置の製造方法。 - 【請求項１９】請求項１８に記載の半導体装置の製造方
法において、前記ＤＭＯＳトランジスタの第二導電型ソ
ース領域は、前記バイポーラトランジスタの第二導電型
エミッタ領域の形成工程を援用して形成してなることを
特徴とする半導体装置の製造方法。 - 【請求項２０】請求項７、８のいずれかに記載の半導体
装置の製造方法において、Ｐ+ 型ソース・ドレインイオ
ン打ち込みを行った後、Ｎ+ 型ソース・ドレインイオン
打ち込みを行うことを特徴とする半導体装置の製造方
法。 - 【請求項２１】請求項７、８のいずれかに記載の半導体
装置の製造方法において、ベース領域形成のために５×
１０14cm-2以下のドーズ量でイオン打ち込みを行うこと
を特徴とする半導体装置の製造方法。
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|---|---|---|---|
| JP09940994A JP3186421B2 (ja) | 1994-05-13 | 1994-05-13 | 半導体装置の製造方法 |
| EP95107271A EP0682362B1 (en) | 1994-05-13 | 1995-05-12 | Method of manufacturing semiconductor device including a DMOS transistor |
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| US08/439,972 US5739061A (en) | 1993-10-26 | 1995-05-12 | Method of manufacturing a semiconductor device using gate side wall as mask for self-alignment |
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP09940994A JP3186421B2 (ja) | 1994-05-13 | 1994-05-13 | 半導体装置の製造方法 |
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| Publication Number | Publication Date |
|---|---|
| JPH07307401A true JPH07307401A (ja) | 1995-11-21 |
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|---|---|---|---|
| JP09940994A Expired - Fee Related JP3186421B2 (ja) | 1993-10-26 | 1994-05-13 | 半導体装置の製造方法 |
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