JPH0766968B2 - 半導体装置及びその製造方法 - Google Patents

半導体装置及びその製造方法

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    • Y10S148/126—Power FETs

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、MOSゲートを有する半導体装置、特にその大
電流化が可能な構造及びその製造方法に関する。
〔従来の技術〕
第２図は従来のMOSゲートをもつ半導体装置を示す。こ
の半導体装置２には、n+型またはp+型の半導体基盤11の
上に、例えば高抵抗のn-層12が形成されている。さらに
n-層12内にｐ層13が、ｐ層13内にn+層15が、そして表面
に露出しているn-層12を挟んでｐ層13,n+層15の間にMOS
ゲートが形成されている。MOSゲートはゲート酸化膜21,
ゲート電極31及び絶縁膜22の三層積層体からなる。n+層
15とｐ層13はソース電極42で短絡され、ソース電極42と
ゲート電極31は絶縁膜22で電気的に絶縁されている。一
方、半導体基盤11にはドレイン電極41が低抵抗接触して
いる。
半導体基盤11がn+型の場合は通常MOSFETと呼ばれている
ユニポーラデバイスである。ソース電極42を例えば0Vと
し、ドレイン電極41に正の電位を加え、ゲート電極31に
正の電位を印加すると、MOSゲート下のｐ層13にｎ層の
反転層が形成され、電子がソース電極42,n+層15,p層
の反転層，n-層12,n+層11を通つてドレイン電極41へ流
れる結果、ドレイン電極41からソース電極42へ電流が流
れ、半導体装置はオン状態になる。ここでゲート電極31
の電位を取り除くとMOSゲート下に形成された反転層が
消滅し、電子の通路が遮断される結果、装置はオフ状
態へ移行する。
一方半導体層11がp+型の半導体装置１は伝導度変調型MO
SFETなどと呼ばれているバイポーラデバイスである。各
電極への電位の加え方は前記のn+型の半導体基盤11の場
合と同じで、ゲート電極31に正の電位を加えると、n-層
12へ電子が流れ込む。次にこの電子がp+層11から多量
のホールの注入を促し、n-層12に多量の過剰キヤリア
が存在するようになる。この結果、高抵抗のn-層11は低
抵抗の導電性を示すようになる。これが伝導度変調型と
言われる所である。電子がベース電流となり、p+層11・
n-層12・ｐ層13のpnpトランジスタを動作させた状態で
ある。n-層12に注入したホールはn+層15下のｐ層13を通
つてソース電極42へ流れ込む。オフ状態へ移行させるに
は、前記のMOSFETと同じくゲート電極31の電位を取り除
けば良い。電子の流れが遮断され、pnpトランジスタの
ベース電流が供給されなくなる結果、ホールの注入もな
くなり、電流は流れなくなる。
上記の構造に関連するものとして、特開昭60−202967号
公報又は、ソリツド・ステート・エレクトロニクス第28
巻No.3第289〜297頁（1985年）「テンペラチヤ・ビヘイ
ビア・オブ・インシユレーテツド・ゲート・トランジス
タ・キヤラクタリステツクス」（Solid State Electrom
ics 28 No.3 pp289〜297（1985）“Temperature Behavi
or of Insulated Gate Transistor Characteris tics
“B.J.Baliga"等がある。
〔発明が解決しようとする問題点〕
以上から半導体装置２を大電流化するには、n+基板，p+
基板を用いたいずれの場合も電子電流を増やすことが不
可欠なことが分かる。そのためには、単位面積当りに占
めるゲート領域Ｂの割合を大きくし、Ａの領域を最小に
することが望ましい。しかし、従来の半導体装置２で
は、例えばホトリソグラフイーの合わせ精度が３μｍの
場合、ゲート電極31とソース電極42を絶縁するための絶
縁膜22のA1の寸法，ソース電極42とn+層15を確実に接触
させるのに必要なA2の寸法，n+層15を分離しｐ層13とソ
ース電極42を接触させるのに必要なA3の寸法は、少なく
とも３μｍである。通常はより確実にするためさらに余
裕をとる必要があり、その結果、Ａの幅が20〜30μｍに
も達し、Ａの領域が全面の約50％も占め、ゲート領域Ｂ
の割合を大きくできず、装置２の大電流化を阻んでい
た。
また、p+基板を用いた伝導度変調型MOSFETの場合、n+層
15の幅（A1＋A2）が大きいと、注入したホールがn+層
15下のｐ層13の横方向抵抗Ｒによりｐ層13に電圧降下を
生じさせ、n+層15,p層13を順バイアスする結果、n+層15
・ｐ層13・n-層12のnpnトランジスタが動作し始め、n+
層13から電子が注入するようになる。その結果、先のpn
pトランジスタと合わせ、pnpnのサイリスタとして動作
し、ラツチアツプしてしまう。一旦ラツチアツプすると
ゲート電極31の電位を取り除いての装置２をオフするこ
とができなくなり、ゲートで装置を制御できなくなると
いう問題があつた。
本発明の目的は、大電流を取り出すことができる半導体
装置及びその製造方法、さらに伝導度変調型MOSFETでは
ラツチアウプしにくい装置及びその製造方法を提供する
ことにある。
〔問題点を解決するための手段〕
上記目的は、一方導電型の半導体基板においてMOSゲー
トの側壁間に設けられる他方導電型の第１の半導体領域
と、MOSゲートの側壁に設ける一方導電型の不純物を含
む絶縁部材と、この絶縁部材と接触するとともに絶縁部
材に含まれる不純物と同じ不純物を含む第２の半導体領
域（ソース領域）とを有し、絶縁部材間において第１及
び第２の半導体領域と接触する第１の主電極（ソース電
極）を備え、さらに、一方主表面における、上記第１の
半導体領域の露出端部の位置が、MOSゲートの側壁の位
置合わせされるとともに、一方主表面における、上記第
２の半導体領域のMOSゲートで被われていない個所及びM
OSゲートの下の個所それぞれの露出端部の位置と、上記
第１の主電極と第１及び第２の半導体領域との接触個所
の位置が、上記絶縁部材の位置と位置合わせされる半導
体装置の構成により達成される。
また、上記の目的は、一方導電型の半導体基板のMOSゲ
ートの側壁間に他方導電型の第１の半導体領域を形成す
る工程と、MOSゲートの側壁に不純物を含む絶縁部材を
設け、この絶縁部材からの不純物の拡散により第２の半
導体領域を形成する工程と、絶縁部材間において第１及
び第２の半導体領域と接触する第１の主電極を形成する
工程とを具備する製造方法によって達成される。
〔作用〕
本発明では、半導体基板の主表面における、第１の半導
体領域の露出端部の位置がMOSゲートの側壁の位置と位
置合わせされ、第２の半導体領域のMOSゲートで被われ
ていない個所及びMOSゲートの下の個所それぞれの露出
端部の位置と、第１の主電極と第１及び第２の半導体領
域との接触個所の位置が、絶縁部材の位置と位置合わせ
される。すなわち、第１及び第２の半導体領域と第１の
主電極のコンタクト穴が、MOSゲートの側壁及び絶縁部
材に対して自己整合で形成される。それによつてソース
領域の幅が小さくなり、従来に比べゲート領域の占める
割合を大きくすることができる結果、半導体装置を大電
流化でき、伝導度変調型MOSFETでは大電流を流してもラ
ツチアツプしなくなる。また、側壁の絶縁部材に不純物
を含ませ、これを拡散することでn+層を形成すれば、さ
らにn+層の幅を狭くできるので、半導体装置を従来の1.
5倍以上大電流化でき、伝導度変調型MOSFETでは従来の
５倍以上の電流を流してもラツチアツプしなくなる。
〔実施例〕
以下、本発明の一実施例を第１図により説明する。本発
明の半導体装置１には従来と同じく高濃度半導体層（ユ
ニポーラデバイスの場合n+，バイポーラデバイスとして
はp+）11の上にn-層12,p層13,n+層15が形成されてい
る。各層の厚さ・濃度等は、耐圧によつて大きく異なる
が、耐圧が、500vの場合、n-層12の不純物濃度は１×10
14cm-3で厚さ50μｍである。ｐ層13の表面濃度が１×10
17cm-3で厚さは５μｍである。n+層15は表面濃度１×10
20cm-3で厚さ１μｍである。大略以上のように設定する
ことが望ましい。さらに、ゲート酸化膜21,ゲート電極3
1及び絶縁膜22の積層体からなるMOSゲートの側壁に絶縁
部材たる厚さ１μｍの絶縁部材23が形成され、ソース電
極42は絶縁部材23でゲート電極31と絶縁され、n+層15と
ｐ層13に低抵抗接触している。絶縁部材23はMOSゲート
を加工後、その全面に絶縁膜（SiO2）を堆積した後、異
方性のドライエツチングすることにより形成できる。
以上から分かるように、本発明の半導体装置１は、MOS
ゲートの側壁に絶縁部材23を残す加工と同時に自己整合
でソース電極42のコンタクト穴を形成することができ
る。すなわち、絶縁部材23は垂直な壁を持つMOSゲート
の側壁にのみ残るのでMOSゲートに沿うように（自己整
合で）形成される。つまり、マスク合わせ精度は関係な
くなる。その結果、第２図で示したA1の幅を極めて小さ
くすることが可能で、例えば３μｍの加工ルールではA1
の幅は第２図では最小３μｍ必要であるが、本発明の第
１図では0.5μｍ以下にすることが可能である。本発明
者等が検討した結果、Ａの幅を従来の20〜30μｍから約
10μｍに小さくすることができ、電流密度を20％以上増
やすことができた。さらに、伝導度変調型MOSFETに適用
した結果、n+層15の幅を狭くすることができ、n+層15下
のｐ層13の横方向抵抗を従来の1/2以下にでき、従来の
２倍以上の電流を流してもラツチアツプしないことが分
かつた。
また、従来方法では、ゲート電極31上の絶縁膜22が、側
壁をカバーする絶縁膜と同時に形成したものであるた
め、サイドウオールを形成するためにドライエツチング
を実施すると、ゲート電極上の絶縁膜がなくなり、ゲー
ト電極31とソース電極42がシヨートしてしまう。これを
防止するために、新たにゲート電極31上に絶縁膜を形成
する工程を必要としていた。本発明ではこのような不都
合もなくなる。
第３図は、本発明の変形例である。第１図と異なる点は
側壁のSiO223の代わりに、ｎ型不純物を含む絶縁物、例
えばPSG（リンシリケートガラス）24を用い、PSG24より
ｎ型不純物を拡散し、自己整合でn+層15を形成した点に
ある。但し、側壁のPSG24でゲート電極31とソース電極4
2が絶縁されている点は同じである。次にこのような半
導体装置３の製造方法について第４図により説明する。
（ａ）n-層12上にゲート酸化膜21,ゲート電極31,絶縁膜
22を順次形成し、所望の部分（Ａ領域となる部分）を残
し他を取り除く。残つた部分がMOSゲートとなり、それ
を、マスクとして、n-層12の露出部分にｐ型不純物例え
ばＢ（ボロン）をイオン注入する。（ｂ）イオン注入し
たＢを活性化，拡散し、ｐ層13を形成する。（ｃ）その
後ｐ層13の露出面及びMOSゲート上面全面にPSG24を堆積
する。（ｄ）このPSG24をドライエツチングすることに
より、MOSゲートの側壁にのみPSG24を残すことができ
る。（ｅ）その後、熱処理（1200℃）することにより、
PSG24中のＰ（リン）をｐ層13中に拡散する。（ｆ）し
かる後、ソース電極42を堆積することにより、n+層15と
ｐ層13が短絡される。本発明者らが検討した結果PSG中
のＰ（リン）の濃度は、ｐ層13の濃度を補償し、n+層15
を形成するためには、0.1％以上にすることが好まし
い。
以上の製造方法から分かるように、本変形例ではさらに
n+層15も自己整合で形成できるので、従来のようなホト
リソグラフイー工程の合わせ精度を気にする必要がな
い。その結果、第３図のＡの幅は第１図のそれに比べ格
段に狭くすることができ、例えば従来の20〜30μｍに対
し、約３μｍ以下にすることができ、電流密度を約1.5
倍以上増やすことができた。さらに伝導度変調型MOSFET
では、n+層15下のｐ層13の横方向抵抗も従来の1/5以下
にでき、従来の５倍以上の電流を流してもラツチアツプ
しないことが分かつた。
第５図は本発明の応用例である。第３図と異なる点は、
ｐ層13中にp+層16を形成したことである。このp+層16の
イオン注入の工程は、第４図の（ｃ）の前、または
（ｄ）の後が望ましい。このように本発明の半導体装置
４では、自己整合でp+層16を形成することも可能であ
る。このp+層16を形成することによつて、n+層15下のｐ
層の横方向抵抗を格段に（約１桁）下げることができる
結果、本発明を適用した伝導度変調型MOSFETはラツチア
ツプしなくなつた。また、ユニポーラデバイスのMOSFET
ではオン状態からオフ状態に移行するときに生じるn+層
15・ｐ層13・n-層12のnpnトランジスタの所謂寄生トラ
ンジスタの動作を押えることができるため、安全動作領
域を大きくできることも分かつた。
以上、ｎチヤンネルのMOSゲートをもつ装置について述
べたが、ｐとｎを入れ換えたｐチヤンネルの半導体装置
についても同様の効果があることは言うまでもない。
〔発明の効果〕
本発明によれば、ゲート領域の面積の占める割合を増や
すことができるので、半導体装置を大電流化できる効果
がある。
【図面の簡単な説明】
第１図は本発明の一実施例の半導体装置の部分断面図、
第２図は従来例の半導体装置の部分断面図、第３図は本
発明の一変形例の半導体装置の部分断面図、第４図は本
発明の製造方法の一例を示す図面、第５図は本発明の一
応用例の半導体装置の部分断面図である。 １…半導体装置、12…n-層、13…ｐ層、14,15…n+層、2
3…絶縁部材、31…ゲート電極、41…ドレイン電極、42
…ソース電極。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 中野 安紀 茨城県日立市久慈町4026番地 株式会社日 立製作所日立研究所内 (56)参考文献 特開 昭60−124874（ＪＰ，Ａ) 特開 昭61−102782（ＪＰ，Ａ) 特開 昭58−118158（ＪＰ，Ａ)

Claims (3)

    【特許請求の範囲】
  1. 【請求項１】一対の主表面を持つ一方導電型の半導体基
    板の一方主表面上に設けられ、ゲート酸化膜、ゲート電
    極及び絶縁膜の積層体を有するMOSゲートと、 MOSゲートの側壁間の個所であって、上記一方主表面のM
    OSゲートで被われていない個所に設けられ、MOSゲート
    の下まで延びる他方導電型の第１の半導体領域と、 上記第１の半導体領域に隣接するMOSゲートの側壁に設
    けられ、一方導電型の不純物を含む絶縁部材と、 上記第１の半導体領域内に設けられ、一方の主表面にお
    いて上記絶縁部材と接触するとともに該絶縁部材に含ま
    れる不純物と同じ不純物を有し、MOSゲートの下まで延
    びる第２の半導体領域と、 を有し、 上記絶縁部材間において第１及び第２の半導体領域と接
    触し、絶縁部材及びMOSゲート上に延びる第１の主電極
    と、 半導体基板の他方の主表面に接触する第２の主電極と、 を備え、 一方主表面における、上記第１の半導体領域の露出端部
    の位置が、MOSゲートの側壁の位置と位置合わせされ、 一方主表面における、上記第２の半導体領域のMOSゲー
    トで被われていない個所及びMOSゲートの下の個所それ
    ぞれの露出端部の位置と、上記第１の主電極と第１及び
    第２の半導体領域との接触個所の位置が、上記絶縁部材
    の位置と位置合わせされていることを特徴とする半導体
    装置。
  2. 【請求項２】特許請求の範囲第１項において、上記絶縁
    部材がリンシリケートガラスであることを特徴とする半
    導体装置。
  3. 【請求項３】一対の主表面を持つ一方導電型の半導体基
    板の一方主表面上に、ゲート酸化膜、ゲート電極及び絶
    縁膜の積層体を有するMOSゲートを所定間隔で形成する
    第１の工程と、 MOSゲートをマスクにして、MOSゲートの側壁間の個所で
    あって、上記一方主表面のMOSゲートで被われていない
    個所に、MOSゲートの下まで延びる他方導電型の第１の
    半導体領域を形成する第２の工程と、 MOSゲートの側壁に一方導電型の不純物を含む絶縁部材
    を形成する第３の工程と、 絶縁部材からそれに含まれた不純物を第１の半導体領域
    内に拡散して、一方導電型の第２の半導体領域を形成す
    る第４の工程と、 上記絶縁部材間において第１及び第２の半導体領域と接
    触し、部材及びMOSゲート上に延びる第１の主電極、及
    び半導体基板の他方の主表面に接触する第２の主電極を
    形成する第５の工程と、 を具備することを特徴とする半導体装置の製造方法。
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