JP2718371B2 - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JP2718371B2 JP2718371B2 JP6201715A JP20171594A JP2718371B2 JP 2718371 B2 JP2718371 B2 JP 2718371B2 JP 6201715 A JP6201715 A JP 6201715A JP 20171594 A JP20171594 A JP 20171594A JP 2718371 B2 JP2718371 B2 JP 2718371B2
- Authority
- JP
- Japan
- Prior art keywords
- layer
- semiconductor device
- gate
- semiconductor
- electrode
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Landscapes
- Insulated Gate Type Field-Effect Transistor (AREA)
Description
【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、ＭＯＳゲートを有する
半導体装置に係わり、特にその大電流化が可能な構造に
関する。 【０００２】 【従来の技術】図２は従来のＭＯＳゲートをもつ半導体
装置を示す。この半導体装置２には、ｎ+ 型またはｐ+
型の半導体基盤１１の上に、例えば高抵抗のｎ- 層１２
が形成されている。さらにｎ- 層１２内にｐ層１３が、
ｐ層１３内にｎ+ 層１５が、そして表面に露出している
ｎ- 層１２を挟んでｐ層１３，ｎ+ 層１５の間にＭＯＳ
ゲートが形成されている。ＭＯＳゲートはゲート酸化膜
２１，ゲート電極３１及び絶縁膜２２の三層積層体から
なる。ｎ+ 層１５とｐ層１３はソース電極４２で短絡さ
れ、ソース電極４２とゲート電極３１は絶縁膜２２で電
気的に絶縁されている。一方、半導体基盤１１にはドレ
イン電極４１が低抵抗接触している。 【０００３】半導体基盤１１がｎ+ 型の場合は通常MOSF
ETと呼ばれているユニポーラデバイスである。ソース電
極４２を例えば０Ｖとし、ドレイン電極４１に正の電位
を加え、ゲート電極３１に正の電位を印加すると、ＭＯ
Ｓゲート下のｐ層１３にｎ層の反転層が形成され、電子
（−）がソース電極４２，ｎ+ 層１５，ｐ層の反転層，
ｎ- 層１２，ｎ+ 層１１を通ってドレイン電極４１へ流
れる結果、ドレイン電極４１からソース電極４２へ電流
が流れ、半導体装置２はオン状態になる。ここでゲート
電極３１の電位を取り除くとＭＯＳゲート下に形成され
た反転層が消滅し、電子（−）の通路が遮断される結
果、装置はオフ状態へ移行する。 【０００４】一方半導体基盤１１がｐ+ 型の半導体装置
１は伝導度変調型MOSFETなどと呼ばれているバイポーラ
デバイスである。各電極への電位の加え方はｎ+ 型の半
導体基盤１１の場合と同じで、ゲート電極３１に正の電
位を加えると、ｎ- 層１２ヘ電子（−）が流れ込む。次
にこの電子がｐ+ 層１１から多量のホール（＋）の注入
を促し、ｎ- 層１２に多量の過剰キャリアが存在するよ
うになる。この結果、高抵抗のｎ- 層１１は低抵抗の導
電性を示すようになる。これが伝導度変調型といわれる
所以である。電子がベース電流となり、ｐ+ 層１１・ｎ
- 層１２・ｐ層１３のｐｎｐトランジスタを動作させた
状態である。ｎ- 層１２に注入したホールはｎ+ 層１５
下のｐ層１３を通ってソース電極４２へ流れ込む。オフ
状態へ移行させるには、前記のMOSFETと同じくゲート電
極３１の電位を取り除けば良い。電子の流れが遮断さ
れ、ｐｎｐトランジスタのベース電流が供給されなくな
る結果、ホールの注入もなくなり、電流は流れなくな
る。 【０００５】上記の構造に関連するものとして、特開昭
60−202967号公報又は、ソリッド・ステート・エレクト
ロニクス第２８巻No.３第２８９〜２９７頁(１９８５
年）「テンペラチャ・ビヘイビア・オブ・インシュレー
テッド・ゲート・トランジスタ・キャラクタリステック
ス」（Solid State Electronics 28, No.3, pp 289〜29
7,1985,“Temperature Behavior of Insulated Gate Tr
ansistor Characteris−tics”）等がある。 【０００６】 【発明が解決しようとする課題】以上から半導体装置２
を大電流化するには、ｎ+ 基板，ｐ+ 基板を用いたいず
れの場合も電子電流を増やすことが不可欠なことが判
る。そのためには、単位面積あたりに占めるゲート領域
Ｂの割合を大きくし、Ａの領域を最小にすることが望ま
しい。しかし、従来の半導体装置２では、例えばホトリ
ソグラフィーの合わせ精度が３μｍの場合、ゲート電極
３１とソース電極４２を絶縁するための絶縁膜２２のＡ
１の寸法，ソース電極４２とｎ+ 層１５を確実に接触さ
せるのに必要なＡ２の寸法，ｎ+ 層１５を分離しｐ層１
３とソース電極４２を接触させるのに必要なＡ３の寸法
は、少なくとも３μｍである。通常はより確実にするた
めにさらに余裕をとる必要が有り、その結果、Ａの幅が
２０〜３０μｍにも達し、Ａの領域が全面の約５０％も
占め、ゲート領域Ｂの割合を大きくできず、半導体装置
２の大電流化を阻んでいた。 【０００７】また、ｐ+ 基板を用いた伝導度変調型MOSF
ETの場合、ｎ+ 層１５の幅（Ａ１＋Ａ２）が大きいと、
注入したホール（＋）がｎ+ 層１５の下のｐ層１３の横
方向抵抗Ｒによりｐ層１３に電圧降下を生じさせ、ｎ+
層１５，ｐ層１３を順バイアスする結果、ｎ+ 層１５・
ｐ層１３・ｎ- 層１２のｎｐｎトランジスタが動作し始
め、ｎ+ 層１５から電子が注入するようになる。その結
果、先のｐｎｐトランジスタと合わせ、ｐｎｐｎサイリ
スタとして動作し、ラッチアツプしてしまう。一旦ラツ
チアツプするとゲート電極３１の電位を取り除いても半
導体装置２をオフすることができなくなり、ゲートで半
導体装置２を制御できなくなるという問題があった。 【０００８】本発明の目的は、大電流を取り出すことが
できる半導体装置、さらに伝導度変調型MOSFETではラッ
チアップしにくい半導体装置を提供することにある。 【０００９】 【課題を解決するための手段】上記目的は、半導体基板
の主表面においてゲート電極で被われていない個所の幅
が、互いに隣接する第１の半導体領域の間に介在する半
導体基板の一部の表面上に位置するゲート電極の幅より
も狭くすることにより、達成される。 【００１０】 【作用】本発明では、従来に比べゲート領域の占める割
合を低減することができる結果、半導体装置を大電流化
でき、伝導度変調型MOSFETでは大電流を流してもラッチ
アップしなくなる。 【００１１】 【実施例】以下、本発明の一実施例を図１により説明す
る。 【００１２】本発明の半導体装置１には従来と同じく高
濃度半導体層（ユニポーラデバイスの場合ｎ+ ，バイポ
ーラデバイスとしてはｐ+ ）１１の上にｎ- 層１２，ｐ
層１３，ｎ+ 層１５が形成されている。 【００１３】各層の厚さ・濃度等は耐圧によって大きく
異なるが、耐圧が５００Ｖの場合、ｎ- 層１２の不純物
濃度は、１×１０14cm-3で厚さは５０μｍである。ｐ層
１３の表面濃度が１×１０17cm-3で厚さは５μｍであ
る。ｎ+ 層１５は表面濃度１×１０20cm-3で厚さ１μｍ
である。大略以上のように設定することが望ましい。 【００１４】さらに、ゲート酸化膜２１，ゲート電極３
１及び絶縁膜２２の積層体からなるＭＯＳゲートの側壁
に絶縁部材たる厚さ１μｍの絶縁部材２３が形成され、
ソース電極４２は絶縁膜２２及び絶縁部材２３でゲート
電極３１と絶縁され、ｎ+ 層１５とｐ層１３に低抵抗接
触している。絶縁部材２３は、ＭＯＳゲート２１を加工
後、その全面に絶縁膜（ＳｉＯ2 ）を堆積した後、異方
性のドライエッチングすることにより形成できる。 【００１５】以上から判るように、本発明の半導体装置
１は、ＭＯＳゲートの側壁に絶縁部材２３を残す加工と
同時に自己整合でソース電極４２のコンタクト穴を形成
することができる。すなわち、絶縁部材２３は垂直な壁
をもつＭＯＳゲートの側壁にのみ残るのでＭＯＳゲート
に沿うように（自己整合で）形成される。つまり、マス
ク合わせ精度は関係なくなる。その結果、図２で示した
Ａ１の幅を極めて小さくすることが可能で、例えば３μ
ｍの加工ルールではＡ１の幅は図２では最小３μｍ必要
であるが、本発明の図１では０.５μｍ 以下にすること
が可能である。本発明者等が検討した結果、Ａの幅を従
来の２０〜３０μｍから約１０μｍに小さくすることが
でき、電流密度を２０％以上増やすことができた。さら
に伝導度変調型MOSFETに適用した結果、ｎ+ 層１５の幅
を狭くすることができ、ｎ+ 層１５下のｐ層１３の横方
向抵抗を従来の１／２以下にでき、従来の２倍以上の電
流を流してもラッチアップしないことが判った。 【００１６】また、従来方法では、ゲート電極３１上の
絶縁膜２２が、側壁をカバーする絶縁膜と同時に形成し
たものであるため、サイドウォールを形成するためにド
ライエッチングを実施すると、ゲート電極上の絶縁膜が
なくなり、ゲート電極３１とソース電極４２がショート
してしまう。これを防止するために、新たにゲート電極
３１上に絶縁膜を形成する工程を必要としていた。本発
明ではこのような不都合もなくなる。 【００１７】図３は、本発明の変形例である。図１と異
なる点は側壁のＳｉＯ2 ２３の変わりに、ｎ型不純物を
含む絶縁物、例えばＰＳＧ（リンシリケートガラス）２
４を用い、ＰＳＧ２４よりｎ型不純物を拡散し、自己整
合でｎ+ 層１５を形成した点にある。但し、側壁のＰＳ
Ｇ２４でゲート電極３１とソース電極４２が絶縁されて
いる点は同じである。 【００１８】次にこのような半導体装置３の製造方法に
ついて図４により説明する。 【００１９】（ａ）ｎ- 層１２上にゲート酸化膜２１，
ゲート電極３１，絶縁膜２２を順次形成し、所望の部分
（Ａ領域となる部分）を残し他を取り除く。残った部分
がＭＯＳゲートとなり、それをマスクとして、ｎ- 層１
２の露出部分にｐ型不純物例えばＢ（ボロン）をイオン
注入する。 【００２０】（ｂ）イオン注入したＢを活性化，拡散
し、ｐ層１３を形成する。 【００２１】（ｃ）その後ｐ層１３の露出面及びＭＯＳ
ゲート上面全面にＰＳＧ２４を堆積する。 【００２２】（ｄ）このＰＳＧ２４をドライエッチング
することにより、ＭＯＳゲートの側壁にのみＰＳＧ２４
を残すことができる。 【００２３】（ｅ）その後、熱処理（１２００℃）する
ことにより、ＰＳＧ２４中のＰ（リン）をｐ層１３中に
拡散する。 【００２４】（ｆ）しかる後、ソース電極４２を堆積す
ることにより、ｎ+ 層１５とｐ層１３が短絡される。本
発明者等が検討した結果ＰＳＧ中のＰ（リン）の濃度
は、ｐ層１３の濃度を補償し、ｎ+ 層１５を形成するた
めには、０.１％ 以上にすることが望ましい。 【００２５】以上の製造方法から判るように、本変形例
ではさらにｎ+ 層１５も自己整合で形成できるので、従
来のようなホトリソグラフィー工程の合わせ精度を気に
する必要がない。その結果、図３のＡの幅は図１のそれ
に比べ格段に狭くすることができ、例えば従来の２０〜
３０μｍに対し、約３μｍ以下にすることができた。さ
らに、伝導度変調型MOSFETでは、ｎ+ 層１５下のｐ層１
３の横方向抵抗も従来の１／５以下にでき、従来の５倍
以上の電流を流してもラッチアップしないことが判っ
た。 【００２６】図５は本発明の応用例である。図３と異な
る点は、ｐ層１３中にｐ+ 層１６を形成したことであ
る。このｐ+ 層１６のイオン注入の工程は、図４の
（ｃ）の前、または（ｄ）の後が望ましい。このように
本発明の半導体装置４では、自己整合でｐ+ 層１６を形
成することも可能である。 【００２７】このｐ+ 層１６を形成することによって、
ｎ+ 層１５下のｐ層の横方向抵抗を格段に（約１桁）下
げることができる結果、本発明を適用した伝導度変調型
MOSFETではラッチアップしなくなった。また、ユニポー
ラデバイスのMOSFETではオン状態からオフ状態に移行す
るときに生じるｎ+ 層１５・ｐ層１３・ｎ- 層１２のｎ
ｐｎトランジスタの所謂寄生トランジスタの動作を押さ
えることができるため、安全動作領域を大きくできるこ
とも判った。 【００２８】以上、ｎチャンネルのＭＯＳゲートをもつ
半導体装置について述べたが、ｐとｎを入れ替えたｐチ
ャンネルの半導体装置についても同様の効果があること
は言うまでもない。 【００２９】 【発明の効果】本発明によれば、ゲート領域の面積の占
める割合を増やすことができるので、半導体装置を大電
流化できる効果がある。
半導体装置に係わり、特にその大電流化が可能な構造に
関する。 【０００２】 【従来の技術】図２は従来のＭＯＳゲートをもつ半導体
装置を示す。この半導体装置２には、ｎ+ 型またはｐ+
型の半導体基盤１１の上に、例えば高抵抗のｎ- 層１２
が形成されている。さらにｎ- 層１２内にｐ層１３が、
ｐ層１３内にｎ+ 層１５が、そして表面に露出している
ｎ- 層１２を挟んでｐ層１３，ｎ+ 層１５の間にＭＯＳ
ゲートが形成されている。ＭＯＳゲートはゲート酸化膜
２１，ゲート電極３１及び絶縁膜２２の三層積層体から
なる。ｎ+ 層１５とｐ層１３はソース電極４２で短絡さ
れ、ソース電極４２とゲート電極３１は絶縁膜２２で電
気的に絶縁されている。一方、半導体基盤１１にはドレ
イン電極４１が低抵抗接触している。 【０００３】半導体基盤１１がｎ+ 型の場合は通常MOSF
ETと呼ばれているユニポーラデバイスである。ソース電
極４２を例えば０Ｖとし、ドレイン電極４１に正の電位
を加え、ゲート電極３１に正の電位を印加すると、ＭＯ
Ｓゲート下のｐ層１３にｎ層の反転層が形成され、電子
（−）がソース電極４２，ｎ+ 層１５，ｐ層の反転層，
ｎ- 層１２，ｎ+ 層１１を通ってドレイン電極４１へ流
れる結果、ドレイン電極４１からソース電極４２へ電流
が流れ、半導体装置２はオン状態になる。ここでゲート
電極３１の電位を取り除くとＭＯＳゲート下に形成され
た反転層が消滅し、電子（−）の通路が遮断される結
果、装置はオフ状態へ移行する。 【０００４】一方半導体基盤１１がｐ+ 型の半導体装置
１は伝導度変調型MOSFETなどと呼ばれているバイポーラ
デバイスである。各電極への電位の加え方はｎ+ 型の半
導体基盤１１の場合と同じで、ゲート電極３１に正の電
位を加えると、ｎ- 層１２ヘ電子（−）が流れ込む。次
にこの電子がｐ+ 層１１から多量のホール（＋）の注入
を促し、ｎ- 層１２に多量の過剰キャリアが存在するよ
うになる。この結果、高抵抗のｎ- 層１１は低抵抗の導
電性を示すようになる。これが伝導度変調型といわれる
所以である。電子がベース電流となり、ｐ+ 層１１・ｎ
- 層１２・ｐ層１３のｐｎｐトランジスタを動作させた
状態である。ｎ- 層１２に注入したホールはｎ+ 層１５
下のｐ層１３を通ってソース電極４２へ流れ込む。オフ
状態へ移行させるには、前記のMOSFETと同じくゲート電
極３１の電位を取り除けば良い。電子の流れが遮断さ
れ、ｐｎｐトランジスタのベース電流が供給されなくな
る結果、ホールの注入もなくなり、電流は流れなくな
る。 【０００５】上記の構造に関連するものとして、特開昭
60−202967号公報又は、ソリッド・ステート・エレクト
ロニクス第２８巻No.３第２８９〜２９７頁(１９８５
年）「テンペラチャ・ビヘイビア・オブ・インシュレー
テッド・ゲート・トランジスタ・キャラクタリステック
ス」（Solid State Electronics 28, No.3, pp 289〜29
7,1985,“Temperature Behavior of Insulated Gate Tr
ansistor Characteris−tics”）等がある。 【０００６】 【発明が解決しようとする課題】以上から半導体装置２
を大電流化するには、ｎ+ 基板，ｐ+ 基板を用いたいず
れの場合も電子電流を増やすことが不可欠なことが判
る。そのためには、単位面積あたりに占めるゲート領域
Ｂの割合を大きくし、Ａの領域を最小にすることが望ま
しい。しかし、従来の半導体装置２では、例えばホトリ
ソグラフィーの合わせ精度が３μｍの場合、ゲート電極
３１とソース電極４２を絶縁するための絶縁膜２２のＡ
１の寸法，ソース電極４２とｎ+ 層１５を確実に接触さ
せるのに必要なＡ２の寸法，ｎ+ 層１５を分離しｐ層１
３とソース電極４２を接触させるのに必要なＡ３の寸法
は、少なくとも３μｍである。通常はより確実にするた
めにさらに余裕をとる必要が有り、その結果、Ａの幅が
２０〜３０μｍにも達し、Ａの領域が全面の約５０％も
占め、ゲート領域Ｂの割合を大きくできず、半導体装置
２の大電流化を阻んでいた。 【０００７】また、ｐ+ 基板を用いた伝導度変調型MOSF
ETの場合、ｎ+ 層１５の幅（Ａ１＋Ａ２）が大きいと、
注入したホール（＋）がｎ+ 層１５の下のｐ層１３の横
方向抵抗Ｒによりｐ層１３に電圧降下を生じさせ、ｎ+
層１５，ｐ層１３を順バイアスする結果、ｎ+ 層１５・
ｐ層１３・ｎ- 層１２のｎｐｎトランジスタが動作し始
め、ｎ+ 層１５から電子が注入するようになる。その結
果、先のｐｎｐトランジスタと合わせ、ｐｎｐｎサイリ
スタとして動作し、ラッチアツプしてしまう。一旦ラツ
チアツプするとゲート電極３１の電位を取り除いても半
導体装置２をオフすることができなくなり、ゲートで半
導体装置２を制御できなくなるという問題があった。 【０００８】本発明の目的は、大電流を取り出すことが
できる半導体装置、さらに伝導度変調型MOSFETではラッ
チアップしにくい半導体装置を提供することにある。 【０００９】 【課題を解決するための手段】上記目的は、半導体基板
の主表面においてゲート電極で被われていない個所の幅
が、互いに隣接する第１の半導体領域の間に介在する半
導体基板の一部の表面上に位置するゲート電極の幅より
も狭くすることにより、達成される。 【００１０】 【作用】本発明では、従来に比べゲート領域の占める割
合を低減することができる結果、半導体装置を大電流化
でき、伝導度変調型MOSFETでは大電流を流してもラッチ
アップしなくなる。 【００１１】 【実施例】以下、本発明の一実施例を図１により説明す
る。 【００１２】本発明の半導体装置１には従来と同じく高
濃度半導体層（ユニポーラデバイスの場合ｎ+ ，バイポ
ーラデバイスとしてはｐ+ ）１１の上にｎ- 層１２，ｐ
層１３，ｎ+ 層１５が形成されている。 【００１３】各層の厚さ・濃度等は耐圧によって大きく
異なるが、耐圧が５００Ｖの場合、ｎ- 層１２の不純物
濃度は、１×１０14cm-3で厚さは５０μｍである。ｐ層
１３の表面濃度が１×１０17cm-3で厚さは５μｍであ
る。ｎ+ 層１５は表面濃度１×１０20cm-3で厚さ１μｍ
である。大略以上のように設定することが望ましい。 【００１４】さらに、ゲート酸化膜２１，ゲート電極３
１及び絶縁膜２２の積層体からなるＭＯＳゲートの側壁
に絶縁部材たる厚さ１μｍの絶縁部材２３が形成され、
ソース電極４２は絶縁膜２２及び絶縁部材２３でゲート
電極３１と絶縁され、ｎ+ 層１５とｐ層１３に低抵抗接
触している。絶縁部材２３は、ＭＯＳゲート２１を加工
後、その全面に絶縁膜（ＳｉＯ2 ）を堆積した後、異方
性のドライエッチングすることにより形成できる。 【００１５】以上から判るように、本発明の半導体装置
１は、ＭＯＳゲートの側壁に絶縁部材２３を残す加工と
同時に自己整合でソース電極４２のコンタクト穴を形成
することができる。すなわち、絶縁部材２３は垂直な壁
をもつＭＯＳゲートの側壁にのみ残るのでＭＯＳゲート
に沿うように（自己整合で）形成される。つまり、マス
ク合わせ精度は関係なくなる。その結果、図２で示した
Ａ１の幅を極めて小さくすることが可能で、例えば３μ
ｍの加工ルールではＡ１の幅は図２では最小３μｍ必要
であるが、本発明の図１では０.５μｍ 以下にすること
が可能である。本発明者等が検討した結果、Ａの幅を従
来の２０〜３０μｍから約１０μｍに小さくすることが
でき、電流密度を２０％以上増やすことができた。さら
に伝導度変調型MOSFETに適用した結果、ｎ+ 層１５の幅
を狭くすることができ、ｎ+ 層１５下のｐ層１３の横方
向抵抗を従来の１／２以下にでき、従来の２倍以上の電
流を流してもラッチアップしないことが判った。 【００１６】また、従来方法では、ゲート電極３１上の
絶縁膜２２が、側壁をカバーする絶縁膜と同時に形成し
たものであるため、サイドウォールを形成するためにド
ライエッチングを実施すると、ゲート電極上の絶縁膜が
なくなり、ゲート電極３１とソース電極４２がショート
してしまう。これを防止するために、新たにゲート電極
３１上に絶縁膜を形成する工程を必要としていた。本発
明ではこのような不都合もなくなる。 【００１７】図３は、本発明の変形例である。図１と異
なる点は側壁のＳｉＯ2 ２３の変わりに、ｎ型不純物を
含む絶縁物、例えばＰＳＧ（リンシリケートガラス）２
４を用い、ＰＳＧ２４よりｎ型不純物を拡散し、自己整
合でｎ+ 層１５を形成した点にある。但し、側壁のＰＳ
Ｇ２４でゲート電極３１とソース電極４２が絶縁されて
いる点は同じである。 【００１８】次にこのような半導体装置３の製造方法に
ついて図４により説明する。 【００１９】（ａ）ｎ- 層１２上にゲート酸化膜２１，
ゲート電極３１，絶縁膜２２を順次形成し、所望の部分
（Ａ領域となる部分）を残し他を取り除く。残った部分
がＭＯＳゲートとなり、それをマスクとして、ｎ- 層１
２の露出部分にｐ型不純物例えばＢ（ボロン）をイオン
注入する。 【００２０】（ｂ）イオン注入したＢを活性化，拡散
し、ｐ層１３を形成する。 【００２１】（ｃ）その後ｐ層１３の露出面及びＭＯＳ
ゲート上面全面にＰＳＧ２４を堆積する。 【００２２】（ｄ）このＰＳＧ２４をドライエッチング
することにより、ＭＯＳゲートの側壁にのみＰＳＧ２４
を残すことができる。 【００２３】（ｅ）その後、熱処理（１２００℃）する
ことにより、ＰＳＧ２４中のＰ（リン）をｐ層１３中に
拡散する。 【００２４】（ｆ）しかる後、ソース電極４２を堆積す
ることにより、ｎ+ 層１５とｐ層１３が短絡される。本
発明者等が検討した結果ＰＳＧ中のＰ（リン）の濃度
は、ｐ層１３の濃度を補償し、ｎ+ 層１５を形成するた
めには、０.１％ 以上にすることが望ましい。 【００２５】以上の製造方法から判るように、本変形例
ではさらにｎ+ 層１５も自己整合で形成できるので、従
来のようなホトリソグラフィー工程の合わせ精度を気に
する必要がない。その結果、図３のＡの幅は図１のそれ
に比べ格段に狭くすることができ、例えば従来の２０〜
３０μｍに対し、約３μｍ以下にすることができた。さ
らに、伝導度変調型MOSFETでは、ｎ+ 層１５下のｐ層１
３の横方向抵抗も従来の１／５以下にでき、従来の５倍
以上の電流を流してもラッチアップしないことが判っ
た。 【００２６】図５は本発明の応用例である。図３と異な
る点は、ｐ層１３中にｐ+ 層１６を形成したことであ
る。このｐ+ 層１６のイオン注入の工程は、図４の
（ｃ）の前、または（ｄ）の後が望ましい。このように
本発明の半導体装置４では、自己整合でｐ+ 層１６を形
成することも可能である。 【００２７】このｐ+ 層１６を形成することによって、
ｎ+ 層１５下のｐ層の横方向抵抗を格段に（約１桁）下
げることができる結果、本発明を適用した伝導度変調型
MOSFETではラッチアップしなくなった。また、ユニポー
ラデバイスのMOSFETではオン状態からオフ状態に移行す
るときに生じるｎ+ 層１５・ｐ層１３・ｎ- 層１２のｎ
ｐｎトランジスタの所謂寄生トランジスタの動作を押さ
えることができるため、安全動作領域を大きくできるこ
とも判った。 【００２８】以上、ｎチャンネルのＭＯＳゲートをもつ
半導体装置について述べたが、ｐとｎを入れ替えたｐチ
ャンネルの半導体装置についても同様の効果があること
は言うまでもない。 【００２９】 【発明の効果】本発明によれば、ゲート領域の面積の占
める割合を増やすことができるので、半導体装置を大電
流化できる効果がある。
【図面の簡単な説明】
【図１】本発明の一実施例の部分断面図。
【図２】従来例の半導体装置の部分断面図。
【図３】本発明の一変形例の半導体装置の部分断面図。
【図４】本発明の製造方法の一例を示す図面。
【図５】本発明の一応用例の半導体装置の部分断面図。
【符号の説明】
１…半導体装置、１２…ｎ- 層、１３…ｐ層、１４，１
５…ｎ+ 層、２３…絶縁部材、３１…ゲート電極、４１
…ドレイン電極、４２…ソース電極。
５…ｎ+ 層、２３…絶縁部材、３１…ゲート電極、４１
…ドレイン電極、４２…ソース電極。
─────────────────────────────────────────────────────
フロントページの続き
(72)発明者 中野 安紀
茨城県日立市久慈町4026番地 株式会社
日立製作所 日立研究所内
(56)参考文献 特開 昭62−63472（ＪＰ，Ａ)
特開 昭58−68979（ＪＰ，Ａ)
Claims (1)
- (57)【特許請求の範囲】 １．一対の平坦な主表面を持つ一方導電型の半導体基板
の一方主表面上に設けられ、ゲート酸化膜及びゲート電
極の積層体を有する複数のＭＯＳゲートと、 ＭＯＳゲートの側壁間に位置し、上記一方主表面におい
てゲート電極で被われていない個所に設けられ、ゲート
電極の下まで延びる他方導電型の複数の第１の半導体領
域と、 上記第１の半導体領域内に設けられ、一方主表面におい
てゲート電極の下まで延びる一方導電型の第２の半導体
領域と、他方の主表面から半導体基板内に延びる第３の半導体領
域と、 を有し、一方主表面において 第１及び第２の半導体領域と接触す
る第１の主電極と、他方の主表面において第３の半導体領域 に接触する第２
の主電極と、 を備え、互いに隣接する第１の半導体領域の間には、前記半導体
基板の一部が介在し、 前記ゲート電極で被われていない前記個所の幅が、前記
半導体基板の前記一部の表面上に位置するゲート電極の
幅よりも狭い ことを特徴とする半導体装置。 ２．請求項１において、上記第１の主電極と第１及び第
２の半導体領域との接触個所の位置が、上記ＭＯＳゲー
トの側壁の位置と位置合わせされていることを特徴とす
る半導体装置。 ３．請求項１または請求項２において、前記第３の半導
体領域の導電型が、前記一方導電型であることを特徴と
する半導体装置。 ４．請求項１または請求項２において、前記第３の半導
体領域の導電型が、前記他方導電型であることを特徴と
する半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6201715A JP2718371B2 (ja) | 1994-08-26 | 1994-08-26 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6201715A JP2718371B2 (ja) | 1994-08-26 | 1994-08-26 | 半導体装置 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62208123A Division JPH0766968B2 (ja) | 1987-08-24 | 1987-08-24 | 半導体装置及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07302802A JPH07302802A (ja) | 1995-11-14 |
| JP2718371B2 true JP2718371B2 (ja) | 1998-02-25 |
Family
ID=16445735
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6201715A Expired - Lifetime JP2718371B2 (ja) | 1994-08-26 | 1994-08-26 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2718371B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2016029707A (ja) * | 2014-07-24 | 2016-03-03 | 住友電気工業株式会社 | 炭化珪素半導体装置 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6263472A (ja) * | 1985-09-13 | 1987-03-20 | Sharp Corp | パワ−ｍｏｓ−ｆｅｔ |
-
1994
- 1994-08-26 JP JP6201715A patent/JP2718371B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH07302802A (ja) | 1995-11-14 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH0766968B2 (ja) | 半導体装置及びその製造方法 | |
| JP3462301B2 (ja) | 半導体装置及びその製造方法 | |
| KR930000606B1 (ko) | 전도도 변조형 mosfet의 제조방법 | |
| US4484211A (en) | Oxide walled emitter | |
| JPH02150037A (ja) | 半導体装置の製造方法 | |
| US5397905A (en) | Power semiconductor device having an insulated gate field effect transistor and a bipolar transistor | |
| US5179034A (en) | Method for fabricating insulated gate semiconductor device | |
| JPH02307274A (ja) | 半導体装置 | |
| JP2864629B2 (ja) | 伝導度変調型ｍｏｓｆｅｔ | |
| KR900007048B1 (ko) | 종형 mos 반도체장치 | |
| US5285094A (en) | Vertical insulated gate semiconductor device with less influence from the parasitic bipolar effect | |
| US4819055A (en) | Semiconductor device having a PN junction formed on an insulator film | |
| JP2718371B2 (ja) | 半導体装置 | |
| JPH04264776A (ja) | 半導体装置 | |
| JP2000068372A (ja) | 半導体デバイス及びその製造方法 | |
| JPH0766966B2 (ja) | 半導体装置 | |
| JP2616705B2 (ja) | 半導体装置及びその製造方法 | |
| JPH0411780A (ja) | 絶縁ゲート型バイポーラトランジスタ | |
| JPH05121425A (ja) | バイポーラ静電誘導トランジスタ | |
| JP2508218B2 (ja) | 相補型ｍｉｓ集積回路 | |
| JPH10242456A (ja) | 横型絶縁ゲートバイポーラトランジスタ | |
| JP2003332577A (ja) | 半導体装置及びその製造方法 | |
| KR100253353B1 (ko) | 모스 트랜지스터 제조방법 | |
| JPS61207051A (ja) | 半導体装置 | |
| JPS6146062A (ja) | ラテラルトランジスタ半導体装置の製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term | ||
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20071114 Year of fee payment: 10 |