JPS6146062A - ラテラルトランジスタ半導体装置の製造方法 - Google Patents
ラテラルトランジスタ半導体装置の製造方法Info
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- JPS6146062A JPS6146062A JP16635284A JP16635284A JPS6146062A JP S6146062 A JPS6146062 A JP S6146062A JP 16635284 A JP16635284 A JP 16635284A JP 16635284 A JP16635284 A JP 16635284A JP S6146062 A JPS6146062 A JP S6146062A
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/402—Field plates
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は高耐圧芸積回路に係り、特に高耐圧化・高周波
化に好適なラテラルｐｎｐトランジスタに関する。。
化に好適なラテラルｐｎｐトランジスタに関する。。
従来の、ラテラルｐ、ｎ ｐ トランジスタについては
、タトえば、ＩＢＭ Ｊ、ＲＥＳ、ＤＥＶＥＬＯＰ Ｖ
ＯＬ、２３．ＮＣ１６ＮＯＶＥＭＥＥＲ１９７９年にお
けるＳ 、 Ｊ 、 Ｇ１１ｌｅ＋ｐｉａによる“５ｔ
ａｂｉｌｉｔｙ ｏ、ｆ Ｌａｔｅｒａｌ ｐｎ
ｐ ＴｒａｎｓｉｓｔｏｒｓＤｕｒｉｎｇ Ａｃｃｅ
ｌｅｒａｔｅｄ Ａｇｉｎｇ”と題する文献において論
じられている。上記論文ではラテラルｐｎｐトランジス
タのベース表面を安定化駿、コレクタ・エミッタ間のパ
ンチスルー耐圧を劣化させないために、エミッタコンタ
ク、トに用いたＡＱでベース上を覆う構造が有効である
ことが述べられてぃる。しかし、前記ベース上のＡｌ１
は厚い酸化膜（例えば１μｍ程度）の上の置かれている
ため、コレクタ・エミッタ間のパンチスルー耐圧を抑え
る効果がｔＪｓさいという欠点があった。
、タトえば、ＩＢＭ Ｊ、ＲＥＳ、ＤＥＶＥＬＯＰ Ｖ
ＯＬ、２３．ＮＣ１６ＮＯＶＥＭＥＥＲ１９７９年にお
けるＳ 、 Ｊ 、 Ｇ１１ｌｅ＋ｐｉａによる“５ｔ
ａｂｉｌｉｔｙ ｏ、ｆ Ｌａｔｅｒａｌ ｐｎ
ｐ ＴｒａｎｓｉｓｔｏｒｓＤｕｒｉｎｇ Ａｃｃｅ
ｌｅｒａｔｅｄ Ａｇｉｎｇ”と題する文献において論
じられている。上記論文ではラテラルｐｎｐトランジス
タのベース表面を安定化駿、コレクタ・エミッタ間のパ
ンチスルー耐圧を劣化させないために、エミッタコンタ
ク、トに用いたＡＱでベース上を覆う構造が有効である
ことが述べられてぃる。しかし、前記ベース上のＡｌ１
は厚い酸化膜（例えば１μｍ程度）の上の置かれている
ため、コレクタ・エミッタ間のパンチスルー耐圧を抑え
る効果がｔＪｓさいという欠点があった。
本発明の目的は、高周波・高電流利得で、なおかつ高耐
圧なラテラルｐｎｐｈランジスタを提供することにある
。
圧なラテラルｐｎｐｈランジスタを提供することにある
。
上記目的を達するために本発明の半導体装置では、（１
）ラテラルｐｎｐトランジスタのベース上を覆う、エミ
ッタと同電位の導電層下の酸化膜厚をフィールド部より
薄くし、ベース表面の反転を防止し、ベースのバンチス
ル耐圧を向上する。（２）必要に応じベース側のコレク
タ部を低濃度にし、上記導電層とドレイン間の電界増加
によるコレクタ・ベース間のアバランシェ耐圧劣化も防
止するという特徴を有する。
）ラテラルｐｎｐトランジスタのベース上を覆う、エミ
ッタと同電位の導電層下の酸化膜厚をフィールド部より
薄くし、ベース表面の反転を防止し、ベースのバンチス
ル耐圧を向上する。（２）必要に応じベース側のコレク
タ部を低濃度にし、上記導電層とドレイン間の電界増加
によるコレクタ・ベース間のアバランシェ耐圧劣化も防
止するという特徴を有する。
以下１本発明を実施例を参照して詳細に説明する。第１
図は本発明による半導体装置の第１の実施例の構造断面
図である。１０ａはラテラルｐｎｐトランジスタのエミ
ツタ層となるＰ形波散層、１０ｂはエミッタをリング状
に囲んだコレクタとなるＰ形波散層、３はベースとなる
Ｎ形半導体で、１１はベースコンタクト用のｎ形波散層
である。
図は本発明による半導体装置の第１の実施例の構造断面
図である。１０ａはラテラルｐｎｐトランジスタのエミ
ツタ層となるＰ形波散層、１０ｂはエミッタをリング状
に囲んだコレクタとなるＰ形波散層、３はベースとなる
Ｎ形半導体で、１１はベースコンタクト用のｎ形波散層
である。
１２ａはベース上のパンチスルー耐圧を防止するための
電極であるが、酸化膜厚を薄くし、Ｎ形ベース表面層の
Ｐ形反転防止効果を増加させるためにＡ部のように、ベ
ース上の酸化膜を薄くした領域を設けである。
電極であるが、酸化膜厚を薄くし、Ｎ形ベース表面層の
Ｐ形反転防止効果を増加させるためにＡ部のように、ベ
ース上の酸化膜を薄くした領域を設けである。
第２１！！ｌは本発明による半導体装置の第２の実施例
の構造断面図である。１０ａがエミッタ、１０ｂがコレ
クタ、３がベースであることは第１図と同じである０本
実施例の特徴は、ベース上を覆う電極７をたとえば１０
００人程度以下の薄い酸化膜上に設けたことと、電極７
と高濃度コレクタ層ｔａｂの間を離し、低濃度コレクタ
層９を設けであることである。電極７は、従来フィール
ド酸化膜のように厚い酸化膜上に形成していたが、本発
明では。
の構造断面図である。１０ａがエミッタ、１０ｂがコレ
クタ、３がベースであることは第１図と同じである０本
実施例の特徴は、ベース上を覆う電極７をたとえば１０
００人程度以下の薄い酸化膜上に設けたことと、電極７
と高濃度コレクタ層ｔａｂの間を離し、低濃度コレクタ
層９を設けであることである。電極７は、従来フィール
ド酸化膜のように厚い酸化膜上に形成していたが、本発
明では。
薄い酸化膜上に形成するため、ベース表面がＰ形に反転
することを防止する効果が期待できる。このため、従来
に比べ、ベース表面のパンチスルー耐圧を向上できた。
することを防止する効果が期待できる。このため、従来
に比べ、ベース表面のパンチスルー耐圧を向上できた。
また、酸化膜を薄くすることにより、コレクタと電極７
の間の電界は増加するが、低濃度コレクタ層９により、
コレクタ・ベース間の７バランシエ酎圧劣化を防止でき
た。このため、高周波・高電流利得の高耐圧ラテラルｐ
ｎｐトランジスタを実現できる。特に、電極７どして多
結晶半導体層を用いた場合には、第８図に示す製造方法
により、電極７と低濃度コレクタＪＷ８を自己整合で形
成できるため、ベース表面を完全に覆い、かつ、コレク
タ層上へ導ｉｌ！層の張り出しを最小にできることから
、ベース表面の安定化、高耐圧化、微細化のためにＥｔ
ａな構造にできる。
の間の電界は増加するが、低濃度コレクタ層９により、
コレクタ・ベース間の７バランシエ酎圧劣化を防止でき
た。このため、高周波・高電流利得の高耐圧ラテラルｐ
ｎｐトランジスタを実現できる。特に、電極７どして多
結晶半導体層を用いた場合には、第８図に示す製造方法
により、電極７と低濃度コレクタＪＷ８を自己整合で形
成できるため、ベース表面を完全に覆い、かつ、コレク
タ層上へ導ｉｌ！層の張り出しを最小にできることから
、ベース表面の安定化、高耐圧化、微細化のためにＥｔ
ａな構造にできる。
第３図は本発明による半導体装置の第３の実施例の構造
断面図である０本実施例では、第２図で述べた、第２の
実施例を、公知の技術（たとえば特開昭５５−３０８４
４ ）を用いた高耐圧素子製造技術に適用させた場合を
示した。゛ここで、１はＰ形基板、２は高濃度ｎ形埋込
層、３はＮ形エピタキシャル層、４はＰ形アイソレーシ
ョン拡散層、５はベース抵抗低減のために用いるｎ形波
散層、７は多結晶半導体層で、１２ａは電極によりエミ
ッタと同電位に保っである。この実施例ではアイソレー
ション拡散層４を深くしなくても、厚いエピタキシャル
部につくった素子を分離できる。素子部のエピタキシャ
ル層を厚くすることにより、ベース・コレクタ間のリー
チスルー耐圧を増加できる。
断面図である０本実施例では、第２図で述べた、第２の
実施例を、公知の技術（たとえば特開昭５５−３０８４
４ ）を用いた高耐圧素子製造技術に適用させた場合を
示した。゛ここで、１はＰ形基板、２は高濃度ｎ形埋込
層、３はＮ形エピタキシャル層、４はＰ形アイソレーシ
ョン拡散層、５はベース抵抗低減のために用いるｎ形波
散層、７は多結晶半導体層で、１２ａは電極によりエミ
ッタと同電位に保っである。この実施例ではアイソレー
ション拡散層４を深くしなくても、厚いエピタキシャル
部につくった素子を分離できる。素子部のエピタキシャ
ル層を厚くすることにより、ベース・コレクタ間のリー
チスルー耐圧を増加できる。
第４図は１本発明による半導体装置の第４の実施例の構
造断面図を示す、前記第３図の例との相異は、エミッタ
とり出し用電極として用いる１２ａにある０本実施例で
は、１２ａが、低濃度コレクタ層８上まできており、コ
レクタ９の端部における電界集中を緩和させ耐圧を向上
させる効果がある。
造断面図を示す、前記第３図の例との相異は、エミッタ
とり出し用電極として用いる１２ａにある０本実施例で
は、１２ａが、低濃度コレクタ層８上まできており、コ
レクタ９の端部における電界集中を緩和させ耐圧を向上
させる効果がある。
第５図は、本発明による半導体装置の第５の実施例の構
造断面図を示した。第４図の実施例との相異は、Ｎ形拡
散ＭＩ８を追加した点に返る。このＮ膨拡散層８は、第
８図に示すように、多結晶半導体層７をマスクにして形
成できるがこれにより。
造断面図を示した。第４図の実施例との相異は、Ｎ形拡
散ＭＩ８を追加した点に返る。このＮ膨拡散層８は、第
８図に示すように、多結晶半導体層７をマスクにして形
成できるがこれにより。
パンチスルー耐圧をさらに向上させることが可能である
。
。
第６図は、本発明による半導体装置の第６の実施例の構
造断面図を示した。本実施例では、ＭＯＳＦＥＴの製造
方法として公知のＬＯＣＯＳプロセスで形成できるフィ
ールド酸化膜直下のチャネルストッパ１７をコレクタの
低濃度拡散Ｍ９のかわりに用いている６本実施例では、
高耐圧化用低濃度拡散Ｍ９を用いずに、本発明の目的を
達成できる。
造断面図を示した。本実施例では、ＭＯＳＦＥＴの製造
方法として公知のＬＯＣＯＳプロセスで形成できるフィ
ールド酸化膜直下のチャネルストッパ１７をコレクタの
低濃度拡散Ｍ９のかわりに用いている６本実施例では、
高耐圧化用低濃度拡散Ｍ９を用いずに、本発明の目的を
達成できる。
また、本実施例はＬＯＣＯ５構造の小信号ＭＯ５ＦＩＥ
Ｔとの共存が容易である。
Ｔとの共存が容易である。
第７図は、本発明による半導体装置の第７の実施例の構
造断面図を示した。第６図に示した実施例との相異は、
エミッタとり出し用電極として用いる電極１２ａにある
。本実施例では電極１２ａが、低濃度コレクタ層１７上
まできているため、電界集中を緩和させ耐圧を向上させ
る効果が高い。
造断面図を示した。第６図に示した実施例との相異は、
エミッタとり出し用電極として用いる電極１２ａにある
。本実施例では電極１２ａが、低濃度コレクタ層１７上
まできているため、電界集中を緩和させ耐圧を向上させ
る効果が高い。
第８図（ａ）から第８図（Ｃ）に、本発明の半導体装置
の製造方法の一例を、前記第５の実施例に示した装置に
ついて示した。
の製造方法の一例を、前記第５の実施例に示した装置に
ついて示した。
まず、第８図（ａ）に示す如く公知の技術（たとえば、
特開昭５５−３０８４４に示した方法）により、凹みの
あるｐ基板に高濃度ｎ形埋込層２を形成し、ｎ形エピタ
キシャル！ｆ！Ｉ３を形成し、表面を平坦化する６次に
、Ｐ形アイソレーション拡散Ｍ！Ｉ４とｎ形波散Ｍ５と
厚い酸化膜６を形成する。次に、ラテラルｐｎｐｌ”ラ
ンジスタのエミッタ・コレクタ、及び、実効的に働くベ
ース領域となる部分の酸化膜６を選択的に除去し、１０
００人程度０簿い酸化膜の領域を作る。なお、この酸化
膜は、同一チップ上のＭＯＳＦＥＴのゲート酸化膜と同
時に形成したものを使用できる。
特開昭５５−３０８４４に示した方法）により、凹みの
あるｐ基板に高濃度ｎ形埋込層２を形成し、ｎ形エピタ
キシャル！ｆ！Ｉ３を形成し、表面を平坦化する６次に
、Ｐ形アイソレーション拡散Ｍ！Ｉ４とｎ形波散Ｍ５と
厚い酸化膜６を形成する。次に、ラテラルｐｎｐｌ”ラ
ンジスタのエミッタ・コレクタ、及び、実効的に働くベ
ース領域となる部分の酸化膜６を選択的に除去し、１０
００人程度０簿い酸化膜の領域を作る。なお、この酸化
膜は、同一チップ上のＭＯＳＦＥＴのゲート酸化膜と同
時に形成したものを使用できる。
次に、第８図（ｂ）に示す如く、多結晶半導体層７をデ
ポジションし、実効的に働くベース領域上以外の多結晶
半導体層を除去し、この多結晶半導体層７とホトレジス
トパターン１５をマスクにして、リンをイオン打込みし
、レジスト除去後の拡散によりｎ膨拡散層８を形成でき
る。
ポジションし、実効的に働くベース領域上以外の多結晶
半導体層を除去し、この多結晶半導体層７とホトレジス
トパターン１５をマスクにして、リンをイオン打込みし
、レジスト除去後の拡散によりｎ膨拡散層８を形成でき
る。
次に、レジスト１５除去後、酸化膜６の厚い領域と、ポ
リシリコン７をマスクに、イオン打込法により、第８図
（Ｃ）に示す如く低濃度ｐ膨拡散層９を形成できる１次
に、ラテラルｐｎｐトランジスタのエミッタとコレクタ
及び、Ｐ膨拡散層にコンタクトをとる部分に高濃度Ｐ膨
拡散層１０ａ。
リシリコン７をマスクに、イオン打込法により、第８図
（Ｃ）に示す如く低濃度ｐ膨拡散層９を形成できる１次
に、ラテラルｐｎｐトランジスタのエミッタとコレクタ
及び、Ｐ膨拡散層にコンタクトをとる部分に高濃度Ｐ膨
拡散層１０ａ。
１０ｂ、１０ｃを形成する。
次に、高濃度ｎ膨拡散層１１を形成し、通常の２層配線
工程を行なうことにより、第５図に示した構造が得られ
る。
工程を行なうことにより、第５図に示した構造が得られ
る。
第６図、第７図に示した本発明の製造方法も本質的には
第８図に示した製造方法と同じである。
第８図に示した製造方法と同じである。
第６図、第７図のＰ膨拡散層１７の製造方法は、第９図
に示す如く、ホトレジストパターン１５′と、フィール
ド部形成を選択酸化するためにパターン形成された耐酸
化層、１６をマスクにして、ボロンのイオン打込み法に
より形成できる。
に示す如く、ホトレジストパターン１５′と、フィール
ド部形成を選択酸化するためにパターン形成された耐酸
化層、１６をマスクにして、ボロンのイオン打込み法に
より形成できる。
本発明によれば、ラテラルｐｎｐ）’ランジスタのベー
ス表面の反転防止効果を増加させることによりバンチス
ルー耐圧増加を行ない、ベース側コレクタ部におけるア
バランシェ降伏も防止できるため、従来より、狭いベー
スでも、ラテラルｐｎｐトランジスタの耐圧を確保でき
る。このためラテラルｐｎｐトランジスタの高周波化、
高電流利得化、高耐圧化に効果がある。
ス表面の反転防止効果を増加させることによりバンチス
ルー耐圧増加を行ない、ベース側コレクタ部におけるア
バランシェ降伏も防止できるため、従来より、狭いベー
スでも、ラテラルｐｎｐトランジスタの耐圧を確保でき
る。このためラテラルｐｎｐトランジスタの高周波化、
高電流利得化、高耐圧化に効果がある。
第１〜７図は本発明の実施例を示すラテラルｐｎｐトラ
ンジスタの構造断面図、第８〜９図は本発明の半導体装
置の製造工程を説明する断面図である。 １・・・ｐ基板、２・・・高濃度ｎ形埋込層、３・・・
ｎ形エピタキシャル層、４・・・Ｐ形アイソレーション
拡散層、５・・・ｎ′″埋込層、６・・・酸化膜、７・
・・多結晶半導体層等の導電層（電極）、８・・・ｎ膨
拡散層、９・・・低濃度Ｐ膨拡散層、１０ ａ ｙ １
０ ｂ ｐ １０ ｃ・・・高濃度Ｐ膨拡散層、１１・
・・高濃度ｎ膨拡散層、１２ ａ 、 １２ ｂ 、
１２ ｃ−第１電極、１３−・・層間絶縁膜、１４・・
・第２電極、１５．１５’・・・ホトレジスト、１６・
・・シリコン窒化膜、１７・・・ｐ形波散層。 第 １ 口 コＬクタ エミッタ
Ａ″−ス第２２ ′コしクク エＳ７グ へ゛−ス
ンジスタの構造断面図、第８〜９図は本発明の半導体装
置の製造工程を説明する断面図である。 １・・・ｐ基板、２・・・高濃度ｎ形埋込層、３・・・
ｎ形エピタキシャル層、４・・・Ｐ形アイソレーション
拡散層、５・・・ｎ′″埋込層、６・・・酸化膜、７・
・・多結晶半導体層等の導電層（電極）、８・・・ｎ膨
拡散層、９・・・低濃度Ｐ膨拡散層、１０ ａ ｙ １
０ ｂ ｐ １０ ｃ・・・高濃度Ｐ膨拡散層、１１・
・・高濃度ｎ膨拡散層、１２ ａ 、 １２ ｂ 、
１２ ｃ−第１電極、１３−・・層間絶縁膜、１４・・
・第２電極、１５．１５’・・・ホトレジスト、１６・
・・シリコン窒化膜、１７・・・ｐ形波散層。 第 １ 口 コＬクタ エミッタ
Ａ″−ス第２２ ′コしクク エＳ７グ へ゛−ス
Claims (1)
- 【特許請求の範囲】 １、一導電形の半導体基体の主表面領域に、互いに離れ
て設けられた上記半導体基体と反対導電形のエミッタ領
域とコレクタ領域を有し、その間の領域をベースとした
ラテラルトランジスタにおいて、実効的に働くベース表
面上にエミッタと同電位に保たれた電極を有し、この実
効的に働くベース上の酸化膜が、フィールド部の厚い酸
化膜より薄い部分を有することを特徴とする半導体装置
。 ２、前記コレクタ領域で、ベースと接する領域の少なく
とも一部を、コレクタコンタクトを行なう領域の不純物
濃度より低濃度にしたことを特徴とする特許請求の範囲
第１項記載の半導体装置。 ３、前記実効的に働くベース表面上電極として多結晶半
導体層を用いたことを特徴とする特許請求の範囲第１項
、第２項記載の半導体装置。 ４、エミッタ領域の周囲にベース領域と同一導電形で、
上記半導体基体より高濃度な拡散層を有することを特徴
とする特許請求の範囲第１項、第２項、第３項記載の半
導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59166352A JPH0618200B2 (ja) | 1984-08-10 | 1984-08-10 | ラテラルトランジスタ半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59166352A JPH0618200B2 (ja) | 1984-08-10 | 1984-08-10 | ラテラルトランジスタ半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6146062A true JPS6146062A (ja) | 1986-03-06 |
| JPH0618200B2 JPH0618200B2 (ja) | 1994-03-09 |
Family
ID=15829784
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59166352A Expired - Lifetime JPH0618200B2 (ja) | 1984-08-10 | 1984-08-10 | ラテラルトランジスタ半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0618200B2 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02142137A (ja) * | 1988-11-22 | 1990-05-31 | Sony Corp | ラテラルトランジスタ及びその製造方法 |
| JPH02142136A (ja) * | 1988-11-22 | 1990-05-31 | Sony Corp | ラテラルトランジスタ及びその製造方法 |
| FR2762139A1 (fr) * | 1997-04-15 | 1998-10-16 | Sgs Thomson Microelectronics | Transistor pnp lateral dans une technologie bicmos |
| US7347347B2 (en) | 1999-05-28 | 2008-03-25 | Fujitsu Limited | Head assembly, disk unit, and bonding method and apparatus |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57104254A (en) * | 1980-12-22 | 1982-06-29 | Hitachi Ltd | Lateral-transistor |
-
1984
- 1984-08-10 JP JP59166352A patent/JPH0618200B2/ja not_active Expired - Lifetime
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57104254A (en) * | 1980-12-22 | 1982-06-29 | Hitachi Ltd | Lateral-transistor |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02142137A (ja) * | 1988-11-22 | 1990-05-31 | Sony Corp | ラテラルトランジスタ及びその製造方法 |
| JPH02142136A (ja) * | 1988-11-22 | 1990-05-31 | Sony Corp | ラテラルトランジスタ及びその製造方法 |
| FR2762139A1 (fr) * | 1997-04-15 | 1998-10-16 | Sgs Thomson Microelectronics | Transistor pnp lateral dans une technologie bicmos |
| EP0872893A1 (fr) * | 1997-04-15 | 1998-10-21 | STMicroelectronics S.A. | Transistor PNP latéral dans une technologie BICMOS |
| US7347347B2 (en) | 1999-05-28 | 2008-03-25 | Fujitsu Limited | Head assembly, disk unit, and bonding method and apparatus |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0618200B2 (ja) | 1994-03-09 |
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