KR100261173B1 - 반도체 소자의 제조 방법 - Google Patents
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Abstract
본 발명은 LDNMOS(Lateral double diffusion NMOS)의 게이트와 접하는 필드 산화막의 가장자리를 마스킹(Masking)한 상태에서 LDNMOS영역의 LDPMOS(Lateral double diffusion PMOS) 게이트 산화막을 식각하여 필드 산화막의 티닝(Thinning) 현상을 방지하므로 소자의 전기적 특성 및 신뢰성을 향상시키기 위한 반도체 소자의 제조 방법에 관한 것이다.
본 발명의 반도체 소자의 제조 방법은 고전압MOS영역과 저전압MOS영역이 정의된 제 1 도전형 기판을 준비하는 단계, 상기 기판상에 제 2 도전형 웰과 고농도 제 1, 제 2 도전형 웰 및 제 1, 제 2 도전형 표류층 그리고 다수개의 격리막을 포함한 제 1 도전형 에피택셜층을 형성하는 단계, 상기 격리막들을 포함한 전면에 상기 고전압MOS의 게이트 절연막을 성장시키는 단계와, 상기 저전압MOS의 게이트와 접하는 격리막의 가장자리가 식각되지 않도록 상기 저전압MOS영역의 게이트 절연막을 선택 식각하는 단계를 포함하여 이루어짐을 특징으로 한다.
Description
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 특히 소자의 전기적 특성 및 신뢰성을 향상시키는 반도체 소자의 제조 방법에 관한 것이다.
일반적으로 LDMOS(Lateral double diffusion MOS)는 PDP(Plasma DisPlay Pannal)구동 IC(Integrated Circuit) 및 스마트 파워(Smart Power) IC의 고내압 및 고내전력 소자로 이용된다.
상기 LDMOS에서 고전압MOS인 LDPMOS의 게이트에는 약100V의 고전압이 인가되고 저전압MOS인 LDNMOS의 게이트에는 약5V의 저전압이 인가되므로, 상기 LDPMOS는 약2000Å두께의 게이트 산화막이 필요하고 상기 LDNMOS는 약200Å두께의 게이트 산화막이 필요하다.
도 1은 일반적인 LDMOS를 나타낸 구조 단면도이고, 도 1a 내지 도 1d는 종래 기술에 따른 LDMOS의 제조 방법을 나타낸 공정 단면도이다.
일반적인 LDMOS는 도 1에서와 같이, LDPMOS영역과 LDNMOS영역이 정의되며 p형인 반도체 기판(1)상에 n형 웰(3), p형 표류층(4), n형 표류층(5), 고농도 n형 웰(6)과, 고농도 p형 웰(7) 그리고 다수개의 필드 산화막(8)을 포함하여 형성된 p형 에피택셜(Epitaxial)층(2), 상기 p형 표류층(4)과 고농도 n형 웰(6)에 형성된 LDPMOS와, 상기 n형 표류층(5)과 고농도 p형 웰(7)에 형성된 LDNMOS로 구성된다.
여기서, 상기 n형 웰(3)은 상기 p형 에피택셜층(2) 표면내의 일정영역에 형성되고, 상기 p형 표류층(4)은 상기 n형 웰(3) 표면내의 일정영역에 형성되며, 상기 n형 표류층(5)은 상기 n형 웰(3) 일측의 에피택셜층(2) 표면내의 일정영역에 형성된다.
그리고, 상기 고농도 n형 웰(6)은 상기 p형 표류층(4) 일측의 n형 웰(3) 표면내에 형성되고, 상기 고농도 p형 웰(7)은 상기 n형 표류층(5) 일측의 에피택셜층(2) 표면내에 형성된다.
상기 p형 표류층(4)과 n형 표류층(5)은 드레인에 걸리는 전압에 의해 발생한 전계의 크기를 균일하게 분포시키므로써 항복전압을 극대화하는 역할을 한다.
또한, 상기 LDPMOS는 상기 고농도 n형 웰(6) 표면내에 형성되며 제 1 고농도 n층(B)과 제 1 고농도 p층(C)으로 구성된 제 1 소오스영역(A), 상기 p형 표류층(4) 표면내의 필드 산화막(8) 사이에 형성되며 제 2 고농도 p층인 제 1 드레인영역(D), 상기 제 1 소오스영역(A)과 제 1 드레인영역(D) 사이에 위치한 필드 산화막(8)의 일정부위상과 그 필드 산화막(8)과 상기 제 1 소오스영역(A) 사이의 n형 웰(3)상에 게이트 절연막을 개재하며 형성된 제 1 게이트(E)로 구성된다.
상기 LDNMOS는 상기 고농도 p형 웰(7) 표면내에 형성되며 제 2 고농도 n층(G)과 제 3 고농도 p층(H)으로 구성된 제 2 소오스영역(F), 상기 n형 표류층(5) 표면내의 필드 산화막(8) 사이에 형성되며 제 3 고농도 n층인 제 2 드레인영역(I), 상기 제 2 소오스영역(F)과 제 2 드레인영역(I) 사이에 위치한 필드 산화막(8)의 일정부위상과 그 필드 산화막(8)과 상기 제 2 소오스영역(F) 사이의 에피택셜층(2)상에 게이트 절연막을 개재하며 형성된 제 2 게이트(J)로 구성된다.
상기 필드 산화막(8) 영역으로 확장된 게이트는 드레인의 고전압에 의해 표류층의 게이트 가장자리에 걸리는 강한 전계를 완화시켜 주는 역할을 한다.
그리고, 종래 기술에 따른 LDMOS의 제조 방법은 도 2a에서와 같이, LDPMOS영역과 LDNMOS영역이 정의되며 p형인 반도체 기판(11)상에 n형 웰(13), p형 표류층(14), n형 표류층(15), 고농도 n형 웰(16)과, 고농도 p형 웰(17) 그리고 7700 ~ 7900Å의 두께인 다수개의 필드 산화막(18)이 형성된 p형 에피택셜(Epitaxial)층(12)을 형성한다.
여기서, 상기 필드 산화막(18)들을 일반적인 로코스(LOCOS) 공정으로 형성하며, 일반적인 감광막의 선택 사진 식각공정들과 이온 주입공정들 그리고 드라이브-인(Drive-in) 확산 공정들에 의해 상기 n형 웰(13)은 상기 p형 에피택셜층(12) 표면내의 일정영역에 형성된다.
그리고, 상기 p형 표류층(14)은 상기 n형 웰(13) 표면내의 일정영역에 형성되고, 상기 n형 표류층(15)은 상기 n형 웰(13) 일측의 에피택셜층(12) 표면내의 일정영역에 형성되며 그리고 상기 고농도 n형 웰(16)은 상기 p형 표류층(14) 일측의 n형 웰(13) 표면내에 형성되고, 상기 고농도 p형 웰(17)은 상기 n형 표류층(15) 일측의 에피택셜층(12) 표면내에 형성된다.
또한, 상기 p형 표류층(14)과 고농도 n형 웰(16)의 LDPMOS 채널영역에 채널이온이 주입된 상태이다.
도 2b에서와 같이, 전면의 열산화 공정으로 상기 노출된 에피택셜층(12)상에 1900 ~ 2100Å두께의 산화막(19)을 성장시킨다.
도 2c에서와 같이, 상기 산화막(19)을 포함한 전면에 감광막(20)을 도포하고, 상기 감광막(20)을 상기 n형 웰(13) 상측에만 남도록 선택적으로 노광 및 현상한다.
그리고, 상기 선택적으로 노광 및 현상된 감광막(20)을 마스크로 상기 산화막(19)을 선택적으로 식각하여 상기 LDPMOS의 게이트 산화막을 형성한다.
여기서, 상기 1900 ~ 2100Å두께의 산화막(19)을 식각하기 위하여 3000Å정도 두께의 산화막이 식각될 수 있는 식각량을 사용하므로 즉 오버에치(Overetch)하므로 상기 산화막(19)의 식각에 의해 상기 LDNMOS영역의 필드 산화막(18)도 영향을 받아 약간 식각된다. 특히 상기 필드 산화막(18)의 가장자리부위가 많이 식각된다.
도 2d에서와 같이, 상기 감광막(20)을 제거한다.
상기와 같은 공정들을 포함하여 후공정들에 의해 LDPMOS와 LDNMOS를 형성한다.
그러나 종래의 반도체 소자의 제조 방법은 다음과 같이 소자의 전기적 특성 및 신뢰성을 저하시키는 문제점이 있었다.
첫째, LDPMOS 게이트 산화막을 형성하기 위한 산화막의 선택 오버에치시 LDNMOS영역의 필드 산화막도 영향을 받아 식각되므로 특히 필드 산화막의 가장자리부위가 많이 식각되므로 필드 산화막의 티닝(Thinning)현상이 발생되어 드레인의 고전압에 의해 소자의 항복전압이 감소된다.
둘째, 소자의 항복전압 감소를 방지하기 위하여 필드 산화막의 두께를 크게하거나 LDNMOS의 게이트 산화막 두께를 증가시킬 경우에는 파일-업(File-up)현상이 발생되어 n형 표류층의 농도가 변화되고 또한 게이트 산화막의 두께 증가로 소자의 동작 속도가 저하된다.
본 발명은 상기의 문제점을 해결하기 위해 안출한 것으로 LDNMOS의 게이트와 접하는 필드 산화막의 가장자리를 마스킹(Masking)한 상태에서 LDNMOS영역의 LDPMOS 게이트 산화막을 식각하여 필드 산화막의 티닝 현상을 방지하므로 소자의 전기적 특성 및 신뢰성을 향상시키는 반도체 소자의 제조 방법을 제공하는데 그 목적이 있다.
도 1은 일반적인 LDMOS를 나타낸 구조 단면도
도 2a 내지 도 2d는 종래 기술에 따른 LDMOS의 제조 방법을 나타낸 공정 단면도
도 3a 내지 도 3d는 본 발명의 실시예에 따른 LDMOS의 제조 방법을 나타낸 공정 단면도
도면의 주요부분에 대한 부호의 설명
31: 반도체 기판 32: p형 에피택셜층
33: n형 웰 34: p형 표류층
35: n형 표류층 36: 고농도 n형 웰
37: 고농도 p형 웰 38: 필드 산화막
39: 산화막 40: 감광막
본 발명의 반도체 소자의 제조 방법은 고전압MOS영역과 저전압MOS영역이 정의된 제 1 도전형 기판을 준비하는 단계, 상기 기판상에 제 2 도전형 웰과 고농도 제 1, 제 2 도전형 웰 및 제 1, 제 2 도전형 표류층 그리고 다수개의 격리막을 포함한 제 1 도전형 에피택셜층을 형성하는 단계, 상기 격리막들을 포함한 전면에 상기 고전압MOS의 게이트 절연막을 성장시키는 단계와, 상기 저전압MOS의 게이트와 접하는 격리막의 가장자리가 식각되지 않도록 상기 저전압MOS영역의 게이트 절연막을 선택 식각하는 단계를 포함하여 이루어짐을 특징으로 한다.
상기와 같은 본 발명에 따른 반도체 소자의 제조 방법의 바람직한 실시예를 첨부된 도면을 참조하여 상세히 설명하면 다음과 같다.
도 3a 내지 도 3d는 본 발명의 실시예에 따른 LDMOS의 제조 방법을 나타낸 공정 단면도이다.
본 발명의 실시예에 따른 LDMOS의 제조 방법은 도 3a에서와 같이, LDPMOS영역과 LDNMOS영역이 정의되며 p형인 반도체 기판(31)상에 n형 웰(33), p형 표류층(34), n형 표류층(35), 고농도 n형 웰(36)과, 고농도 p형 웰(37) 그리고 격리영역에 다수개의 필드 산화막(38)이 형성된 p형 에피택셜층(32)을 형성한다.
여기서, 상기 필드 산화막(38)들을 일반적인 로코스 공정으로 형성하며, 일반적인 감광막의 선택 사진 식각공정들과 이온 주입공정들 그리고 드라이브-인 확산 공정들에 의해 상기 n형 웰(33)은 상기 p형 에피택셜층(32) 표면내의 일정영역에 형성된다.
그리고, 상기 p형 표류층(34)은 상기 n형 웰(33) 표면내의 일정영역에 형성되고, 상기 n형 표류층(35)은 상기 n형 웰(33) 일측의 에피택셜층(32) 표면내의 일정영역에 형성되며 그리고 상기 고농도 n형 웰(36)은 상기 p형 표류층(34) 일측의 n형 웰(33) 표면내에 형성되고, 상기 고농도 p형 웰(37)은 상기 n형 표류층(35) 일측의 에피택셜층(32) 표면내에 형성된다.
또한, 상기 p형 표류층(34)과 고농도 n형 웰(36)의 LDPMOS 채널영역에 채널이온이 주입된 상태이다.
도 3b에서와 같이, 전면의 열산화 공정으로 상기 노출된 에피택셜층(32)상에 1900 ~ 2100Å두께의 산화막(39)을 성장시킨다.
도 3c에서와 같이, 상기 산화막(39)을 포함한 전면에 감광막(40)을 도포하고, 상기 감광막(40)을 상기 n형 웰(33) 상측과 상기 LDNMOS의 게이트와 접하는 필드 산화막(38)의 가장자리 부위에만 남도록 선택적으로 노광 및 현상한다.
그리고, 상기 선택적으로 노광 및 현상된 감광막(40)을 마스크로 상기 산화막(39)을 선택적으로 식각한다.
여기서, 상기 LDNMOS의 게이트와 접하는 필드 산화막(38)의 가장자리 부위가 마스킹한 상태에서 상기 1900 ~ 2100Å두께의 산화막(39)을 오버에치하므로, 상기 산화막(19)의 식각에도 상기 LDNMOS의 게이트와 접하는 필드 산화막(38)의 가장자리는 식각되지 않는다.
도 3d에서와 같이, 상기 감광막(40)을 제거한다.
상기와 같은 공정들을 포함하여 후공정들에 의해 LDPMOS와 LDNMOS를 형성한다.
본 발명의 반도체 소자의 제조 방법은 LDNMOS의 게이트와 접하는 필드 산화막의 가장자리를 마스킹한 상태에서 LDNMOS영역의 LDPMOS 게이트 산화막을 오버에치하므로, LDPMOS 게이트 산화막의 오버에치시 LDNMOS의 게이트와 접하는 필드 산화막의 가장자리에서 발생되는 티닝 현상을 방지하여 소자의 항복전압 감소를 억제하므로 소자의 전기적 특성 및 신뢰성을 소자의 전기적 특성 및 신뢰성을 향상시키는 효과가 있다.
Claims (4)
- 고전압MOS영역과 저전압MOS영역이 정의된 제 1 도전형 기판을 준비하는 단계;상기 기판상에 제 2 도전형 웰과 고농도 제 1, 제 2 도전형 웰 및 제 1, 제 2 도전형 표류층 그리고 다수개의 격리막을 포함한 제 1 도전형 에피택셜층을 형성하는 단계;상기 격리막들을 포함한 전면에 상기 고전압MOS의 게이트 절연막을 성장시키는 단계;상기 저전압MOS의 게이트와 접하는 격리막의 가장자리가 식각되지 않도록 상기 저전압MOS영역의 게이트 절연막을 선택 식각하는 단계를 포함하여 이루어짐을 특징으로 하는 반도체 소자의 제조 방법.
- 제 1 항에 있어서,상기 제 2 도전형 웰을 상기 에피택셜층 표면내의 일정영역에 형성하고, 상기 제 1 도전형 표류층을 상기 제 2 도전형 웰 표면내의 일정영역에 형성하고, 상기 제 2 도전형 표류층을 상기 제 2 도전형 웰 일측의 에피택셜층 표면내의 일정영역에 형성하고, 상기 고농도 제 2 도전형 웰을 상기 제 1 도전형 표류층 일측의 제 2 도전형 웰 표면내에 형성하며, 상기 고농도 제 1 도전형 웰을 상기 제 2 도전형 표류층 일측의 에피택셜층 표면내에 형성함을 특징으로 하는 반도체 소자의 제조 방법.
- 제 1 항에 있어서,상기 저전압MOS의 게이트와 접하는 격리막의 가장자리를 마스킹한 상태에서 상기 게이트 절연막을 식각함을 특징으로 하는 반도체 소자의 제조 방법.
- 제 1 항에 있어서,상기 게이트 절연막을 1900 ~ 2100Å의 두께로 성장시킴을 특징으로 하는 반도체 소자의 제조 방법.
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