JP3244412B2 - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JP3244412B2 JP3244412B2 JP28406295A JP28406295A JP3244412B2 JP 3244412 B2 JP3244412 B2 JP 3244412B2 JP 28406295 A JP28406295 A JP 28406295A JP 28406295 A JP28406295 A JP 28406295A JP 3244412 B2 JP3244412 B2 JP 3244412B2
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Description
【0001】
【発明の属する技術分野】本発明は、バイポーラ素子と
MOS素子とを共存した半導体集積回路の、特にMOS
素子のラッチアップ防止に関する。
MOS素子とを共存した半導体集積回路の、特にMOS
素子のラッチアップ防止に関する。
【0002】
【従来の技術】図7に従来のBi−CMOS集積回路の
一例を示す。同図の装置は、各島領域1にPチャンネル
型MOS(以下P−MOSと称する)2、Nチャンネル
型MOS(以下N−MOSと称する)3、NPNトラン
ジスタ4、を集積化したものである。5はP型の半導体
基板、6はN+型の埋め込み層、7はP+型の埋め込み
層、8はP+型の分離領域、9はLOCOS酸化膜、1
0はNPNトランジスタ4のP型のベース領域、11は
NPNトランジスタ4のN+型のエミッタ領域、12は
NPNトランジスタ4のN+型のコレクタコンタクト領
域、13はP−MOS2のN+型のソース・ドレイン領
域、14はNーMOSのP型のウェル領域、15はP−
MOSのP+型のソース・ドレイン領域、16はゲート
電極である(例えば、特開昭57ー118663号)。
一例を示す。同図の装置は、各島領域1にPチャンネル
型MOS(以下P−MOSと称する)2、Nチャンネル
型MOS(以下N−MOSと称する)3、NPNトラン
ジスタ4、を集積化したものである。5はP型の半導体
基板、6はN+型の埋め込み層、7はP+型の埋め込み
層、8はP+型の分離領域、9はLOCOS酸化膜、1
0はNPNトランジスタ4のP型のベース領域、11は
NPNトランジスタ4のN+型のエミッタ領域、12は
NPNトランジスタ4のN+型のコレクタコンタクト領
域、13はP−MOS2のN+型のソース・ドレイン領
域、14はNーMOSのP型のウェル領域、15はP−
MOSのP+型のソース・ドレイン領域、16はゲート
電極である(例えば、特開昭57ー118663号)。
【0003】P−MOS2とN−MOS3とは同じ島領
域1内に各々多数個作り込まれ、P−MOS2は島領域
1のN型層をバックゲートとし、N−MOS3はPウェ
ル領域14をバックゲートとして各々動作する。バック
ゲートには各々VCC電位とGND電位が印可される。
例えばN−MOS3では、複数のNーMOS3が形成さ
れたウェル領域14の一部にP+コンタクト領域を配置
し、アルミ電極によってGND電位を印可するものであ
る。また島領域1のN型層にはN+コンタクト領域を介
して前記バックゲート用のVCC電位が印可されてい
る。なお、MOS部分のN+型埋め込み層6とP+型の
埋め込み層7は前記バックゲート電位の抵抗を低下させ
る目的で設けている。
域1内に各々多数個作り込まれ、P−MOS2は島領域
1のN型層をバックゲートとし、N−MOS3はPウェ
ル領域14をバックゲートとして各々動作する。バック
ゲートには各々VCC電位とGND電位が印可される。
例えばN−MOS3では、複数のNーMOS3が形成さ
れたウェル領域14の一部にP+コンタクト領域を配置
し、アルミ電極によってGND電位を印可するものであ
る。また島領域1のN型層にはN+コンタクト領域を介
して前記バックゲート用のVCC電位が印可されてい
る。なお、MOS部分のN+型埋め込み層6とP+型の
埋め込み層7は前記バックゲート電位の抵抗を低下させ
る目的で設けている。
【0004】ところで、CMOS集積回路を構成する場
合に避けて通れないのがラッチアップ現象である。つま
りP+ソース・ドレイン領域13のP、島領域1のN、
Pウェル領域14のP、およびN+ソース・ドレイン領
域15のNからなる寄生のPNPNサイリスタが何らか
のトリガまたは電位差の発生により動作してしまうもの
である。従って前記の埋め込み層6、7は寄生サイリス
タのベース電流を流すだけの電位差を発生させないため
に設けられたものであるとも言える。
合に避けて通れないのがラッチアップ現象である。つま
りP+ソース・ドレイン領域13のP、島領域1のN、
Pウェル領域14のP、およびN+ソース・ドレイン領
域15のNからなる寄生のPNPNサイリスタが何らか
のトリガまたは電位差の発生により動作してしまうもの
である。従って前記の埋め込み層6、7は寄生サイリス
タのベース電流を流すだけの電位差を発生させないため
に設けられたものであるとも言える。
【0005】図8に第2の従来例を示す。この例は、N
−MOS3のP+埋め込み層7と基板5との間にN+埋
め込み層6を形成し、N−MOS3のバックゲートを基
板5から電気的に分離した例である。分離することによ
り、バックゲートから基板5へ流出するMOSのスイッ
チングノイズを低減している。
−MOS3のP+埋め込み層7と基板5との間にN+埋
め込み層6を形成し、N−MOS3のバックゲートを基
板5から電気的に分離した例である。分離することによ
り、バックゲートから基板5へ流出するMOSのスイッ
チングノイズを低減している。
【0006】
【発明が解決しようとする課題】しかしながら、各埋め
込み層6、7でサイリスタ動作を防止するとは言え、完
全に防止するためにはサイリスタ構造に含まれるPNP
トランジスタの電流伝達率αを1以下に抑えることが必
要である。そのため従来は、P−MOS2とNーMOS
3との距離(図示Aの距離)を離すことにより前記電流
伝達率を小さくしていた。
込み層6、7でサイリスタ動作を防止するとは言え、完
全に防止するためにはサイリスタ構造に含まれるPNP
トランジスタの電流伝達率αを1以下に抑えることが必
要である。そのため従来は、P−MOS2とNーMOS
3との距離(図示Aの距離)を離すことにより前記電流
伝達率を小さくしていた。
【0007】また、図8の構造にあっては、P+埋め込
み層7がN+埋め込み層6に浸食される分だけの比抵抗
が高くなるので、よりラッチアップに対しては弱い構造
であると言え、故に距離Aを更に大きくしなければなら
ない。ところで、高周波用途向けまたは高集積化型のB
IP型集積回路にあっては、電極と基板(エピタキシャ
ル層)との浮遊容量を低減するために、従来のPN接合
分離に代わり溝を形成し該溝内部を誘電体で埋設する、
いわゆる誘電体分離技術が台頭してきている。特に高周
波用途向けではデジタル信号処理が要求される場合が多
く、故にBIーCMOS集積回路に対しても前記高周波
用途向けBIP集積回路と同じスペックを要求すること
が日増しに強くなってきている。
み層7がN+埋め込み層6に浸食される分だけの比抵抗
が高くなるので、よりラッチアップに対しては弱い構造
であると言え、故に距離Aを更に大きくしなければなら
ない。ところで、高周波用途向けまたは高集積化型のB
IP型集積回路にあっては、電極と基板(エピタキシャ
ル層)との浮遊容量を低減するために、従来のPN接合
分離に代わり溝を形成し該溝内部を誘電体で埋設する、
いわゆる誘電体分離技術が台頭してきている。特に高周
波用途向けではデジタル信号処理が要求される場合が多
く、故にBIーCMOS集積回路に対しても前記高周波
用途向けBIP集積回路と同じスペックを要求すること
が日増しに強くなってきている。
【0008】
【課題を解決するための手段】本発明は上記した従来の
欠点と背景に鑑みなされたもので、BIP素子部分を誘
電体分離溝で分離して高周波化を行うと共に、CMOS
部分をも誘電体分離溝で分離することにより、P−MO
SとN−MOSとを各々独立した島領域に形成すること
により、ラッチアップの防止とチップサイズの縮小を図
るものである。
欠点と背景に鑑みなされたもので、BIP素子部分を誘
電体分離溝で分離して高周波化を行うと共に、CMOS
部分をも誘電体分離溝で分離することにより、P−MO
SとN−MOSとを各々独立した島領域に形成すること
により、ラッチアップの防止とチップサイズの縮小を図
るものである。
【0009】
【発明の実施の形態】以下に本発明の1実施例を詳細に
説明する。図1は本発明によって、第1、第2および第
3の島領域21に各々NPNトランジスタ24、Nチャ
ンネル型MOSFET(N−MOS)23、およびPチ
ャンネル型MOSFET(P−MOS)22を集積化し
たバイポーラ・CMOS半導体装置の構造を示す断面図
である。
説明する。図1は本発明によって、第1、第2および第
3の島領域21に各々NPNトランジスタ24、Nチャ
ンネル型MOSFET(N−MOS)23、およびPチ
ャンネル型MOSFET(P−MOS)22を集積化し
たバイポーラ・CMOS半導体装置の構造を示す断面図
である。
【0010】同図において、25はP型のシリコン半導
体基板、26はN+型の埋め込み層、27はP+型の埋
め込み層、28は分離用の溝、29はLOCOS酸化
膜、30はNPNトランジスタ24のP型のベース領
域、31はNPNトランジスタ24のN+型のエミッタ
領域、32はNPNトランジスタ24のN+型のコレク
タコンタクト領域、33はP−MOS22のP+型ソー
ス・ドレイン領域、34はN−MOS23のP型のウェ
ル領域、35はN−MOS23のN+型のソース・ドレ
イン領域、36はゲート酸化膜の上に形成したポリシリ
コン層からなるゲート電極である。
体基板、26はN+型の埋め込み層、27はP+型の埋
め込み層、28は分離用の溝、29はLOCOS酸化
膜、30はNPNトランジスタ24のP型のベース領
域、31はNPNトランジスタ24のN+型のエミッタ
領域、32はNPNトランジスタ24のN+型のコレク
タコンタクト領域、33はP−MOS22のP+型ソー
ス・ドレイン領域、34はN−MOS23のP型のウェ
ル領域、35はN−MOS23のN+型のソース・ドレ
イン領域、36はゲート酸化膜の上に形成したポリシリ
コン層からなるゲート電極である。
【0011】島領域21は、基板25の上に形成したエ
ピタキシャル層を、エピタキシャル層の表面から基板2
5に到達する分離溝28で分離することにより形成され
ている。分離溝28の内壁は酸化されて酸化膜28aが
形成され、更に内部はポリシリコン等の充填材料28b
で埋設されている。分離溝28の上部はLOCOS酸化
膜29で覆われている。分離溝28はN+およびP+埋
め込み層を貫通して、基板25に到達する。
ピタキシャル層を、エピタキシャル層の表面から基板2
5に到達する分離溝28で分離することにより形成され
ている。分離溝28の内壁は酸化されて酸化膜28aが
形成され、更に内部はポリシリコン等の充填材料28b
で埋設されている。分離溝28の上部はLOCOS酸化
膜29で覆われている。分離溝28はN+およびP+埋
め込み層を貫通して、基板25に到達する。
【0012】NPNトランジスタは、高周波用とするた
めに、エミッタ領域31の下部を低濃度で浅い活性ベー
スで形成し、その周囲を高濃度で活性ベースより深い非
活性ベースで構成する、いわゆるクラフトベース型とし
てある。コレクタコンタクト領域32はN+埋め込み層
26に達し、コレクタコンタクト領域32とベース領域
30との間にはLOCOS酸化膜29を形成して電極配
線とコレクタとの浮遊容量を低減する。
めに、エミッタ領域31の下部を低濃度で浅い活性ベー
スで形成し、その周囲を高濃度で活性ベースより深い非
活性ベースで構成する、いわゆるクラフトベース型とし
てある。コレクタコンタクト領域32はN+埋め込み層
26に達し、コレクタコンタクト領域32とベース領域
30との間にはLOCOS酸化膜29を形成して電極配
線とコレクタとの浮遊容量を低減する。
【0013】P−MOS22は、同じ島領域21内にP
−MOS22だけが複数個作り込まれ、島領域21のN
型層をバックゲートとして構成される。同じ島領域21
内のP−MOS22はLOCOS酸化膜29により互い
に分離される。図示しないが、島領域21の表面にはN
+型のコンタクト領域が設けられて、島領域21に前記
複数のP−MOS22のバックゲート電圧(例えば、V
cc電位)が印加されている。
−MOS22だけが複数個作り込まれ、島領域21のN
型層をバックゲートとして構成される。同じ島領域21
内のP−MOS22はLOCOS酸化膜29により互い
に分離される。図示しないが、島領域21の表面にはN
+型のコンタクト領域が設けられて、島領域21に前記
複数のP−MOS22のバックゲート電圧(例えば、V
cc電位)が印加されている。
【0014】N−MOS23は、同じく同じ島領域21
内にN−MOSだけが複数個作り込まれ、Pウェル領域
34をバックゲートとして構成される。同じ島領域21
内のN−MOS23はLOCOS酸化膜29により互い
に分離される。図示しないが、ウェル領域34の表面に
はP+型のコンタクト領域が設けられて、島領域21に
前記複数のN−MOS23のバックゲート電圧(例え
ば、GND電位)が印加されている。
内にN−MOSだけが複数個作り込まれ、Pウェル領域
34をバックゲートとして構成される。同じ島領域21
内のN−MOS23はLOCOS酸化膜29により互い
に分離される。図示しないが、ウェル領域34の表面に
はP+型のコンタクト領域が設けられて、島領域21に
前記複数のN−MOS23のバックゲート電圧(例え
ば、GND電位)が印加されている。
【0015】CMOS部分のN+埋め込み層26とP+
埋め込み層27は、前記バックゲート電圧の電位変動を
抑制するために設けられている。そして、隣接するN+
埋め込み層26は分離溝28が貫通することにより各島
領域21毎に切断・分離されており、隣接するN+埋め
込み層26とP+埋め込み層27も分離溝28により切
断・分離されており、各埋め込み層26、27の側壁は
分離溝に接している。従って、従来は同じ島領域21内
に形成していたP−MOS22とN−MOS23を、分
離溝28で分離された別々の島領域21に形成すること
になる。
埋め込み層27は、前記バックゲート電圧の電位変動を
抑制するために設けられている。そして、隣接するN+
埋め込み層26は分離溝28が貫通することにより各島
領域21毎に切断・分離されており、隣接するN+埋め
込み層26とP+埋め込み層27も分離溝28により切
断・分離されており、各埋め込み層26、27の側壁は
分離溝に接している。従って、従来は同じ島領域21内
に形成していたP−MOS22とN−MOS23を、分
離溝28で分離された別々の島領域21に形成すること
になる。
【0016】その結果、CMOS領域は分離溝28によ
り完全に絶縁されることになり、P+ソース・ドレイン
領域33のP、島領域21のN、Pウェル領域34の
P、およびN+ソース・ドレイン領域35のNからなる
寄生のPNPNサイリスタの発生を完全に防止できる。
従って、従来例の図6に示したように耐ラッチアップお
よび耐圧の点でCMOS間の距離Aを6〜8μとしてい
たのに対し、本発明では分離溝28の形成幅(1〜2
μ)およびLOCOS酸化膜29の形成などを含めて、
距離を3〜4μと縮小することができる。
り完全に絶縁されることになり、P+ソース・ドレイン
領域33のP、島領域21のN、Pウェル領域34の
P、およびN+ソース・ドレイン領域35のNからなる
寄生のPNPNサイリスタの発生を完全に防止できる。
従って、従来例の図6に示したように耐ラッチアップお
よび耐圧の点でCMOS間の距離Aを6〜8μとしてい
たのに対し、本発明では分離溝28の形成幅(1〜2
μ)およびLOCOS酸化膜29の形成などを含めて、
距離を3〜4μと縮小することができる。
【0017】図2以降は上記の構造の製造方法を工程順
に示す断面図である。以下、図面に従って製造方法を詳
細に説明する。まず図2(A)を参照して、基板となる
P型の単結晶シリコン半導体基板25を準備する。基板
25の表面を熱酸化して酸化膜を形成し、該酸化膜の上
にレジストを塗布、露光、現像し該レジストパターンを
マスクとして前記酸化膜をエッチングすることにより酸
化膜パターンを形成する。前記レジストマスクの除去
後、前記酸化膜パターンをマスクとして基板25表面に
アンチモン又はヒ素を初期拡散してN+埋め込み層26
を形成する。後に分離溝28で切断するので、N+埋め
込み層26は島領域21毎に形成する必要はなく。隣接
する部分は連続して形成する。その後酸化膜パターンを
変更し、レジストマスクにてボロンをイオン注入するこ
とによりP+埋め込み層27を形成する。N+埋め込み
層26とP+埋め込み層27のパターンは、その横方向
拡散により分離溝28の外に突出しないような条件で、
できるだけ接近して配置する。
に示す断面図である。以下、図面に従って製造方法を詳
細に説明する。まず図2(A)を参照して、基板となる
P型の単結晶シリコン半導体基板25を準備する。基板
25の表面を熱酸化して酸化膜を形成し、該酸化膜の上
にレジストを塗布、露光、現像し該レジストパターンを
マスクとして前記酸化膜をエッチングすることにより酸
化膜パターンを形成する。前記レジストマスクの除去
後、前記酸化膜パターンをマスクとして基板25表面に
アンチモン又はヒ素を初期拡散してN+埋め込み層26
を形成する。後に分離溝28で切断するので、N+埋め
込み層26は島領域21毎に形成する必要はなく。隣接
する部分は連続して形成する。その後酸化膜パターンを
変更し、レジストマスクにてボロンをイオン注入するこ
とによりP+埋め込み層27を形成する。N+埋め込み
層26とP+埋め込み層27のパターンは、その横方向
拡散により分離溝28の外に突出しないような条件で、
できるだけ接近して配置する。
【0018】図2(B)を参照して、前記酸化膜を除去
して基板25表面を露出した後、全面に気相成長法によ
り膜厚1〜3μのエピタキシャル層37を形成する。エ
ピタキシャル層37表面にレジストマスクを形成し、上
からボロンを加速電圧60〜100KeV、ドーズ量5
×10の12乗〜5×10の13乗でイオン注入するこ
とにより、Pチャンネル型MOSFET22を形成する
ためのP型ウェル領域34を形成し、続いてレジストマ
スクによりリンをイオン注入することによりNPNトラ
ンジスタ24のコレクタコンタクト領域32を形成す
る。
して基板25表面を露出した後、全面に気相成長法によ
り膜厚1〜3μのエピタキシャル層37を形成する。エ
ピタキシャル層37表面にレジストマスクを形成し、上
からボロンを加速電圧60〜100KeV、ドーズ量5
×10の12乗〜5×10の13乗でイオン注入するこ
とにより、Pチャンネル型MOSFET22を形成する
ためのP型ウェル領域34を形成し、続いてレジストマ
スクによりリンをイオン注入することによりNPNトラ
ンジスタ24のコレクタコンタクト領域32を形成す
る。
【0019】図3(A)を参照して、先にイオン注入し
た不純物を拡散した後、拡散に使用したエピタキシャル
層37上の酸化膜を除去し、全面に500オングストロ
ーム程度の新たな薄い酸化膜38を熱酸化により、その
上に膜厚500オングストローム程度のシリコン窒化膜
39をCVD法により各々形成する。図3(B)を参照
して、シリコン窒化膜39をパターニングして耐酸化膜
を形成し、基板25全体を約1000℃、5〜6時間の
スチーム酸化を行うことにより、シリコン窒化膜39が
被覆していない部分のエピタキシャル層37表面にLO
COS酸化膜29を形成する。LOCOS酸化膜29
は、エピタキシャル層37表面から上方向に約0.3
μ、下方向に約0.4μの厚みを持って形成される。本
工程でコレクタコンタクト領域32がN+埋め込み層3
6に、Pウェル領域34を各々N+埋め込み層26とP
+埋め込み層27に連結する。
た不純物を拡散した後、拡散に使用したエピタキシャル
層37上の酸化膜を除去し、全面に500オングストロ
ーム程度の新たな薄い酸化膜38を熱酸化により、その
上に膜厚500オングストローム程度のシリコン窒化膜
39をCVD法により各々形成する。図3(B)を参照
して、シリコン窒化膜39をパターニングして耐酸化膜
を形成し、基板25全体を約1000℃、5〜6時間の
スチーム酸化を行うことにより、シリコン窒化膜39が
被覆していない部分のエピタキシャル層37表面にLO
COS酸化膜29を形成する。LOCOS酸化膜29
は、エピタキシャル層37表面から上方向に約0.3
μ、下方向に約0.4μの厚みを持って形成される。本
工程でコレクタコンタクト領域32がN+埋め込み層3
6に、Pウェル領域34を各々N+埋め込み層26とP
+埋め込み層27に連結する。
【0020】図4(A)を参照して、耐酸化膜としての
シリコン窒化膜39を除去した後、全面にノンドープの
CVD酸化膜(NSG膜)を堆積し、パターニングした
前記NSG膜をマスクとして、LOCOS酸化膜29と
エピタキシャル層37およびシリコン基板25をドライ
エッチングし、分離溝28を形成することでエピタキシ
ャル層37を各紙間領域21に分離する。分離溝28の
幅は1〜2μ、深さはLOCOS酸化膜29底部から約
5μである。この時分離溝28はN+埋め込み層26と
P+埋め込み層27の側面を削るように形成して、これ
らの横方向拡散により不純物濃度が低下した部分を削り
取る。N+埋め込み層26が連続する部分では、分離溝
28が貫通することでN+埋め込み層26を電気的に分
離する。その後熱酸化を行って分離溝28の側壁に酸化
膜28aを形成する。
シリコン窒化膜39を除去した後、全面にノンドープの
CVD酸化膜(NSG膜)を堆積し、パターニングした
前記NSG膜をマスクとして、LOCOS酸化膜29と
エピタキシャル層37およびシリコン基板25をドライ
エッチングし、分離溝28を形成することでエピタキシ
ャル層37を各紙間領域21に分離する。分離溝28の
幅は1〜2μ、深さはLOCOS酸化膜29底部から約
5μである。この時分離溝28はN+埋め込み層26と
P+埋め込み層27の側面を削るように形成して、これ
らの横方向拡散により不純物濃度が低下した部分を削り
取る。N+埋め込み層26が連続する部分では、分離溝
28が貫通することでN+埋め込み層26を電気的に分
離する。その後熱酸化を行って分離溝28の側壁に酸化
膜28aを形成する。
【0021】図4(B)を参照して、全面にポリシリコ
ン層を堆積し、分離溝内部に残すようにエッチバックす
ることにより、分離溝28の内部を充填剤28bで埋設
する。埋設した充填剤28bの上部に再度酸化膜を形成
してキャップする。図5(A)を参照して、LOCOS
酸化膜29で囲まれた島領域21の表面に新たな清浄な
るゲート酸化膜を形成し、その上に膜厚4000オング
ストローム程度のポリシリコン層を堆積し、これをパタ
ーニングして各MOSFET22、23のゲート電極3
6を形成し、さらにボロンとヒ素を順次イオン注入する
ことによりP−MOS22のP+ソース・ドレイン領域
33とN−MOS23のN+ソース・ドレイン領域35
を形成する。
ン層を堆積し、分離溝内部に残すようにエッチバックす
ることにより、分離溝28の内部を充填剤28bで埋設
する。埋設した充填剤28bの上部に再度酸化膜を形成
してキャップする。図5(A)を参照して、LOCOS
酸化膜29で囲まれた島領域21の表面に新たな清浄な
るゲート酸化膜を形成し、その上に膜厚4000オング
ストローム程度のポリシリコン層を堆積し、これをパタ
ーニングして各MOSFET22、23のゲート電極3
6を形成し、さらにボロンとヒ素を順次イオン注入する
ことによりP−MOS22のP+ソース・ドレイン領域
33とN−MOS23のN+ソース・ドレイン領域35
を形成する。
【0022】図5(B)を参照して、エピタキシャル層
表面からボロンを拡散することによりNPNトランジス
タ24のP型ベース領域30を、イオン注入により活性
ベースを、ポリシリコン層からの固相拡散によりN+エ
ミッタ領域を形成する。その後、集積回路の回路網を構
成するためにアルミ材料による電極配線(図示せず)を
形成する。
表面からボロンを拡散することによりNPNトランジス
タ24のP型ベース領域30を、イオン注入により活性
ベースを、ポリシリコン層からの固相拡散によりN+エ
ミッタ領域を形成する。その後、集積回路の回路網を構
成するためにアルミ材料による電極配線(図示せず)を
形成する。
【0023】このように、高周波NPNトランジスタを
形成するために用いる分離溝28を用いてCMOS部分
を分離することにより、工程の追加無しで、CMOS部
分のラッチアップを完全に防止することができる。図6
は本発明の第2の実施例を示すものである。此の構造
は、図1の構造に対し、N−MOS23のP+埋め込み
層27と基板25との間にN+埋め込み層26を形成
し、N−MOS23のバックゲートを基板25から電気
的に分離した例である。分離することにより、バックゲ
ートから基板25へ流出するスイッチングノイズを低減
している。そして、N+埋め込み層26、P+埋め込み
層27共に分離溝28によって分離されている。製造方
法は基本的に図2〜図5に従い、図2(A)の工程でN
+埋め込み層26をチップ全域に渡って形成し、N+埋
め込み層26に重畳してボロンをイオン注入することで
P+埋め込み層27を形成する。かかる構造では、N−
MOS23から基板25へのスイッチングの泉野流出が
無くなり、しかもCMOSが分離溝28で分離されるの
で、ラッチアップの不安も解消できる。
形成するために用いる分離溝28を用いてCMOS部分
を分離することにより、工程の追加無しで、CMOS部
分のラッチアップを完全に防止することができる。図6
は本発明の第2の実施例を示すものである。此の構造
は、図1の構造に対し、N−MOS23のP+埋め込み
層27と基板25との間にN+埋め込み層26を形成
し、N−MOS23のバックゲートを基板25から電気
的に分離した例である。分離することにより、バックゲ
ートから基板25へ流出するスイッチングノイズを低減
している。そして、N+埋め込み層26、P+埋め込み
層27共に分離溝28によって分離されている。製造方
法は基本的に図2〜図5に従い、図2(A)の工程でN
+埋め込み層26をチップ全域に渡って形成し、N+埋
め込み層26に重畳してボロンをイオン注入することで
P+埋め込み層27を形成する。かかる構造では、N−
MOS23から基板25へのスイッチングの泉野流出が
無くなり、しかもCMOSが分離溝28で分離されるの
で、ラッチアップの不安も解消できる。
【0024】
【発明の効果】以上に説明したとおり、本発明によれば
CMOS部分を誘電体分離溝28で分離することによ
り、ラッチアップを完全に防止し且つチップサイズを縮
小できるものである。さらに高周波NPNトランジスタ
のプロセスと組み合わせることにより、工程の追加無し
で集積化できる。
CMOS部分を誘電体分離溝28で分離することによ
り、ラッチアップを完全に防止し且つチップサイズを縮
小できるものである。さらに高周波NPNトランジスタ
のプロセスと組み合わせることにより、工程の追加無し
で集積化できる。
【図1】本発明を説明する為の断面図である。
【図2】本発明の製造方法を説明する断面図である。
【図3】本発明の製造方法を説明する断面図である。
【図4】本発明の製造方法を説明する断面図である。
【図5】本発明の製造方法を説明する断面図である。
【図6】本発明の第2の実施例を説明する断面図であ
る。
る。
【図7】従来例を説明する断面図である。
【図8】第2の従来例を説明する断面図である。
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7,DB名) H01L 27/06 H01L 21/8249 H01L 21/76
Claims (1)
- 【請求項1】 一導電型の半導体基板と、 前記基板の上に形成した逆導電型のエピタキシャル層
と、 前記エピタキシャル層の表面から前記基板に達して、前
記エピタキシャル層を複数の島領域に分離する分離溝
と、 第1の島領域の表面に形成した一導電型のベース領域
と、 前記ベース領域の表面に形成した逆導電型のエミッタ領
域と、 前記第1の島領域の前記エピタキシャル層と前記基板と
の間に埋め込まれた、逆導電型の埋め込み層と、 第2の島領域の表面に形成した一導電型のウェル領域
と、 前記ウェル領域の上方に、ゲート絶縁膜を挟んで位置す
る第1のゲート電極と、 前記第1のゲート電極近傍の前記ウェル領域の表面に形
成した、第1導電チャネル型FETの逆導電型のソース
・ドレイン領域と、 前記第2の島領域の前記エピタキシャル層と前記基板と
の間に埋め込まれ、前記ウェル領域と連結する一導電型
の埋め込み層と、 第3の島領域の上方に、ゲート絶縁膜を挟んで位置する
第2のゲート電極と、 前記第2のゲート電極近傍の前記第3の島領域の表面に
形成した、第2導電チャンネル型FETの一導電型のソ
ース・ドレイン領域と、 前記第3の島領域の前記エピタキシャル層と前記基板と
の間に埋め込まれた、逆導電型の埋め込み層とを具備
し、 前記第1導電チャネル型FETを形成した第2島領域と
前記第2導電チャネル型FETを形成した第3の島領域と
を前記分離溝で分離し、 前記分離溝内を誘電体で埋設し、 前記第2の島領域と前記第3の島領域のウェル領域に、各
々バックゲート電位を与えたこと、 及び前記第2の島領域の、前記一導電型の埋め込み層と
前記基板との間に逆導電型の埋め込み層を具備し、且つ
前記第2の島領域の一導電型の埋め込み層が前記分離溝
に達していることを特徴とする半導体集積回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP28406295A JP3244412B2 (ja) | 1995-10-31 | 1995-10-31 | 半導体集積回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP28406295A JP3244412B2 (ja) | 1995-10-31 | 1995-10-31 | 半導体集積回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH09129763A JPH09129763A (ja) | 1997-05-16 |
JP3244412B2 true JP3244412B2 (ja) | 2002-01-07 |
Family
ID=17673805
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP28406295A Expired - Fee Related JP3244412B2 (ja) | 1995-10-31 | 1995-10-31 | 半導体集積回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3244412B2 (ja) |
Families Citing this family (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100265225B1 (ko) | 1998-06-05 | 2000-09-15 | 김영환 | 반도체 소자의 제조 방법 |
JP2005204297A (ja) * | 2003-12-18 | 2005-07-28 | Matsushita Electric Ind Co Ltd | バイアス回路を搭載した増幅装置 |
JP5534298B2 (ja) * | 2009-06-16 | 2014-06-25 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
JP2012114401A (ja) * | 2010-11-05 | 2012-06-14 | Sharp Corp | 半導体装置およびその製造方法 |
KR101454110B1 (ko) * | 2012-12-13 | 2014-10-27 | 삼성전기주식회사 | 반도체 소자 및 반도체 소자 제조 방법 |
-
1995
- 1995-10-31 JP JP28406295A patent/JP3244412B2/ja not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JPH09129763A (ja) | 1997-05-16 |
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