KR100265225B1 - 반도체 소자의 제조 방법 - Google Patents

반도체 소자의 제조 방법 Download PDF

Info

Publication number
KR100265225B1
KR100265225B1 KR1019980020862A KR19980020862A KR100265225B1 KR 100265225 B1 KR100265225 B1 KR 100265225B1 KR 1019980020862 A KR1019980020862 A KR 1019980020862A KR 19980020862 A KR19980020862 A KR 19980020862A KR 100265225 B1 KR100265225 B1 KR 100265225B1
Authority
KR
South Korea
Prior art keywords
region
nmos
peripheral circuit
ion implantation
circuit region
Prior art date
Application number
KR1019980020862A
Other languages
English (en)
Other versions
KR20000000920A (ko
Inventor
이동호
진승우
Original Assignee
김영환
현대전자산업주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 김영환, 현대전자산업주식회사 filed Critical 김영환
Priority to KR1019980020862A priority Critical patent/KR100265225B1/ko
Priority to US09/325,344 priority patent/US6248619B1/en
Publication of KR20000000920A publication Critical patent/KR20000000920A/ko
Application granted granted Critical
Publication of KR100265225B1 publication Critical patent/KR100265225B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823807—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the channel structures, e.g. channel implants, halo or pocket implants, or channel materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823892—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the wells or tubs, e.g. twin tubs, high energy well implants, buried implanted layers for lateral isolation [BILLI]

Abstract

본 발명은 반도체 소자의 제조 방법에 관한 것으로, 특히 트리플 웰 구조의 소자 제조 공정에서 웰 형성 및 문턱 전압을 조절하기 위한 이온 주입 방법에 관한 것이다.
종래의 트리플 웰 구조의 소자 제조 공정에서 문턱 전압 조절 이온을 주입하기 위해 2단계 이상의 포토리소그라피 공정 및 이온 주입 공정을 실시하여 각각의 소자가 서로 유기적인 관계로 문턱 전압이 변화하므로 소자의 문턱 전압을 개별적으로 조절하기 위해 별도의 감광막 공정이 추가되고 이에 따라 마스크 공정이 추가되어 생산성이 감소한다.
본 발명에서는 트리플 웰 구조의 반도체 소자를 제조하기 위해 필드 산화막을 형성한 후 산화막을 증착하여 이온 장벽 역할을 하도록 하므로써 선별적인 이온 주입을 실시하여 소자 각각의 문턱 전압을 독립적으로 조절할 수 있다.

Description

반도체 소자의 제조 방법
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 특히 주변 회로 영역에 형성될 트랜지스터 및 셀 영역에 형성될 트랜지스터의 문턱 전압을 조절하기 위한 이온 주입 공정을 실시할 때 별도의 마스크 공정없이 각각의 MOSFET의 전기적 특성을 독립적으로 조절하여 신뢰성 있는 트리플 웰(triple well) 구조의 소자를 제조할 수 있는 반도체 소자의 제조 방법에 관한 것이다.
트리플 웰(triple well) 구조의 소자는 P-웰, 절연(isolated) P-웰(R-웰)의 웰 농도를 다르게 하여 기판 바이어스가 서로 다른 독립된 MOSFET의 제조가 가능하다는 장점을 가지고 있다. 그러나, 이와 같은 MOSFET의 전기적 특성을 지니게 하기 위해서는 각각의 MOSFET 특성에 해당하는 웰 형성과 문턱 전압(threshold voltage: 이하 Vt라 함)을 얻기 위한 Vt 조절 공정이 추가로 요구된다.
종래의 트리플 웰 형성에 있어서, Vt를 조절하기 위해서 N-채널 Vt 마스크 공정 후 NMOS가 형성될 셀 영역과 NMOS가 형성될 주변 회로 영역의 Vt를 조절(adjust)하기 위한 이온을 주입하여 Vt를 조절하고, 이후 P-채널 Vt 마스크 공정 후 PMOS가 형성될 주변 회로 영역 뿐만 아니라 NMOS가 형성될 셀 영역의 Vt를 조절하기 위한 2단계 이상의 포토리소그라피 공정과 이온 주입 공정을 실시한다. 또한, 이와 같은 공정 절차로 각각의 Vt를 조절할 경우 각각의 이온 주입 공정에 대하여 PMOS 및 NMOS이 형성될 주변 회로 영역, NMOS가 형성될 셀 영역은 서로 유기적인 관계로 Vt가 변화된다. 즉, NMOS가 형성될 주변 회로 영역의 Vt 조절을 위한 이온 주입은 NMOS가 형성될 셀 영역의 Vt에 영향을 주며, PMOS가 형성될 주변 회로 영역의 Vt 조절을 위한 이온 주입은 NMOS가 형성될 셀 영역의 Vt에 영향을 주어 각각의 MOSFET의 Vt를 독립적으로 조절할 수 없어 각각의 Vt를 조절하기 위해서는 별도의 포토리소그라피 공정이 추가된다는 단점을 지니고 있다. 이러한 경우 마스크 공정이 추가되어 생산량이 감소하게 된다.
따라서, 본 발명은 주변 회로 영역에 형성될 트랜지스터, 셀 영역에 형성될 트랜지스터의 문턱 전압을 조절하기 위한 이온 주입 공정을 실시할 때 별도의 마스크 공정없이 각각의 MOSFET의 전기적 특성을 독립적으로 조절하여 신뢰성 있는 트리플 웰 구조의 소자를 제조할 수 있는 반도체 소자의 제조 방법을 제공하는데 그 목적이 있다.
상술한 목적을 달성하기 위한 본 발명은 반도체 기판 상에 NMOS가 형성될 셀 영역, NMOS 및 PMOS가 형성될 주변 회로 영역을 확정한 후 전체 구조 상부에 희생 산화막 및 이온 장벽 산화막을 순차적으로 형성하는 단계와, 상기 NMOS가 형성될 셀 영역 및 상기 PMOS가 형성될 주변 회로 영역에 이온 주입 공정을 실시하여 저농도 불순물 주입 영역을 형성하는 단계와, 상기 NMOS가 형성될 셀 영역 및 상기 PMOS가 형성될 주변 회로 영역 상부에 형성된 이온 장벽 산화막을 제거한 후 상기 저농도 불순물 주입 영역이 형성되었으며 상기 NMOS가 형성될 셀 영역의 선택된 영역 및 상기 PMOS가 형성될 주변 회로 영역에 이온 주입 공정을 실시하여 N-웰 영역을 형성하고 문턱 전압 조절 이온을 주입하는 단계와, 상기 NMOS가 형성될 셀 영역의 저농도 불순물 영역 및 상기 NMOS가 형성될 주변 회로 영역에 이온 주입 공정을 실시하여 R-웰 영역 및 P-웰 영역을 각각 형성하는 단계와, 상기 NMOS가 형성될 주변 회로 영역 상부의 이온 장벽 산화막을 제거한 후 상기 NMOS가 형성될 셀 영역 및 상기 NMOS가 형성될 주변 회로 영역에 문턱 전압 조절 이온 주입 공정을 실시하는 단계를 포함하여 이루어진 것을 특징으로 한다.
도 1(a) 내지 도 1(e)는 본 발명에 따른 반도체 소자의 제조 방법을 설명하기 위한 소자의 단면도.
＜도면의 주요 부분에 대한 부호 설명＞
11 : 반도체 기판 12 : 필드 산화막
13 : 산화막 14 : 제 1 감광막 패턴
15 : 저농도 불순물 주입 영역 16 : 제 2 감광막 패턴
17 : N-웰 영역 18 : 제 3 감광막 패턴
19 : R-웰 영역 20 : P-웰 영역
첨부된 도면을 참조하여 본 발명을 상세히 설명하기로 한다.
도 1(a) 내지 도 1(e)는 본 발명에 따른 반도체 소자의 제조 방법을 설명하기 위한 소자의 단면도로서, 셀 영역에 NMOS 트랜지스터, 주변 회로 영역에 NMOS 및 PMOS 트랜지스터를 형성하는 것을 예로 설명하기 위한 것이다.
도 1(a)를 참조하면, 반도체 기판(11) 상에 각각의 영역을 분리하기 위한 필드 산화막(12)을 형성한다. 전체 구조 상부에 열산화 방법에 의해 희생 산화막(도시않됨)을 형성한 후 산화막(13)을 증착한다.
산화막(13)은 이후 진행되는 이온 주입시 채널링 방지 뿐만 아니라 Vt 조절 이온 주입시 선택적 이온 장벽으로 작용하는 것으로, USG(Undoped Silicate Glass) 또는 PSG(Phosphorus Silicate Glass)로 형성한다.
도 1(b)를 참조하면, 전체 구조 상부에 제 1 감광막을 도포한 후 패터닝하여 NMOS가 형성될 주변 회로 영역의 산화막(13) 상부에 제 1 감광막 패턴(14)을 형성한다. NMOS가 형성될 주변 회로 영역에 잔류된 제 1 감광막 패턴(14)을 마스크로 인 이온을 주입하여 NMOS가 형성될 셀 영역과 PMOS가 형성될 주변 회로 영역의 반도체 기판(11)내에 저농도 불순물 주입 영역(15)을 형성한다.
이때, 제 1 감광막을 패터닝하여 노출된 NMOS가 형성될 셀 영역과 PMOS가 형성될 주변 회로 영역의 산화막(13)은 고에너지 이온 주입시 피폭 결함이 발생하게 되고, 특히 이온 주입시 인 이온에 의해 인-도핑 산화막(Phosphorus Silicate Glass; PSG)화 된다. 따라서, 제 1 감광막 패턴(14)에 의해 이온이 주입되지 않은 산화막은 이온이 주입된 산화막에 비해 낮은 식각율을 나타내므로 이후 제 1 감광막 패턴 제거 공정시 이온이 주입되지 않은 산화막은 남게 되고 이온이 주입된 산화막은 제거된다.
도 1(c)를 참조하면, 제 1 감광막 패턴(14)을 제거할 때 상술한 원리에 의해 이온이 주입되지 않은 산화막은 남게 되고, 이온이 주입된 산화막은 제거된다. 전체 구조 상부에 제 2 감광막을 도포한 후 패터닝하여 제 2 감광막 패턴(16)을 형성한다. 제 2 감광막 패턴(16)은 NMOS가 형성될 셀 영역에서는 저농도 불순물 주입 영역(15)의 크기보다 작게 형성하고, NMOS가 형성될 주변 회로 영역에서는 잔류된 산화막(13)과 동일한 패턴으로 형성한다. 그리고 제 2 감광막 패턴(16)을 마스크로 웰 영역 형성과 P-채널 문턱 전압 조절을 동시에 수행하기 위한 이온 주입 공정을 실시한다. 이 공정에 의해 NMOS가 형성될 셀 영역에 형성된 저농도 불순물 주입 영역(15)의 일부가 고농도 불순물 주입 영역, 즉 N-웰 영역(17)이 되고, PMOS가 형성될 주변 회로 영역에 형성된 저농도 불순물 주입 영역은 고농도로 되어 마찬가지로 N-웰 영역(17)이 된다. 셀 영역에 잔류하는 저농도 불순물 영역은 이후 R-웰 영역이 된다.
도 1(d)를 참조하면, 제 2 감광막 패턴(16)을 제거한 후 전체 구조 상부에 제 3 감광막을 도포하고 패터닝한다. 제 3 감광막 패턴(18)은 제 2 감광막 패턴(16)과 반대로 형성한다. 즉, NMOS가 형성될 셀 영역에서 제 2 감광막 패턴(16)이 형성되었던 부분을 노출시키고, 제 2 감광막 패턴(16)이 형성되지 않았던 부분에 제 3 감광막 패턴(18)을 형성한다. 또한 주변 회로 영역에서 NMOS가 형성될 부분은 개방하여 산화막(13)을 노출시키고 PMOS가 형성될 부분은 제 3 감광막 패턴(18)을 형성한다.
제 3 감광막 패턴(18)을 마스크로 이온 주입 공정을 실시하여 NMOS가 형성될 셀 영역의 저농도 불순물 영역에 R-웰 영역(19)을 형성하고, NMOS가 형성될 주변 회로 영역의 반도체 기판(11) 상에는 P-웰 영역(20)을 형성한다. 그리고 NMOS가 형성될 셀 영역과 NMOS가 형성될 주변 회로 영역의 Vt 조절을 위한 이온을 주입한다.
이때, NMOS가 형성될 주변 회로 영역의 P-웰 영역(20)에는 산화막(13)에 의해 Vt 조절을 위한 이온이 주입되지 않고 셀 영역에 형성된 R-웰 영역(19)에만 Vt 조절을 위한 이온이 주입된다. 즉, NMOS가 형성될 주변 회로 영역의 P-웰 영역(17)과 NMOS가 형성될 셀 영역의 R-웰 영역(19)은 제 3 감광막 패턴(18)을 마스크로 이용한 이온 주입 공정에 의해 형성할 수 있으며, Vt 조절을 위한 이온은 NMOS가 형성될 셀 영역에는 주입되지만 NMOS가 형성될 주변 회로 영역에는 상부에 형성된 산화막(13)이 이온 주입을 차단한다. 따라서, NMOS가 형성될 셀 영역과 NMOS가 형성될 주변 회로 영역에 주입되는 Vt 조절 이온의 도핑 농도를 조절할 수 있다.
도 1(e)를 참조하면, 과도 식각에 의해 NMOS가 형성될 주변 회로 영역 상부의 산화막(13)을 제거한 후 다시 NMOS가 형성될 셀 영역과 NMOS가 형성될 주변 회로 영역에 Vt 조절 이온 주입 공정을 실시한다.
산화막(13)을 식각할 때 제 3 감광막 패턴(18)의 두께가 감소될 수 있으나, 고에너지 이온 주입시 사용되는 감광막 두께는 기존 이온 주입시 사용되는 감광막의 두께보다 약 1.5㎛ 이상 두꺼운 2.5㎛ 이상의 감광막이 사용되므로 Vt 조절 이온 주입 에너지인 50KeV 이하의 이온 에너지에 대한 이온 장벽 역할에는 문제가 없다.
또한, 과도 식각에 의해 NMOS가 형성될 주변 회로 영역의 이온 장벽 역할을 하는 산화막(13)이 제거되었으므로 2차 NMOS가 형성될 셀 영역 및 NMOS가 형성될 주변 회로 영역에 Vt 조절 이온이 주입된다. 이때, NMOS가 형성될 주변 회로 영역의 Vt 농도 뿐만 아니라 셀 영역의 Vt 농도 조절을 위한 나머지 잔류 이온을 주입하여 NMOS가 형성될 셀 영역과 NMOS가 형성된 주변 회로 영역의 Vt 농도를 조절한다.
이와 같은 공정에 의해 트리플 웰 구조에서 NMOS가 형성될 셀 영역, NMOS 및 PMOS가 형성될 주변 회로 영역의 웰 영역 및 Vt 농도를 조절하므로써 별도의 마스크 공정없이 독립적으로 각각의 MOSFET의 전기적 특성을 조절할 수 있다.
상술한 바와 같이 본 발명에 의하면 필드 산화막을 형성하고 산화막을 증착한 후 이온 주입 공정을 실시하므로써 채널링 방지 뿐만 아니라 Vt 조절을 위한 이온 주입 공정시 선택적 이온 장벽 산화막으로 작용하게 하여 트리플 웰 구조의 반도체 소자의 제조에서 셀 영역과 주변 회로 영역에 형성될 트랜지스터 특성을 별도의 마스크 공정없이 독립적으로 조절할 수 있어 Vt 조절 이온 주입을 위한 마스크 공정을 생략할 수 있고 생산성 증대와 트리플 웰 구조의 각 MOSFET의 전기적 특성을 효과적으로 제어할 수 있다.

Claims (4)

  1. 반도체 기판 상에 NMOS가 형성될 셀 영역, NMOS 및 PMOS가 형성될 주변 회로 영역을 확정한 후 전체 구조 상부에 희생 산화막 및 이온 장벽 산화막을 순차적으로 형성하는 단계와,
    상기 NMOS가 형성될 셀 영역 및 상기 PMOS가 형성될 주변 회로 영역에 이온 주입 공정을 실시하여 저농도 불순물 주입 영역을 형성하는 단계와,
    상기 NMOS가 형성될 셀 영역 및 상기 PMOS가 형성될 주변 회로 영역 상부에 형성된 이온 장벽 산화막을 제거한 후 상기 저농도 불순물 주입 영역이 형성된 상기 NMOS가 형성될 셀 영역의 선택된 영역 및 상기 PMOS가 형성될 주변 회로 영역에 이온 주입 공정을 실시하여 N-웰 영역을 형성하고 문턱 전압 조절 이온을 주입하는 단계와,
    상기 NMOS가 형성될 셀 영역의 저농도 불순물 영역 및 상기 NMOS가 형성될 주변 회로 영역에 이온 주입 공정을 실시하여 R-웰 영역 및 P-웰 영역을 각각 형성하는 단계와,
    상기 NMOS가 형성될 주변 회로 영역 상부의 이온 장벽 산화막을 제거한 후 상기 NMOS가 형성될 셀 영역 및 상기 NMOS가 형성될 주변 회로 영역에 문턱 전압 조절 이온 주입 공정을 실시하는 단계를 포함하여 이루어진 것을 특징으로 하는 반도체 소자의 제조 방법.
  2. 제 1 항에 있어서, 상기 이온 장벽 산화막은 언도프트 실리케이트 글라스 및 포스포러스 실리케이트 글라스중 어느 하나로 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  3. 제 1 항에 있어서, 상기 NMOS가 형성될 셀 영역 및 상기 PMOS가 형성될 주변 회로 영역 상부의 이온 장벽 산화막은 상기 NMOS가 형성될 셀 영역 및 상기 PMOS가 형성될 주변 회로 영역에 저농도 불순물 주입 영역을 형성하기 위해 상기 NMOS가 형성될 주변 회로 영역 상부에 형성된 감광막 패턴과 동시에 제거되는 것을 특징으로 하는 반도체 소자의 제조 방법.
  4. 제 1 항에 있어서, 상기 NMOS가 형성될 주변 회로 영역 상부의 이온 장벽 산화막은 상기 NMOS가 형성될 셀 영역의 선택된 영역 및 상기 NMOS가 형성될 주변 회로 영역에 각각 R-웰 및 P-웰을 형성하기 위한 이온 주입 공정을 실시하기 위해 상기 NMOS가 형성될 셀 영역의 선택된 영역 및 상기 PMOS가 형성될 주변 회로 영역 상부에 형성된 감광막 패턴과 동시에 제거되는 것을 특징으로 하는 반도체 소자의 제조 방법.
KR1019980020862A 1998-06-05 1998-06-05 반도체 소자의 제조 방법 KR100265225B1 (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1019980020862A KR100265225B1 (ko) 1998-06-05 1998-06-05 반도체 소자의 제조 방법
US09/325,344 US6248619B1 (en) 1998-06-05 1999-06-04 Method of manufacturing a semiconductor device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019980020862A KR100265225B1 (ko) 1998-06-05 1998-06-05 반도체 소자의 제조 방법

Publications (2)

Publication Number Publication Date
KR20000000920A KR20000000920A (ko) 2000-01-15
KR100265225B1 true KR100265225B1 (ko) 2000-09-15

Family

ID=19538457

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019980020862A KR100265225B1 (ko) 1998-06-05 1998-06-05 반도체 소자의 제조 방법

Country Status (2)

Country Link
US (1) US6248619B1 (ko)
KR (1) KR100265225B1 (ko)

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW486869B (en) * 1999-12-27 2002-05-11 Sanyo Electric Co Voltage producing circuit and a display device provided with such voltage producing circuit
KR100668748B1 (ko) * 2005-06-29 2007-01-29 주식회사 하이닉스반도체 게이트-관통 이온주입을 이용한 반도체소자의 제조방법
KR20170007928A (ko) * 2015-07-13 2017-01-23 에스케이하이닉스 주식회사 비휘발성 메모리 소자 제조 방법
KR20230144308A (ko) 2022-04-07 2023-10-16 경남대학교 산학협력단 비접촉식 단선 검사 장치
KR20230147297A (ko) 2022-04-14 2023-10-23 경남대학교 산학협력단 비접촉식 단선 검사 장치

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS63116470A (ja) 1986-11-04 1988-05-20 Ricoh Co Ltd メモリトランジスタをもつ半導体装置の製造方法
US5260226A (en) 1987-07-10 1993-11-09 Kabushiki Kaisha Toshiba Semiconductor device having different impurity concentration wells
US5238860A (en) 1987-07-10 1993-08-24 Kabushiki Kaisha Toshiba Semiconductor device having different impurity concentration wells
JP2604777B2 (ja) 1988-01-18 1997-04-30 松下電工株式会社 二重拡散型電界効果半導体装置の製法
US5262339A (en) 1989-06-12 1993-11-16 Hitachi, Ltd. Method of manufacturing a power semiconductor device using implants and solid diffusion source
JP2795565B2 (ja) 1991-10-08 1998-09-10 シャープ株式会社 半導体記憶素子の製造方法
KR960012303B1 (ko) 1992-08-18 1996-09-18 삼성전자 주식회사 불휘발성 반도체메모리장치 및 그 제조방법
KR970009101B1 (ko) 1993-08-18 1997-06-05 엘지반도체 주식회사 정전기(esd) 보호회로의 제조 방법
JP2682425B2 (ja) 1993-12-24 1997-11-26 日本電気株式会社 半導体装置の製造方法
JP2553322B2 (ja) 1994-10-31 1996-11-13 株式会社東芝 半導体装置
JPH08191107A (ja) 1995-01-11 1996-07-23 Mitsubishi Electric Corp 半導体装置とその製造方法
US5604150A (en) 1995-10-25 1997-02-18 Texas Instruments Incorporated Channel-stop process for use with thick-field isolation regions in triple-well structures
JP3244412B2 (ja) 1995-10-31 2002-01-07 三洋電機株式会社 半導体集積回路
TW434834B (en) * 1996-06-29 2001-05-16 Hyundai Electronics Ind Method of manufacturing a complementary metal-oxide semiconductor device
US5668024A (en) 1996-07-17 1997-09-16 Taiwan Semiconductor Manufacturing Company CMOS device structure with reduced risk of salicide bridging and reduced resistance via use of a ultra shallow, junction extension, ion implantation process
JPH1074845A (ja) 1996-09-02 1998-03-17 Fujitsu Ltd 半導体装置及びその製造方法
JPH10199993A (ja) 1997-01-07 1998-07-31 Mitsubishi Electric Corp 半導体回路装置及びその製造方法、半導体回路装置製造用マスク装置
US5776807A (en) 1997-08-13 1998-07-07 Tritech Microelectronics, Ltd. Method for fabricating a triple well for bicmos devices
US5856003A (en) 1997-11-17 1999-01-05 Taiwan Semiconductor Manufacturing Company, Ltd. Method for forming pseudo buried layer for sub-micron bipolar or BiCMOS device

Also Published As

Publication number Publication date
KR20000000920A (ko) 2000-01-15
US6248619B1 (en) 2001-06-19

Similar Documents

Publication Publication Date Title
US6090652A (en) Method of manufacturing a semiconductor device including implanting threshold voltage adjustment ions
EP0136632B1 (en) A single mask process for implanting self-aligned source and drain electrodes to form a cmos structure
US5989949A (en) Method of manufacturing a complementary metal-oxide semiconductor device
KR100364881B1 (ko) 반도체장치의 제조방법
KR100937659B1 (ko) 반도체 소자의 제조 방법
KR100265225B1 (ko) 반도체 소자의 제조 방법
KR19990084464A (ko) 트윈 웰의 형성 방법
KR100505676B1 (ko) Ｌｄｄ 구조를 가지는 반도체 소자 제조 방법
US7534677B2 (en) Method of fabricating a dual gate oxide
KR100258881B1 (ko) 반도체 소자의 제조 방법
KR100345366B1 (ko) 반도체소자의 삼중 웰 형성방법_
KR20020002809A (ko) 독립적 특성조절이 가능한 반도체소자의 삼중-웰 형성방법
JPH06350040A (ja) トランジスタの製造方法
JPH07161825A (ja) 半導体装置及びその製造方法
KR100618809B1 (ko) 듀얼 게이트 절연막을 포함하는 반도체 장치의 제조 방법
KR100244249B1 (ko) 반도체 소자의 제조방법
KR100474543B1 (ko) 반도체소자의 제조방법
KR20040022630A (ko) 반도체 소자의 확산 영역 형성 방법
KR20010005121A (ko) 반도체소자의 제조방법
KR20030058581A (ko) 반도체 소자의 제조 방법
KR20040058799A (ko) 삼중 게이트 산화막 형성 방법
KR19990010040A (ko) 모스소자 제조방법
JPH04286156A (ja) 半導体装置の製造方法
KR20040006490A (ko) 반도체소자의 제조방법
KR19980075834A (ko) 트랜지스터 및 그 제조방법

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20120524

Year of fee payment: 13

LAPS Lapse due to unpaid annual fee