KR100618809B1 - 듀얼 게이트 절연막을 포함하는 반도체 장치의 제조 방법 - Google Patents

듀얼 게이트 절연막을 포함하는 반도체 장치의 제조 방법 Download PDF

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Abstract

듀얼 게이트 절연막 형성과 관련하여 공정을 줄일 수 있는 반도체 장치의 제조 방법에 관해 개시되어 있다. P웰 및 N웰을 포함하는 기판 상에 상기 두 웰을 덮는 제1 게이트 절연막을 형성하는 단계와 상기 P웰 및 N웰의 일부 영역을 노출시키는 단계와 상기 P웰 및 N웰의 노출된 일부 영역에 도전성 불순물을 주입하는 단계와 상기 주입된 도전성 불순물 타입과 동일한 타입의 웰의 노출된 일부 영역에 상기 주입된 도전성 불순물의 타입과 반대되는 타입의 도전성 불순물을 주입하는 단계 및 상기 P웰 및 N웰의 노출된 일부 영역 상에 상기 제1 게이트 절연막을 덮는 제2 게이트 절연막을 형성하는 단계를 포함하는 것을 특징으로 하는 듀얼 게이트 절연막 형성 공정을 포함하는 반도체 장치의 제조 방법을 제공한다. 이와 같은 본 발명의 제조 방법을 따르면, 종래에 비해 듀얼 게이트 절연막 형성공정을 단순화할 수 있으므로, 전체 제조 공정을 단순화할 수 있다.

Description

듀얼 게이트 절연막을 포함하는 반도체 장치의 제조 방법{Method for manufacturing semiconductor device comprising dual gate insulating film}
도 1 내지 도 7은 종래 기술에 의한 듀얼 게이트 절연막을 포함하는 반도체 장치의 제조 방법을 단계별로 나타낸 단면도들이다.
도 8 내지 도 14는 본 발명의 제1 실시예에 의한 듀얼 게이트 절연막을 포함하는 반도체 장치의 제조 방법을 단계별로 나타낸 단면도들이다.
도 15 및 도 16은 본 발명의 제2 실시예에 의한 듀얼 게이트 절연막을 포함하는 반도체 장치의 제조 방법을 단계별로 나타낸 단면도로써, 제1 실시예와 다른 단계만을 나타낸 도면들이다.
*도면의 주요 부분에 대한 부호설명*
40:기판 42:NMOS영역
44:PMOS영역 46, 48:제1 및 제 2게이트 절연막
42a, 42b:제1 및 제2 NMOS영역 44a, 44b:제1 및 제2 PMOS영역
P1, P2, P3 및 P4:제1 내지 제4 감광막 패턴
I1, I2, I3 및 I4:이온 주입되는 도전성 불순물
본 발명은 반도체 장치의 제조 방법에 관한 것으로써, 자세하게는 듀얼 게이트 절연막을 포함하는 반도체 장치의 제조 방법에 관한 것이다.
일반적인 셀 트랜지스터에 비해 고전압의 동작 전압이 인가되는 내압 트랜지스터는 일반적 셀 트랜지스터에 비해 게이트 절연막이 두껍게 형성된다. 이와 같이 서로 다른 동작 전압이 인가되는 트랜지스터가 동일 칩내에 형성되는 경우, 게이트 절연막의 두께를 다르게 형성해야하고, 그에 따라 문턱 전압 조절을 위한 이온 주입 공정도 트랜지스터 형성영역에 따라 달라야 한다. 따라서, 단일 동작 전압이 인가되는 칩의 제조 공정에 비해 듀얼 게이트 절연막을 포함하는 칩의 제조 공정은 복잡한 것이 사실이다.
예를 들어, 도 1을 참조하면, 종래 기술에 따른 듀얼 게이트 산화막 형성 방법은 먼저 기판(10)에 N-채널 모스(MOS:Metal Oxide Semiconductor)트랜지스터 형성 영역(12, 이하 'NMOS영역'이라 한다)과 P-채널 모스 트랜지스터 형성 영역(14, 이하 'PMOS영역'이라 한다)이 설정된다. NMOS영역(12)은 다시 게이트 절연막의 두께가 얇은 트랜지스터가 형성되는 제1 NMOS영역(12a)과 게이트 절연막의 두께가 두꺼운 트랜지스터가 형성되는 제2 NMOS영역(12b)으로 나눠지고, PMOS영역(14) 역시 게이트 절연막의 두께가 얇은 트랜지스터가 형성되는 제1 PMOS영역(14a)과 게이트 절연막의 두께가 두꺼운 트랜지스터가 형성되는 제2 PMOS영역(14b)으로 다시 나눠진다. 기판(10) 상에 NMOS영역(12)을 덮는 제1 포토레지스트막 패턴(16)이 형성되고, 이를 마스크로 하여 PMOS영역(14)에 N웰(well) 및 문턱 전압 조절을 위한 도전 성 불순물(18)이 이온주입된다. 이후, 제1 포토레지스트막 패턴(16)이 제거된다.
계속해서, 도 2에 도시된 바와 같이, 기판(10) 상에 PMOS영역(14)을 덮는 제2 포토레지스트막 패턴(20)이 형성되고, 이를 마스크로 하여 NMOS영역(12) 전체에 P웰 형성 및 문턱 전압 조절을 위한 도전성 불순물(22)이 이온 주입된다. 이후, 제2 포토레지스트막 패턴(20)이 제거된다.
도 3 도시된 바와 같이, 제2 포토레지스트막 패턴(20)이 제거된 후, 기판(10) 상에 NMOS영역(12) 전체와 제2 PMOS영역(14b)을 덮는 제3 포토레지스트막 패턴(24)이 형성되고, 이를 마스크로 하여 노출된 제1 PMOS 영역(14a) 문턱 전압 조절을 위한 도전성 불순물(26)이 이온주입된다. 이후, 제3 포토레지스트막 패턴(24)이 제거된다.
도 4에 도시된 바와 같이, 기판(10) 상에 PMOS영역(14) 전체와 제2 NMOS영역(12b)을 덮는 제4 포토레지스트막 패턴(28)이 형성되고, 이를 마스크로 하여 노출된 제1 NMOS영역(12a)에 문턱 전압 조절을 위한 도전성 불순물(30)을 이온주입한다. 이후, 제4 포토레지스트막 패턴(28)을 제거한다.
도 5에 도시된 바와 같이, 제4 포토레지스트막 패턴(28)이 제거된 기판(10) 상에 제1 게이트 절연막(32)이 형성되고, 계속해서 도 6에 도시된 바와 같이, 제1 게이트 절연막(32) 중, 제1 NMOS영역(12a) 및 제1 PMOS영역(14a)을 덮는 게이트 절연막이 제거된다. 제2 NMOS영역(12b) 및 제2 PMOS영역(14b) 상에만 게이트 절연막이 남게 된다.
도 7을 참조하면, 도 6의 결과물 전면에 제2 게이트 절연막(34)이 형성된다. 이 결과, 제1 NMOS영역(12a) 및 제1 PMOS영역(14a) 상에는 제2 게이트 절연막(34)만으로 구성되는 얇은 게이트 절연막이 형성되고, 제2 NMOS영역(12b) 및 제2 PMOS영역(14b) 상에는 제1 및 제2 게이트 절연막(32, 34)으로 구성되는 두꺼운 게이트 절연막이 형성된다. 이렇게 해서 NMOS영역(12) 및 PMOS영역(14)에 듀얼 게이트 절연막이 형성되고, 후속 공정에서 각 영역별 트랜지스터 형성 공정이 진행된다.
이와 같이, 종래 기술에 의한 듀얼 게이트 절연막 형성 공정을 포함하는 반도체 장치의 제조 방법은 싱글 게이트 절연막 형성 공정에 비해 사진 및 식각 공정이 추가되는 등 제조 공정이 복잡해지는 문제가 있다.
따라서, 본 발명이 이루고자하는 기술적 과제는 상술한 종래 기술의 문제점을 개선하기 위한 것으로서, 공정을 단순화할 수 있는 듀얼(dual) 게이트 절연막 형성 공정을 포함하는 반도체 장치의 제조 방법을 제공함에 있다.
상기 기술적 과제를 달성하기 위하여, 본 발명은 P웰 및 N웰을 포함하는 기판 상에 상기 두 웰을 덮는 제1 게이트 절연막을 형성하는 제1 단계와 상기 P웰 및 N웰의 일부 영역을 노출시키는 제2 단계와 상기 P웰 및 N웰의 노출된 일부 영역에 도전성 불순물을 주입하는 제3 단계와 상기 주입된 도전성 불순물의 타입과 동일한 타입의 웰의 노출된 일부 영역에 상기 주입된 도전성 불순물의 타입과 반대되는 타입의 도전성 불순물을 주입하되, 상기 제3 단계에서 주입하는 도전성 불순물보다 고농도로 주입하는 제4 단계와 상기 P웰 및 N웰의 노출된 일부 영역 상에 상기 제1 게이트 절연막을 덮는 제2 게이트 절연막을 형성하는 제5 단계를 포함하는 것을 특징으로 하는 듀얼 게이트 절연막 형성 공정을 포함하는 반도체 장치의 제조 방법을 제공한다.
이 과정에서, 제2 및 제3 단계는 상기 제1 게이트 절연막 상에 상기 P웰 및 N웰의 일부 영역을 한정하는 감광막 패턴을 형성하는 단계와 상기 감광막 패턴을 식각마스크로 하여 상기 제1 게이트 절연막의 노출된 영역을 식각하는 단계와 상기 감광막 패턴을 마스크로 사용하여 상기 P웰 및 N웰의 노출된 일부 영역에 도전성 불순물을 이온 주입하는 단계와 상기 감광막 패턴을 제거하는 단계를 더 포함한다.
또한, 본 발명은 상기 기술적 과제를 달성하기 위하여, P웰 및 N웰을 포함하는 기판 상에 상기 두 웰을 덮는 제1 게이트 절연막을 형성하는 제1 단계와 상기 P웰 및 N웰의 일부 영역에 도전성 불순물을 주입하는 제2 단계와 상기 제1 게이트 절연막 중에서 상기 도전성 불순물의 주입에 노출된 부분을 제거하여 상기 P웰 및 N웰의 상기 도전성 불순물이 주입된 부분을 노출시키는 제3 단계와 상기 주입된 도전성 불순물의 타입과 동일한 타입의 웰의 노출된 영역에 상기 주입된 도전성 불순물의 타입과 반대되는 타입의 도전성 불순물을 주입하되, 상기 제2 단계에서 주입하는 도전성 불순물보다 고농도로 주입하는 제4 단계와 상기 P웰 및 N웰의 노출된 일부 영역 상에 상기 제1 게이트 절연막을 덮는 제2 게이트 절연막을 형성하는 제5 단계를 포함하는 것을 특징으로 하는 듀얼 게이트 절연막 형성 공정을 포함하는 반도체 장치의 제조 방법을 제공한다.
이와 같이, 본 발명의 듀얼 게이트 절연막 형성 공정은 종래의 듀얼 게이트 절연막 형성 공정에 비해 단순하므로, 종래의 듀얼 게이트 절연막 형성 공정을 포함하는 반도체 장치의 제조 공정을 단순화할 수 있다.
이하, 본 발명의 실시예에 의한 듀얼 게이트 절연막 형성과 관련하여 공정을 줄일 수 있는 반도체 장치의 제조 방법을 첨부된 도면들을 참조하여 상세하게 설명한다. 이 과정에서 도면에 도시된 층이나 영역들의 두께는 명세서의 명확성을 위해 과장되게 도시된 것이다.
<제1 실시예>
도 8을 참조하면, 기판(40)을 소정의 영역을 설정한다. 예컨대 P웰 형성 영역(42)과 N웰 형성 영역(44)을 설정한다. 이러한 기판(40) 상에 제1 감광막(미도시)을 도포한 다음, 패터닝하여 P웰 형성 영역(42)은 덮고 N웰 형성 영역(44)은 노출되는 제1 감광막 패턴(P1)을 형성한다. 제1 감광막 패턴(P1)은 포토레지스트막 패턴이다. 감광막 패턴(P1)을 마스크로 사용하여 N웰 형성을 위한 도전성 불순물(I1)을 N웰 형성 영역(44)에 주입한다. 도전성 불순물(I1)은 이온 주입 방식으로 주입하는 것이 바람직하나, 확산 등 다른 방식을 이용할 수도 있다. 이렇게 함으로써, N웰 형성 영역(44)에 소정의 깊이로 N웰이 형성된다. 이후, 제1 감광막 패턴(P1)을 에싱 및 스트립하여 제거한다.
계속해서, 도 9에 도시한 바와 같이 제1 감광막 패턴(P1)을 제거한 기판(40) 상에 다시 제2 감광막(미도시)을 도포한 다음, 패터닝하여 P웰 형성 영역(42) 만이 노출되는 제2 감광막 패턴(P2)을 형성한다. 제2 감광막 패턴(P2)을 마스크로 사용하여 P웰 형성 영역(42)에 P웰을 형성하기 위한 도전성 불순물(I2)을 주입한다. 도 전성 불순물(I2)은 이온 주입 방식으로 주입하는 것이 바람직하다. 이렇게 해서 P웰 형성 영역(42)에 P웰이 형성된다. 이후, 제2 감광막 패턴(P2)을 제거한다. 이하, P웰 및 N웰 형성 영역(42, 44)을 P웰 및 N웰 영역(42, 44)이라 한다.
한편, P웰 영역(42)은 제1 및 제2 NMOS영역(42a, 42b)으로, N웰 영역(44)은 제1 및 제2 PMOS영역(44a, 44b)으로 나누어져 있다. 제1 NMOS영역(42a) 및 제1 PMOS영역(44a)은 각각 제1 두께의 게이트 절연막을 갖는 NMOS 및 PMOS 트랜지스터가 형성되는 영역이고, 제2 NMOS영역(42a) 및 제2 PMOS영역(44b)은 각각 제2 두께의 게이트 절연막을 갖는 NMOS 및 PMOS 트랜지스터가 형성되는 영역인 것이 바람직하지만, 반대인 경우도 무방하다. 이때, 상기 제2 두께의 게이트 절연막은 상기 제1 두께의 게이트 절연막보다 두껍고 제2 NMOS영역(42b)과 제1 PMOS영역(44a)은 서로 인접해 있다. 제2 NMOS영역(42b) 및 제2 PMOS영역(44b)의 문턱 전압 조절을 위한 도전성 불순물 주입은 도전성 불순물들(I1, I2)을 주입하는 과정에서 함께 이루어진다.
도 10을 참조하면, P웰 및 N웰 영역(42, 44)이 형성된 기판(40) 상에 제1 게이트 절연막(46)을 형성한다. 제1 게이트 절연막(46)은 실리콘 산화막을 성장시켜 형성한다. 하지만, 다른 방법, 예컨대 원자층 증착법(ALD)으로 형성할 수도 있다. 제1 게이트 절연막(46) 상에 감광막(미도시)을 형성한 다음, 상기 감광막을 프리 베이크하고 패터닝하여 도 11에 도시한 바와 같이 제1 게이트 절연막(46)중 제2 NMOS영역(42b) 및 제2 PMOS영역(44b)에 대응하는 부분을 덮는 제3 감광막 패턴(P3)을 형성한다. 곧, 제1 게이트 절연막(46)중 제1 NMOS영역(42a) 및 제1 PMOS영역(44a)에 대응하는 부분은 노출된다. 제3 감광막 패턴(P3)을 식각 마스크로 사용하여 제1 게이트 절연막(46)의 노출된 부분을 제거한다. 이렇게 해서, 도 12에 도시한 바와 같이 기판(40)의 제1 NMOS영역(42a) 및 제1 PMOS영역(44a)이 노출된다. 계속해서, 제3 감광막 패턴(P3)을 마스크로 사용하여 기판(40)의 전면에 도전성 불순물(I3)을 주입하고 제3 감광막 패턴(P3)을 에싱 및 스트립하여 제거한다. 이렇게 해서 제1 NMOS영역(42a) 및 제1 PMOS영역(44a)에 문턱 전압 조절을 위한 도전성 불순물이 주입되게 된다. 도전성 불순물(I3)은 이온 주입 방식으로 주입하는 것이 바람직하다.
도 13을 참조하면, 기판(40) 상에 제1 NMOS영역(42a)만 노출되도록 제4 감광막 패턴(P4)을 형성한다. 제4 감광막 패턴(P4)을 마스크로 사용하여 제1 NMOS영역(42a)에 문턱 전압 조절을 위한 도전성 불순물(I4)을 주입한다. 이때, 제1 NMOS영역(42a)에 도전성 불순물(I3)이 이미 주입되어 있으므로, 도전성 불순물(I4)은 도전성 불순물(I3)을 주입할 때보다 고농도로 주입하는 것이 바람직하다. 이후, 제4 감광막 패턴(P4)을 에싱 및 스트립함으로써 제거한다. 도전성 불순물(I4)은 상기한 도전성 불순물 주입과 동일한 방식으로 주입한다.
도 14를 참조하면, 기판(40) 상에 노출된 제1 NMOS영역(42a) 및 제1 PMOS영역(44a)을 덮고, 제2 NMOS영역(42b) 및 제2 PMOS영역(44b) 상에 형성된 제1 게이트 절연막(46)을 덮는 제2 게이트 절연막(48)을 형성한다. 이 결과, 제1 NMOS영역(42a) 및 제1 PMOS영역(44a) 상에 제2 게이트 절연막(48)이 형성되고, 제2 NMOS영역(42b) 및 제2 PMOS영역(44b) 상에 제1 및 제2 게이트 절연막(46, 48)이 되 어 P웰영역(42) 및 N웰 영역(44) 각각에 두께가 영역별로 다른 이원화된 게이트 절연막이 형성된다. 이후, P웰 및 N웰영역(42, 44)을 구성하는 상기 각 영역들에 정해진 역할을 하도록 트랜지스터를 형성하고, 기타 반도체 소자, 예컨대 커패시터 등을 형성함으로써 동일칩 내에 이원화된 두께를 갖는 트랜지스터를 구비하는 반도체 장치가 형성된다.
<제2 실시예>
도 10에 도시한 바와 같이, 기판(40) 상에 제1 게이트 절연막(46)을 형성하는 단계까지는 제1 실시예에 따라 실시한다.
도 15를 참조하면, 제1 게이트 절연막(46) 상에 제2 NMOS영역(42b) 및 제2 PMOS영역(44b)을 덮고 나머지 영역은 노출시키는 제3 감광막 패턴(P3)을 형성한다. 제3 감광막 패턴(P3)을 마스크로 사용하여 제1 게이트 절연막(46) 상에 제1 NMOS영역(42a) 및 제1 PMOS영역(44a)의 문턱 전압 조절을 위한 도전성 불순물(I3)을 주입한다. 이때, 도전성 불순물(I3)은 이온 주입 방식으로 주입하는 것이 바람직하나, 제1 실시예와 달리 제1 게이트 절연막(46)을 제거하지 않은 상태에서 주입하므로, 제1 실시예에 비해 이온 주입에너지는 크게 하는 것이 바람직하다.
계속해서, 도 16에 도시한 바와 같이 제1 게이트 절연막(46)의 노출된 부분, 곧 도전성 불순물(I3)의 주입 과정에서 노출된, 제1 NMOS영역(42a) 및 제1 PMOS영역(44a)을 덮은 부분을 제3 감광막 패턴(P3)을 식각 마스크로 하여 제거한다. 이렇게 해서, 기판(40)의 제1 NMOS영역(42a) 및 제1 PMOS영역(44a)이 노출된다. 이후, 제 3 감광막 패턴(P3)도 제거한다. 이후의 공정은 도 13 및 도 14에 도시한 제1 실 시예를 따라 진행한다.
상기한 설명에서 많은 사항이 구체적으로 기재되어 있으나, 그들은 발명의 범위를 한정하는 것이라기보다, 바람직한 실시예의 예시로서 해석되어야 한다. 예들 들어 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자라면 제1 실시예에 의한 듀얼 게이트 절연막 형성 과정에서 제1 NMOS영역(42a) 및 제1 PMOS영역(44a) 상에 형성된 제1 게이트 절연막(46)을 제거한 후, 도전성 불순물(I3)을 이온 주입하는 과정에서 이온 주입에 따른 제1 NMOS영역(42a) 및 제1 PMOS영역(44a)의 표면 손상을 방지하기 위해 제1 게이트 절연막(46)의 일부는 도전성 불순물(I3) 주입을 완료한 다음 제거하는 방법을 제시할 수도 있을 것이다. 본 발명의 이와 같은 다양한 변형 가능성 때문에 본 발명의 범위는 설명된 실시예에 의하여 정하여 질 것이 아니고 특허 청구범위에 기재된 기술적 사상에 의해 정하여져야 한다.
상술한 바와 같이, 이와 같이, 본 발명의 듀얼 게이트 절연막 형성 공정은 종래의 듀얼 게이트 절연막 형성 공정과 달리 제1 게이트 절연막을 형성한 다음, 그 일부를 제거하고 제1 게이트 절연막이 제거된 부분에 도전성 불순물을 주입하거나, 형성된 제1 게이트 절연막 위로 상기 도전성 불순물을 먼저 주입하고 도전성 불순물에 노출된 부분을 제거하므로, 종래의 듀얼 게이트 절연막 형성 공정을 포함하는 반도체 장치의 제조 공정을 단순화할 수 있다.

Claims (3)

  1. P웰 및 N웰을 포함하는 기판 상에 상기 두 웰을 덮는 제1 게이트 절연막을 형성하는 제1 단계;
    상기 P웰 및 N웰의 일부 영역을 노출시키는 제2 단계;
    상기 P웰 및 N웰의 노출된 일부 영역에 도전성 불순물을 주입하는 제3 단계;
    상기 주입된 도전성 불순물 타입과 동일한 타입의 웰의 노출된 일부 영역에 상기 주입된 도전성 불순물의 타입과 반대되는 타입의 도전성 불순물을 주입하되, 상기 제3 단계에서 주입하는 도전성 불순물보다 고농도로 주입하는 제4 단계; 및
    상기 P웰 및 N웰의 노출된 일부 영역 상에 상기 제1 게이트 절연막을 덮는 제2 게이트 절연막을 형성하는 제5 단계를 포함하는 것을 특징으로 하는 듀얼 게이트 절연막 형성 공정을 포함하는 반도체 장치의 제조 방법.
  2. 제 1 항에 있어서, 상기 제2 및 제3 단계는,
    상기 제1 게이트 절연막 상에 상기 P웰 및 N웰의 일부 영역을 한정하는 감광막 패턴을 형성하는 단계;
    상기 감광막 패턴을 식각마스크로 하여 상기 제1 게이트 절연막의 노출된 영역을 식각하는 단계;
    상기 감광막 패턴을 마스크로 사용하여 상기 P웰 및 N웰의 노출된 일부 영역에 도전성 불순물을 이온 주입하는 단계; 및
    상기 감광막 패턴을 제거하는 단계를 더 포함하는 것을 특징으로 하는 듀얼 게이트 절연막 형성 공정을 포함하는 반도체 장치의 제조 방법.
  3. P웰 및 N웰을 포함하는 기판 상에 상기 두 웰을 덮는 제1 게이트 절연막을 형성하는 제1 단계;
    상기 P웰 및 N웰의 일부 영역에 도전성 불순물을 주입하는 제2 단계;
    상기 제1 게이트 절연막 중 상기 도전성 불순물의 주입에 노출된 부분을 제거하여 상기 P웰 및 N웰의 상기 도전성 불순물이 주입된 부분을 노출시키는 제3 단계;
    상기 주입된 도전성 불순물의 타입과 동일한 타입의 웰의 노출된 영역에 상기 주입된 도전성 불순물의 타입과 반대되는 타입의 도전성 불순물을 주입하되, 상기 제2 단계에서 주입하는 도전성 불순물보다 고농도로 주입하는 제4 단계; 및
    상기 P웰 및 N웰의 노출된 일부 영역 상에 상기 제1 게이트 절연막을 덮는 제2 게이트 절연막을 형성하는 제5 단계를 포함하는 것을 특징으로 하는 듀얼 게이트 절연막 형성 공정을 포함하는 반도체 장치의 제조 방법.
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