KR100356824B1 - 반도체장치의 제조방법 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 26
- 238000004519 manufacturing process Methods 0.000 title abstract description 17
- 239000000758 substrate Substances 0.000 claims abstract description 45
- 238000000034 method Methods 0.000 claims abstract description 37
- 238000005468 ion implantation Methods 0.000 claims abstract description 25
- 229920002120 photoresistant polymer Polymers 0.000 claims description 6
- 238000001039 wet etching Methods 0.000 claims description 4
- 230000001590 oxidative effect Effects 0.000 claims description 2
- 238000000206 photolithography Methods 0.000 claims 1
- 239000002019 doping agent Substances 0.000 abstract description 14
- 230000009977 dual effect Effects 0.000 abstract description 11
- 150000002500 ions Chemical class 0.000 abstract description 7
- 230000000873 masking effect Effects 0.000 abstract description 4
- 230000005465 channeling Effects 0.000 description 3
- 230000003647 oxidation Effects 0.000 description 3
- 238000007254 oxidation reaction Methods 0.000 description 3
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 2
- 238000001312 dry etching Methods 0.000 description 2
- 238000009413 insulation Methods 0.000 description 2
- 238000002955 isolation Methods 0.000 description 2
- 238000000059 patterning Methods 0.000 description 2
- 239000000047 product Substances 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- 239000013589 supplement Substances 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 1
- 230000015556 catabolic process Effects 0.000 description 1
- 230000000593 degrading effect Effects 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 239000007943 implant Substances 0.000 description 1
- 238000010405 reoxidation reaction Methods 0.000 description 1
- 230000008719 thickening Effects 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
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- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
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- H01L21/8232—Field-effect technology
- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
- H01L21/823462—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the gate insulating layers, e.g. different gate insulating layer thicknesses, particular gate insulator materials or particular gate insulator implants
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/26—Bombardment with radiation
- H01L21/263—Bombardment with radiation with high-energy radiation
- H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
- H01L21/266—Bombardment with radiation with high-energy radiation producing ion implantation using masks
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- Physics & Mathematics (AREA)
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- General Physics & Mathematics (AREA)
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- Computer Hardware Design (AREA)
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- Power Engineering (AREA)
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Abstract
본 발명은 반도체장치의 제조방법에 관한 것으로서 특히, 제 1 영역과 제 2 영역이 정의된 반도체기판상에 두꺼운 게이트절연막을 형성한 후 제 1 영역을 마스크층으로 덮은 다음 노출된 제 2 영역에 문턱전압 조절용 추가이온주입을 실시한 후 제 2 영역의 게이트절연막을 제거하고 다시 노출된 제 2 영역의 표면에 얇은 게이트절연막을 형성하여 추가마스킹 공정없이도 두꺼운 게이트절연막 제거시 소모되는 도판트양을 보충하여 제조원가 절감 및 소자특성을 향상시키도록 한 반도체장치의 서로 다른 두께를 갖는 듀알 게이트절연막 형성방법에 관한 것이다. 본 발명에 따른 반도체장치의 제조방법은 제 1 영역과 제 2 영역이 정의된 반도체 기판상에 제 1 두께의 제 1 게이트절연막을 형성하는 제 1 단계와, 상기 제 1 게이트절연막을 포함하는 상기 제 1 영역을 마스크층으로 덮는 제 2 단계와, 상기 마스크층으로 보호되지 않는 상기 제 2 영역의 상기 제 1 게이트절연막 하부의 상기 기판 표면에 문턱전압조절용 추가이온주입으로 이온매몰층을 형성하는 제 3 단계와, 상기 마스크층으로 보호되지 않는 상기 제 1 게이트절연막을 제거하여 상기 제 2 영역의 상기 기판 표면을 노출시키는 제 4 단계와, 상기 마스크층을 제거하는 제 5 단계와, 노출된 상기 제 2 영역의 상기 기판 상에 제 2 두께의 제 2 게이트절연막을 형성하는 제 6 단계을 포함하여 이루어진다.
Description
본 발명은 반도체장치의 제조방법에 관한 것으로서 특히, 제 1 영역과 제 2 영역이 정의된 반도체기판상에 두꺼운 게이트절연막을 형성한 후 제 1 영역을 마스크층으로 덮은 다음 노출된 제 2 영역에 문턱전압 조절용 추가이온주입을 실시한 후 제 2 영역의 게이트절연막을 제거하고 다시 노출된 제 2 영역의 표면에 얇은 게이트절연막을 형성하여 추가마스킹 공정없이도 두꺼운 게이트절연막 제거시 소모되는 도판트양을 보충하여 제조원가 절감 및 소자특성을 향상시키도록 한 반도체장치의 서로 다른 두께를 갖는 듀알 게이트절연막 형성방법에 관한 것이다.
최근에 화상, 음성 및 문자 등을 동시에 표현하는 멀티미디어(multimedia) 등과 같은 시스템(system)은 다양하고 복잡하며 향상된 기능을 가지면서 소형화 및 경량화가 요구되고 있다. 이와 같이 요구를 충족시키기 위해서는 시스템을 구성하는 서로 다른 기능을 갖는 반도체회로들을 통합하여 동일한 칩에 형성하는 1칩(one chip)화 하는 기술이 개발되고 있다.
1칩화된 반도체회로는 서로 다른 기능을 가지며 서로 다른 전원에서 동작하는 다수의 회로가 동일한 반도체기판에 본래의 기능과 성능이 유지되도록 형성되어야 한다. 즉, 동일한 반도체기판 상에 서로 다른 구동 전압을 갖는 트랜지스터의 구성이 필요하며, 이를 구현하기 위해서는 소자들의 문턱전압(threshold voltage)을 서로 다르도록 조절하여야 한다.
반도체소자의 입력/출력단자 부위와 실질적으로 로직(logic)이 동작하는 코아(core) 부위의 동작전압이 각기 다르게 요구되는 경우의 제품에 대하여 듀알 게이트산화막 형성공정으로 그 요구를 충족시키는데 본 발명에서는 상술한 공정을 단일공정으로 단순화하고 제조원가를 절감하는데 그 목적이 있다.
종래 기술에서는 하나의 칩에서 서로 다른 동작전압을 요구하는 소자제작에 있어서 게이트산화막의 두께를 다르게하기 위하여 듀알 게이트산화막 프로세스(dual gate oxide process)를 채용한다. 즉, 종래 기술에서는 반도체기판에 대한 초기 산화공정 후 일측의 산화막을 제거하고 동시에 타측의 잔류한 산화막의 두께를 낮춘후, 다시 재산화공정으로 산화막을 양측에 모두 성장시켜 두께가 서로 다른 산화막을 하나의 칩에 형성한다.
그러나, 일측의 최초 산화막 제거시 문턱전압 등의 소자특성을 최적화하기 위한 일부 도판트가 함께 제거되어 고성능 특성을 구현하여야 할 소자의 성능을 열화시킨다.
도 1a 내지 도 1d는 종래 기술에 따른 반도체장치의 듀알 게이트산화막 형성 공정단면도이다.
도 1a를 참조하면, 소자활성영역과 소자격리영역이 필드산화막(11)에 의하여 정의되고, 두꺼운 게이트절연막이 형성되는 제 1 영역(R1)과 상대적으로 얇은 게이트절연막이 형성되는 제 2 영역(R2)이 정의된 반도체 기판인 실리콘 기판(10) 상부 표면에, 서로 다른 구동전압을 갖는 모스전계효과트렌지스터(MOSFET) 제조공정으로서, 채널스톱 및 문턱전압을 조절하기 위하여 이온주입을 실시한다.
그리고, 제 1영역(R1)을 덮는 이온주입마스크(12)를 포토레지스트로 형성한 후, 기판의 전면에 문턱전압 조절용 추가 이온주입(I1)을 실시하여 제 2 영역(R2)의 상부 기판 표면부위에 도핑층(13)을 형성한다.
도 1b를 참조하면, 게이트절연막을 형성하기 위하여 제 1 절연막(14)을 노출된 기판(10) 표면을 열산화시켜 제 1 영역(R1)과 제 2 영역(R1)에 두껍게 형성한다. 후속공정에서, 제 1 영역(R1)에는 두꺼운 게이트절연막이 형성되고 제 2 영역에는 상대적으로 얇은 게이트절연막이 형성된다.
도 1c를 참조하면, 제 1 절연막을 포함하는 제 1 영역(R1)을 덮는 마스크층(15)을 기판상에 형성한다. 이때, 마스크층(15)은 제 1 절연막(14)상에 포토레지스트를 도포한 후, 노광 및 현상을 실시하여 2 영역(R2)의 제 1 절연막을 노출시키고 제 1 영역(R1)은 덮는 포토레지스트패턴(15)을 형성하여 제작한다.
그리고, 노출된 제 2 영역(R2)의 제 1 절연막을 제거하여 기판(10) 표면을 노출시킨다. 이때, 제 2 영역의 제 1 절연막 제거는 습식식각 또는 건식식각 등으로 실시하며, 이러한 제거공정시 기판에 주입된 문턱전압 조절용 이온이 일부 제거되나 도 1a 단계에서 추가 이온주입으로 도판트양을 보충시켰으므로 소자특성을 보존한다.
그러나, 전기한 바와 같이, 추가이온주입에 대한 추가 이온주입마스크가 필요하므로 공정이 복잡하고 제조원가가 증가하게 된다.
따라서, 기판의 제 1 영역(R1)에는 두꺼운 제 1 절연막(140)이 잔류한다.
도 1d를 참조하면, 마스크층을 제거한 다음, 노출된 제 2 영역(R2)의 표면에 제 2 절연막(16)을 제 1 절연막(140) 보다 얇게 형성한다. 이때, 제 2 절연막(16)은
노출된 기판 표면을 열산화시켜 형성한다.
상술한 바와 같이 종래의 기술에서는 서로 다른 구동전압을 갖는 모스형 소자를 위한 듀알 게이트산화막을 형성하기 위하여 각가의 소자의 문턱전압을 보장하기 위한 추가이온주입을 별도의 마스킹공정으로 제 1 영역을 덮고 실시하여야 하므로 제품 제조원가가 증가하고 공정이 복잡해지는 문제점이 있다.
본 발명의 목적은 동일한 칩 내에 구동 전압이 서로 다른 소자를 형성하는데 있어서, 제 1 영역과 제 2 영역이 정의된 반도체기판상에 두꺼운 게이트절연막을 형성한 후 제 1 영역을 마스크층으로 덮은 다음 노출된 제 2 영역에 문턱전압 조절용 추가이온주입을 실시한 후 제 2 영역의 게이트절연막을 제거하고 다시 노출된 제 2 영역의 표면에 얇은 게이트절연막을 형성하여 추가마스킹 공정없이도 두꺼운 게이트절연막 제거시 소모되는 도판트양을 보충하여 제조원가 절감 및 소자특성을 향상시키도록 한 반도체장치의 서로 다른 두께를 갖는 듀알 게이트절연막 형성방법을 제공함에 있다.
상기 목적들을 달성하기 위한 본 발명에 따른 반도체장치의 제조방법은 제 1 영역과 제 2 영역이 정의된 반도체 기판상에 제 1 두께의 제 1 게이트절연막을 형성하는 제 1 단계와, 상기 제 1 게이트절연막을 포함하는 상기 제 1 영역을 마스크층으로 덮는 제 2 단계와, 상기 마스크층으로 보호되지 않는 상기 제 2 영역의 상기 제 1 게이트절연막 하부의 상기 기판 표면에 문턱전압조절용 추가이온주입으로 이온매몰층을 형성하는 제 3 단계와, 상기 마스크층으로 보호되지 않는 상기 제 1 게이트절연막을 제거하여 상기 제 2 영역의 상기 기판 표면을 노출시키는 제 4 단계와, 상기 마스크층을 제거하는 제 5 단계와, 노출된 상기 제 2 영역의 상기 기판 상에 제 2 두께의 제 2 게이트절연막을 형성하는 제 6 단계을 포함하여 이루어진다.
바람직하게는, 상기 제 6 단계 이후, 상기 제 1 절연막과 제 2 절연막을 게이트산화막으로 이용하여 서로 다른 동작전압을 갖는 트랜지스터제조공정을 실시하는 단계를 더 포함하여 이루어지고, 상기 제 1 두께는 상기 제 2 두께보다 두껍게 형성하며, 상기 제 1 게이트절연막과 제 2 게이트절연막은 열산화방법으로 형성된 산화막으로 형성한다.
도 1a 내지 도 1d는 종래 기술에 따른 반도체장치의 듀알 게이트산화막 형성 공정단면도
도 2a 내지 도 2d는 본 발명에 따른 반도체장치의 듀알 게이트산화막 형성공정 단면도
본 발명은 서로 다른 구동전압을 갖는 소자의 문턱전압을 확보하기 위한 추가이온주입을 별도의 이온주입마스크 형성공정 없이 두꺼운 게이트절연막이 형성되는 제 1 영역을 마스크로 덮고 문턱전압조절용 추가 이온주입 및 두꺼운 게이트절연막을패터닝하여 하나의 마스크로 제 1 게이트절연막 형성 및 추가이온주입을 동시에 달성한다. 따라서, 본 발명에서는 추가마스크 형성공정 단계를 생략하므로 제조원가 잘감 및 소자특성을 향상시켜 수율 증대를 도모할 수 있다.
즉, 본 발명에서는 로직 및 디램소자 제조공정시 하나의 칩에 서로 다른 두께를 갖는 게이트산화막을 구비하는 트랜지스터를 구현하기 위하여, 얇은 게이트산화막이 형성되는 기판 표면에 이온주입된 도판트의 일부가 두꺼운 게이트산화막 제거시 동시에 제거되는 문제점을 개선하기 위하여 마스크공정을 추가하는 종래 기술과 달리 두꺼운 게이트산화막 패터닝용 마스크를 추가이온주입 마스크로 이용하여 추가이온주입을 실시하는 방법으로 부족한 도판트양을 보충한다.
또한, 본 발명에서는 추가이온주입을 기판 전표면에 형성된 두꺼운 게이트산화막이 형성된 상태에서 실시하므로 추가이온주입에 의한 기판 표면의 손상 및 도판트의 Rp(range of projection) 제어가 용이하여 도판트에 의한 채널링효과를 개선하며, 이후 형성되는 얇은 게이트산화막의 특성을 향상시킨다.
듀알 게이트산화막이 요구되는 경우를 예로 들면, 로직(logic)의 경우 입출력부위와 메인 코아(main core) 부위의 동작전압을 다르게 하여 설계되고 시스템 경우에서도 그와 같이 요구하는 경향이 커지고 있다. 이는 데이타의 입출력시 외부전압을 그대로 수용하여 로직을 동작시키고 메인 코아에서는 낮은 전압으로 동작시키려는 의도 때문이다. 따라서 이에 따른 게이트산화막의 항복전압(breakdown voltage)과 문턱전압(threshold voltage)의 문제가 제기되는데 이를 위하여 듀알 게이트산화막 형성공정을 사용한다.
이하, 첨부한 도면을 참조하여 본 발명을 상세히 설명한다.
도 2a 내지 도 2d는 본 발명에 따른 반도체장치의 듀알 게이트산화막 형성공정 단면도이다.
도 2a를 참조하면, 소자활성영역과 소자격리영역이 필드산화막(21)에 의하여 정의되고, 두꺼운 게이트절연막이 형성되는 제 1 영역(R3)과 상대적으로 얇은 게이트절연막이 형성되는 제 2 영역(R4)이 정의된 반도체 기판인 실리콘 기판(20) 상부 표면에, 서로 다른 구동전압을 갖는 모스전계효과트렌지스터(MOSFET) 제조공정으로서, 채널스톱 및 문턱전압을 조절하기 위하여 이온주입을 실시한다. 이때, 제 1 영역과 제 2 영역은 서로 다른 도전형의 웰을 형성할 수 있다.
도 2b를 참조하면, 게이트절연막을 형성하기 위하여 제 1 절연막(22)을 노출된 기판(20) 표면을 열산화시켜 제 1 영역(R3)과 제 2 영역(R4)을 덮도록 두껍게 형성한다. 후속공정에서, 제 1 영역(R3)에는 두꺼운 게이트절연막이 형성되고 제 2 영역(R4)에는 상대적으로 얇은 게이트절연막이 형성된다.
도 2c를 참조하면, 제 1영역(R3)을 덮는 마스크층(23)을 포토레지스트로 형성한 후, 기판의 전면에 문턱전압 조절용 추가 이온주입(I2)을 실시하여 제 2 영역(R4)의 제 1 절연막(22) 하부에 위치한 상부 기판 표면 부위에 도핑층(24)을 형성한다. 이때, 마스크층(23)은 제 1 절연막(22)상에 포토레지스트를 도포한 후, 노광 및 현상을 실시하여 제 2 영역(R4)의 제 1 절연막(22)을 노출시키고 제 1 영역(R3)은 덮는 포토레지스트패턴(23)을 형성하여 제작한다. 또한, 추가이온주입(I2)을 기판 전표면에 형성된 두꺼운 게이트산화막인 제 1 절연막(22)이 형성된 상태에서 실시하므로 추가이온주입에 의한 기판 표면의 손상 및 도판트의 Rp(range of projection) 제어가 용이하여 도판트에 의한 채널링효과를 개선하며, 이후 형성되는 얇은 게이트산화막의 특성을 향상시킨다.
도 2d를 참조하면, 추가이온주입용으로 사용된 마스크층을 식각마스크로 이용하여 노출된 제 1 절연막을 습식식각 등으로 제거하여 제 2 영역(R4)의 기판(20) 표면을 노출시킨다. 이때, 제 2 영역(R4)의 제 1 절연막 제거는 습식식각 또는 건식식각 등으로 실시하며, 이러한 제거공정시 기판에 주입된 문턱전압 조절용 이온이 일부 제거되나 도 2c 단계에서 추가 이온주입으로 도핑층(24)을 형성하여 도판트양을 보충시켰으므로 소자특성을 개선한다.
따라서, 기판의 제 1 영역(R3)에는 두꺼운 제 1 절연막(240)이 잔류한다.
그리고, 마스크층을 제거하여 잔류한 제 1 절연막(240)의 표면을 노출시킨다.
그 다음, 노출된 제 2 영역(R4)의 표면에 제 2 절연막(25)을 제 1 절연막(240) 보다 얇게 형성한다. 이때, 제 2 절연막(16)은 노출된 기판 표면을 열산화시켜 형성한다.
이후, 도시되지는 않았지만, 상이한 두께를 갖는 제 1 절연막(240)과 제 2 절연막(25)을 게이트산화막으로 이용하여 서로 다른 구동전압을 갖는 모스 트랜지스터를 제조한다.
따라서, 본 발명은 얇은 게이트산화막이 형성되는 기판 표면에 이온주입된 도판트의 일부가 두꺼운 게이트산화막 제거시 동시에 제거되는 문제점을 개선하기 위하여마스크공정을 추가하는 종래 기술과 달리 두꺼운 게이트산화막 패터닝용 마스크를 추가이온주입 마스크로 이용하여 추가이온주입을 실시하는 방법으로 부족한 도판트양을 보충하므로 공정이 단순화되고 제조원가가 감소하며, 추가이온주입을 기판 전표면에 형성된 두꺼운 게이트산화막이 형성된 상태에서 실시하므로 추가이온주입에 의한 기판 표면의 손상 및 도판트의 Rp(range of projection) 제어가 용이하여 도판트에 의한 채널링효과를 개선하며, 이후 형성되는 얇은 게이트산화막의 특성을 향상시키는 장점이 있다.
Claims (6)
- 제 1 영역과 제 2 영역이 정의된 반도체 기판상에 제 1 두께의 제 1 게이트절연막을 형성하는 제 1 단계와,상기 제 1 게이트절연막을 포함하는 상기 제 1 영역을 마스크층으로 덮는 제 2 단계와,상기 마스크층으로 보호되지 않는 상기 제 2 영역의 상기 제 1 게이트절연막 하부의 상기 기판 표면에 문턱전압조절용 추가이온주입으로 이온매몰층을 형성하는 제 3 단계와,상기 마스크층으로 보호되지 않는 상기 제 1 게이트절연막을 제거하여 상기 제 2 영역의 상기 기판 표면을 노출시키는 제 4 단계와,상기 마스크층을 제거하는 제 5 단계와,노출된 상기 제 2 영역의 상기 기판 상에 제 2 두께의 제 2 게이트절연막을 형성하는 제 6 단계를 포함하여 이루어진 반도체장치의 제조방법.
- 청구항 1에 있어서,상기 제 1 게이트절연막과 상기 제 2 게이트절연막은 상기 기판 표면을 열산화시켜 형성하는 것이 특징인 반도체장치의 제조방법.
- 청구항 1에 있어서,상기 마스크층은 사진공정을 이용하는 포토레지스트패턴으로 형성하는 것이 특징인 반도체장치의 제조방법.
- 청구항 1에 있어서,상기 제 4 단계는 습식식각으로 노출된 상기 제 1 게이트절연막을 제거하는 것으로 이루어진 것이 특징인 반도체장치의 제조방법.
- 청구항 1에 있어서,상기 제 6 단계 이후,상기 제 1 절연막과 제 2 절연막을 게이트산화막으로 이용하여 서로 다른 동작전압을 갖는 트랜지스터제조공정을 실시하는 단계를 더 포함하여 이루어진 것이 특징인 반도체장치의 제조방법.
- 청구항 1에 있어서,상기 제 1 두께는 상기 제 2 두께보다 두껍게 형성하는 것이 특징인 반도체장치의 제조방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020010000363A KR100356824B1 (ko) | 2001-01-04 | 2001-01-04 | 반도체장치의 제조방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020010000363A KR100356824B1 (ko) | 2001-01-04 | 2001-01-04 | 반도체장치의 제조방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20020057365A KR20020057365A (ko) | 2002-07-11 |
| KR100356824B1 true KR100356824B1 (ko) | 2002-10-18 |
Family
ID=27690731
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020010000363A KR100356824B1 (ko) | 2001-01-04 | 2001-01-04 | 반도체장치의 제조방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100356824B1 (ko) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP6280747B2 (ja) | 2014-01-14 | 2018-02-14 | 三重富士通セミコンダクター株式会社 | 半導体集積回路装置及びその製造方法 |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR19990004362A (ko) * | 1997-06-27 | 1999-01-15 | 김영환 | 반도체 소자의 듀얼 게이트절연막 및 그 형성방법 |
| KR20000004483A (ko) * | 1998-06-30 | 2000-01-25 | 김영환 | 듀얼 게이트 산화막의 형성방법 |
| KR20000038221A (ko) * | 1998-12-04 | 2000-07-05 | 김영환 | 듀얼 게이트산화막 제조방법 |
| KR20000039593A (ko) * | 1998-12-15 | 2000-07-05 | 윤종용 | 반도체 소자의 듀얼 게이트 산화막 형성방법 |
-
2001
- 2001-01-04 KR KR1020010000363A patent/KR100356824B1/ko not_active IP Right Cessation
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR19990004362A (ko) * | 1997-06-27 | 1999-01-15 | 김영환 | 반도체 소자의 듀얼 게이트절연막 및 그 형성방법 |
| KR20000004483A (ko) * | 1998-06-30 | 2000-01-25 | 김영환 | 듀얼 게이트 산화막의 형성방법 |
| KR20000038221A (ko) * | 1998-12-04 | 2000-07-05 | 김영환 | 듀얼 게이트산화막 제조방법 |
| KR20000039593A (ko) * | 1998-12-15 | 2000-07-05 | 윤종용 | 반도체 소자의 듀얼 게이트 산화막 형성방법 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR20020057365A (ko) | 2002-07-11 |
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