KR20100079085A - 반도체소자 및 그 제조방법 - Google Patents

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Abstract

실시예에 따른 반도체소자는 기판에 형성된 고전압 영역; 상기 고전압 영역에 형성된 제1 드리프트 영역과 제2 드리프트 영역; 상기 고전압 영역에 형성된 소자분리막; 상기 제1 드리프트 영역과 상기 제2 드리프트 영역 상에 형성된 게이트; 및 상기 제1 드리프트 영역, 상기 제2 드리프트 영역에 각각 형성된 드레인과 소스;를 포함하는 것을 특징으로 한다.
반도체소자, 비대칭 트랜지스터

Description

반도체소자 및 그 제조방법{Semiconductor and Method for Manufacturing thereof}
실시예는 반도체소자 및 그 제조방법에 관한 것이다.
종래기술에 의한 고전압(High Voltage) 비대칭(Asymmetric) MOS 트랜지스터(Transistor)의 경우 소스(Source) 영역이 로직 졍션(Logic Junction)으로 이루어져 있어 소스 드라이버(Source Driver) IC 또는 게이트 드라이버(Gate Driver) IC에서 시리얼 트랜지스터(Serial Transistor)나 레벨 쉬프트(Level Shift) 회로에 사용되어 질 경우 소스(Source) 영역과 벌크(Bulk) 영역이 동 전위가 아닐 경우 사용에 제한을 받았다.
또한, 이를 개선하기 위해 대칭 트랜지스터(Symmetric Transistor) 구조로 형성할 경우 길이(Length) 방향의 트랜지스터 피치(Transistor Pitch)가 증가되어 칩 사이즈(Chip Size)가 증대되는 문제가 있다.
실시예는 소스(Source) 영역과 벌크(Bulk) 영역의 동 전위 여부에 상관 없이 고전압(High Voltage) 인가 시에도 사용할 수가 있는 반도체소자 및 그 제조방법을 제공하고자 한다.
또한, 실시예는 길이(Length) 방향으로 트랜지스터 피치(Transistor Pitch) 감소로 인한 칩 사이즈(Chip Size)를 감소시킬 수 있는 반도체소자 및 그 제조방법을 제공하고자 한다.
실시예에 따른 반도체소자는 기판에 형성된 고전압 영역; 상기 고전압 영역에 형성된 제1 드리프트 영역과 제2 드리프트 영역; 상기 고전압 영역에 형성된 소자분리막; 상기 제1 드리프트 영역과 상기 제2 드리프트 영역 상에 형성된 게이트; 및 상기 제1 드리프트 영역, 상기 제2 드리프트 영역에 각각 형성된 드레인과 소스;를 포함하는 것을 특징으로 한다.
또한, 실시예에 따른 반도체소자의 제조방법은 기판에 고전압 영역을 형성하는 단계; 상기 고전압 영역에 제1 드리프트 영역과 제2 드리프트 영역을 형성하는 단계; 상기 고전압 영역에 소자분리막을 형성하는 단계; 상기 제1 드리프트 영역과 상기 제2 드리프트 영역 상에 게이트를 형성하는 단계; 및 상기 제1 드리프트 영역, 상기 제2 드리프트 영역에 각각 드레인과 소스를 형성하는 단계;를 포함하는 것을 특징으로 한다.
실시예에 따른 반도체소자 및 그 제조방법에 의하면, 고전압(High Voltage) 비대칭 트랜지스터(Asymmetric Transistor)의 소스(Source) 영역을 드레인(Drain) 영역과 동일하게 HVN-[NDRIFT] 이온주입을 통한 HV Junction으로 구성하여 소스(Source) 영역과 벌크(Bulk) 영역의 동 전위 여부에 상관 없이 고전압(High Voltage) 인가 시에도 사용할 수 있는 장점을 사용하여 일반적인 고전압(High Voltage) 트랜지스터(Transistor) 뿐만 아니라 LDI(LCD Driver IC)의 소스 드라이버(Source Driver) IC 또는 게이트 드라이버(Gate Driver) IC의 시리얼 트랜지스터(Serial Transistor) 회로나 레벨 쉬프트(Level Shift) 단에 적용하여 효율적인 특성 확보를 할 수가 있다.
또한, 실시예에 의하면 트랜지스터 피치(Transistor Pitch) 감소로 인한 칩 사이즈(Chip Size) 감소 효과를 가져와 기판(Wafer)내 넷 다이(Net Die) 증가를 통한 비용 절감으로 회사의 매출 및 경쟁성 확보에 기여할 수가 있다.
이하, 실시예에 따른 반도체소자 및 그 제조방법을 첨부된 도면을 참조하여 상세히 설명한다.
실시예의 설명에 있어서, 각 층의 "상/아래(on/under)"에 형성되는 것으로 기재되는 경우에 있어, 상/아래는 직접(directly)와 또는 다른 층을 개재하여(indirectly) 형성되는 것을 모두 포함한다.
(실시예)
도 1은 실시예에 따른 반도체소자의 단면도이다.
실시예에 따른 반도체소자는 기판에 형성된 고전압 영역(15); 상기 고전압 영역(15)에 형성된 제1 드리프트 영역(16a)과 제2 드리프트 영역(16b); 상기 고전압 영역(15)에 형성된 소자분리막(80); 상기 제1 드리프트 영역(16a)과 상기 제2 드리프트 영역(16b) 상에 형성된 게이트(110); 및 상기 제1 드리프트 영역(16a), 상기 제2 드리프트 영역(16b)에 각각 형성된 드레인(18a)과 소스(18b);를 포함하는 것을 특징으로 한다.
실시예에 따른 반도체소자 및 그 제조방법에 의하면, 고전압(High Voltage) 비대칭 트랜지스터(Asymmetric Transistor)의 소스(Source) 영역을 드레인(Drain) 영역과 동일하게 HVN-[NDRIFT] 이온주입을 통한 HV Junction으로 구성하여 소스(Source) 영역과 벌크(Bulk) 영역의 동 전위 여부에 상관 없이 고전압(High Voltage) 인가 시에도 사용할 수 있는 장점을 사용하여 일반적인 고전압(High Voltage) 트랜지스터(Transistor) 뿐만 아니라 LDI(LCD Driver IC)의 소스 드라이버(Source Driver) IC 또는 게이트 드라이버(Gate Driver) IC의 시리얼 트랜지스터(Serial Transistor) 회로나 레벨 쉬프트(Level Shift) 단에 적용하여 효율적인 특성 확보를 할 수가 있다.
또한, 실시예에 의하면 트랜지스터 피치(Transistor Pitch) 감소로 인한 칩 사이즈(Chip Size) 감소 효과를 가져와 기판(Wafer)내 넷 다이(Net Die) 증가를 통한 비용 절감으로 회사의 매출 및 경쟁성 확보에 기여할 수가 있다.
이하, 도 2 내지 도 9를 참조하여 실시예에 따른 반도체소자의 제조방법을 설명한다.
우선, 도 2와 같이 기판(10)에 제1 절연막(20), 제2 절연막(30)을 형성하고, 고전압 영역(15)을 형성하기 위한 제1 감광막 패턴(210)으로 마스킹한 후 상기 제1 절연막(20), 제2 절연막(30)을 식각하고 이온주입한다.
예를 들어, 상기 제1 절연막(20)는 패드 산화막일 수 있고, 상기 제2 절연막(30)은 질화막일 수 있으나 이에 한정되는 것은 아니다.
상기 고전압 영역(15)을 형성하기 위한 이온주입은 고전압 NMOS 영역 이온주입(HV NMOS Region Implant)일 수 있으나 이에 한정되는 것은 아니다. 이때, 상기 패드 산화막인 제1 절연막(20) 만을 남기고 이온주입 공정이 진행될 수도 있다.
다음으로, 도 3과 같이 상기 제1 감광막 패턴(210)을 제거하고, 열확산 공정(Thermal Diffusion Process)을 통해 고전압 영역(15), 예를 들어 HV NMOS 영역(Region)을 형성시킬 수 있다.
한편, 상기 고전압 영역(15)의 열확산 공정은 공정 시간 절약하기 위해 이후 공정에서의 드리프트 영역(16HVN-)(16) 이온주입 후 확산(Diffusion)시 추가로 진행될 수도 있다.
다음으로, 도 4와 같이 상기 제1 절연막(20), 제2 절연막(30)을 제거한다. 예를 들어, H3PO4 Dip공정으로 패드 산화막과 질화막을 제거할 수 있다. 한편, 상기 제1 절연막(20)인 패드 산화막을 남길수도 있다.
다음으로, 도 5와 같이 상기 고전압 영역에 제1 드리프트 영역(16a)과 제2 드리프트 영역(16b)을 형성하기 위한 이온주입을 진행한다.
예를 들어, 제3 절연막(50)을 형성한 후 제1 드리프트 영역(16a)과 제2 드리프트 영역(16b)을 오픈하는 제2 감광막 패턴(220)을 형성한후 드리프트 영역 이온주입(HVN- Region Implant)을 진행할 수 있다. 상기 드리프트 영역(16)은 상기 기판(10)의 드레인 영역과 소스 영역에 각각 제1 드리프트 영역(16a)과 제2 드리프트 영역(16b)이 형성될 수 있다.
예를 들어, 버퍼 산화막(Buffer Oxide Layer)으로 제3 절연막(50)을 증착시킨 후 제2 감광막 패턴(220)으로 드리프트 영역(16HVN-[NDRIFT] Region)을 디파인(Define) 및 이온주입 공정을 진행할 수 있다.
한편, 실시예는 도 4에서 제1 절연막(20)인 패드 산화막을 남길경우 추가적인 제3 절연막(50)인 버퍼 산화막을 증착시키지 않을 수 있다.
다음으로, 도 6과 같이 상기 제2 감광막 패턴(220)을 제거한 후 드리프트 영역(16)을 형성하기 위한 열확산 공정을 진행한다. 이후, 상기 고전압 영역(15)에 소자분리막(80)을 형성하기 위한 제3 감광막 패턴(230)을 형성한다.
예를들어, 상기 제2 감광막 패턴(220)을 제거한 후 열확산(Thermal Diffusion) 공정을 통해 제1 드리프트 영역(16a), 제2 드리프트 영역(16b)을 포함하는 드리프트 영역(16HVN-[NDRIFT] Region)을 형성시킨다. 이때, 도 3에서 고전압 영역(HV NMOS Well)(15) 확산 공정을 추가로 진행할 수도 있다.
이후, 상기 제3 절연막(50)인 버퍼 산화막을 제거한 다음, 활성영역(Active) 형성 공정을 위한 제4 절연막(60), 제5 절연막(70)을 형성한 후 제3 감광막 패턴(230)에 의해 소자분리영역을 오픈하여 활성영역(Active) 형성공정을 진행한다. 예를 들어, 산화막에 의해 제4 절연막(60)을 형성하고, 질화막에 의해 제5 절연막(70)을 형성할 수 있으나 이에 한정되는 것은 아니다.
다음으로, 도 7과 같이 제1 내지 제3 소자분리막(81, 82, 83)을 포함하는 소자분리막(80)을 형성한다. 제2 소자분리막(82)은 상기 제1 드리프트 영역(16a)의 내부에 형성될 수 있다.
예를 들어, 상기 제3 감광막 패턴(230)을 제거한 후 필드 산화공정(Field Oxidation)으로 활성영역(Active)을 분리(Isolation)시킨 다음 H3PO4 Dip공정으로 제4 절연막(60), 제5 절연막(70)을 제거할 수 있다. 이때, 상기 소자분리막(80)은 STI(Shallow Trench Isolation) 공정으로 활성영역(Active)을 분리(Isolation)시키는 공정도 가능하다.
다음으로, 도 8과 같이 상기 제1 드리프트 영역(16a)과 상기 제2 드리프트 영역 상에 게이트(110)를 형성한다.
예를 들어, 후속 이온주입(Implant) 공정을 위한 제2 버퍼 산화공정(Buffer Oxidation)진행, 로직(Logic) 소자 형성을 위한 로직 웰 이온주입(Logic Well Implant), 로직 및 고전압 트랜지스터의 문턱전압 이온주입(Logic & High Voltage Tr Vt Implant) 공정진행, 고전압 및 저전압 게이트 산화(HV & LV Gate Oxidation) 공정 진행 후 폴리 게이트(Poly Gate) 증착 후 디파인(Define)을 진행하여 게이트 산화막(90)과 고전압 게이트(110)를 형성할 수 있다.
상기 게이트(110)는 상기 제1 드리프트 영역(16a) 내에 형성된 제2 소자분리막(82) 상에도 형성될 수 있다.
다음으로, 도 9와 같이 상기 제1 드리프트 영역(16a), 상기 제2 드리프트 영역(16b)에 각각 드레인(18a)과 소스(18b)를 형성한다.
예를 들어, 게이트 재 산화공정(Gate Re Oxidation), 측벽(Sidewall Spacer)(120) 형성공정을 진행한 다음 사진(Photo) 공정으로 N+ 영역을 디파인(Define) 및 이온주입 공정을 진행하여 소스(18b)와 드레인(18a)을 형성할 수 있다. 이후 후속 배선공정이 진행될 수 있다.
실시예에 따른 반도체소자 및 그 제조방법에 의하면, 고전압(High Voltage) 비대칭 트랜지스터(Asymmetric Transistor)의 소스(Source) 영역을 드레인(Drain) 영역과 동일하게 HVN-[NDRIFT] 이온주입을 통한 HV Junction으로 구성하여 소스(Source) 영역과 벌크(Bulk) 영역의 동 전위 여부에 상관 없이 고전압(High Voltage) 인가 시에도 사용할 수 있는 장점을 사용하여 일반적인 고전압(High Voltage) 트랜지스터(Transistor) 뿐만 아니라 LDI(LCD Driver IC)의 소스 드라이버(Source Driver) IC 또는 게이트 드라이버(Gate Driver) IC의 시리얼 트랜지스터(Serial Transistor) 회로나 레벨 쉬프트(Level Shift) 단에 적용하여 효율적인 특성 확보를 할 수가 있다.
또한, 실시예에 의하면 트랜지스터 피치(Transistor Pitch) 감소로 인한 칩 사이즈(Chip Size) 감소 효과를 가져와 기판(Wafer)내 넷 다이(Net Die) 증
본 발명은 기재된 실시예 및 도면에 의해 한정되는 것이 아니고, 청구항의 권리범위에 속하는 범위 안에서 다양한 다른 실시예가 가능하다.
도 1은 실시예에 따른 반도체소자의 단면도.
도 2 내지 도 9는 실시예에 따른 반도체소자의 제조방법의 공정단면도.

Claims (12)

  1. 기판에 형성된 고전압 영역;
    상기 고전압 영역에 형성된 제1 드리프트 영역과 제2 드리프트 영역;
    상기 고전압 영역에 형성된 소자분리막;
    상기 제1 드리프트 영역과 상기 제2 드리프트 영역 상에 형성된 게이트; 및
    상기 제1 드리프트 영역, 상기 제2 드리프트 영역에 각각 형성된 드레인과 소스;를 포함하는 것을 특징으로 하는 반도체소자.
  2. 제1 항에 있어서,
    상기 기판에 고전압 영역은
    제1 도전형 이온주입영역을 포함하는 것을 특징으로 하는 반도체소자.
  3. 제1 항에 있어서,
    상기 고전압 영역에 형성된 제1 드리프트 영역과 제2 드리프트 영역은,
    상기 기판의 드레인 영역과 소스 영역에 각각 제1 드리프트 영역과 제2 드리프트 영역을 형성하는 것을 특징으로 하는 반도체소자.
  4. 제1 항에 있어서,
    상기 고전압 영역에 형성된 소자분리막은,
    상기 제1 드리프트 영역의 내부에도 소자분리막이 형성되는 것을 특징으로 하는 반도체소자.
  5. 제1 항에 있어서,
    상기 게이트가 상기 제1 드리프트 영역 내에 형성된 소자분리막 상에도 게이트가 형성되는 것을 특징으로 하는 반도체소자.
  6. 제1 항에 있어서,
    상기 드레인과 상기 소스는 상기 제1 드리프트 영역, 상기 제2 드리프트 영역에 각각 형성되는 것을 특징으로 하는 반도체소자.
  7. 기판에 고전압 영역을 형성하는 단계;
    상기 고전압 영역에 제1 드리프트 영역과 제2 드리프트 영역을 형성하는 단계;
    상기 고전압 영역에 소자분리막을 형성하는 단계;
    상기 제1 드리프트 영역과 상기 제2 드리프트 영역 상에 게이트를 형성하는 단계; 및
    상기 제1 드리프트 영역, 상기 제2 드리프트 영역에 각각 드레인과 소스를 형성하는 단계;를 포함하는 것을 특징으로 하는 반도체소자의 제조방법.
  8. 제7 항에 있어서,
    상기 기판에 고전압 영역을 형성하는 단계는,
    상기 기판의 고전압 영역을 노출하는 제1 패턴을 형성하는 단계; 및
    상기 제1 패턴을 마스크로 제1 도전형 이온을 주입하여 제1 도전형 이온주입영역을 형성하는 단계;를 포함하는 것을 특징으로 하는 반도체소자의 제조방법.
  9. 제7 항에 있어서,
    상기 고전압 영역에 제1 드리프트 영역과 제2 드리프트 영역을 형성하는 단계는,
    상기 기판의 드레인 영역과 소스 영역에 각각 제1 드리프트 영역과 제2 드리프트 영역을 형성하는 것을 특징으로 하는 반도체소자의 제조방법.
  10. 제7 항에 있어서,
    상기 고전압 영역에 소자분리막을 형성하는 단계는,
    상기 제1 드리프트 영역의 내부에도 소자분리막이 형성되는 것을 특징으로 하는 반도체소자의 제조방법.
  11. 제7 항에 있어서,
    상기 제1 드리프트 영역과 상기 제2 드리프트 영역 상에 게이트를 형성하는 단계는,
    상기 게이트가 상기 제1 드리프트 영역 내에 형성된 소자분리막 상에도 게이트가 형성되는 것을 특징으로 하는 반도체소자의 제조방법.
  12. 제7 항에 있어서,
    상기 드레인과 상기 소스는 상기 제1 드리프트 영역, 상기 제2 드리프트 영역에 각각 형성되는 것을 특징으로 하는 반도체소자의 제조방법.
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