CN111200026B - 半导体元件的制造方法 - Google Patents
半导体元件的制造方法 Download PDFInfo
- Publication number
- CN111200026B CN111200026B CN201910103609.4A CN201910103609A CN111200026B CN 111200026 B CN111200026 B CN 111200026B CN 201910103609 A CN201910103609 A CN 201910103609A CN 111200026 B CN111200026 B CN 111200026B
- Authority
- CN
- China
- Prior art keywords
- region
- well
- substrate
- fet
- manufacturing
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
- 238000000034 method Methods 0.000 title claims abstract description 84
- 239000004065 semiconductor Substances 0.000 title claims abstract description 62
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 59
- 239000000758 substrate Substances 0.000 claims abstract description 77
- 230000000873 masking effect Effects 0.000 claims abstract description 55
- 239000012535 impurity Substances 0.000 claims abstract description 45
- 229920002120 photoresistant polymer Polymers 0.000 claims abstract description 32
- 238000002513 implantation Methods 0.000 claims abstract description 31
- 230000015572 biosynthetic process Effects 0.000 claims abstract description 28
- 230000000903 blocking effect Effects 0.000 claims abstract description 17
- 230000004888 barrier function Effects 0.000 claims description 6
- 238000005530 etching Methods 0.000 claims description 4
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 3
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 3
- 230000006866 deterioration Effects 0.000 abstract description 6
- 238000010586 diagram Methods 0.000 description 11
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 5
- 229910052698 phosphorus Inorganic materials 0.000 description 5
- 239000011574 phosphorus Substances 0.000 description 5
- 238000000206 photolithography Methods 0.000 description 4
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 4
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 3
- VYZAMTAEIAYCRO-UHFFFAOYSA-N Chromium Chemical compound [Cr] VYZAMTAEIAYCRO-UHFFFAOYSA-N 0.000 description 3
- 229910052796 boron Inorganic materials 0.000 description 3
- 239000000969 carrier Substances 0.000 description 3
- 239000007943 implant Substances 0.000 description 3
- 230000004048 modification Effects 0.000 description 3
- 238000012986 modification Methods 0.000 description 3
- 229920005591 polysilicon Polymers 0.000 description 3
- 238000005229 chemical vapour deposition Methods 0.000 description 2
- 238000002955 isolation Methods 0.000 description 2
- 238000011282 treatment Methods 0.000 description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 230000005540 biological transmission Effects 0.000 description 1
- 239000003990 capacitor Substances 0.000 description 1
- 230000015556 catabolic process Effects 0.000 description 1
- 238000006731 degradation reaction Methods 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- 238000000407 epitaxy Methods 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 239000011521 glass Substances 0.000 description 1
- 238000002347 injection Methods 0.000 description 1
- 239000007924 injection Substances 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 239000000203 mixture Substances 0.000 description 1
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 1
- 230000001590 oxidative effect Effects 0.000 description 1
- 230000000704 physical effect Effects 0.000 description 1
- 229910021332 silicide Inorganic materials 0.000 description 1
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
- H01L29/92—Capacitors having potential barriers
- H01L29/93—Variable capacitance diodes, e.g. varactors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
- H01L27/0611—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region
- H01L27/0617—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type
- H01L27/0629—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type in combination with diodes, or resistors, or capacitors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66083—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by variation of the electric current supplied or the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched, e.g. two-terminal devices
- H01L29/66181—Conductor-insulator-semiconductor capacitors, e.g. trench capacitors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
- H01L29/92—Capacitors having potential barriers
- H01L29/94—Metal-insulator-semiconductors, e.g. MOS
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Ceramic Engineering (AREA)
- Manufacturing & Machinery (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
本发明的目的是提供一种半导体元件的制造方法，能够抑制成本，防止可变电容元件的电容特性的劣化。一种半导体元件的制造方法，在衬底的表面形成MOS结构的FET和变容二极管，其具备如下工序：第一遮掩工序，其在衬底的表面生成光阻层，所述光阻层的形状覆盖变容二极管区域的阱表面；沟道形成工序，其将极性与在衬底的表面形成的FET区域的阱相同的杂质注入衬底的表面，对FET区域的阱形成沟道区域；栅极形成工序，其分别在FET区域的阱上及变容二极管区域的阱上间隔着绝缘膜形成栅极G；第二遮掩工序，其在衬底的表面生成第二注入阻挡层，该第二注入阻挡层覆盖与第一注入阻挡层相同的区域；以及外延形成工序，其将极性与FET区域的阱相反的杂质注入衬底的表面，对FET区域的阱形成外延区域。
Description
技术领域
本发明涉及半导体元件的制造方法。
背景技术
为了达成例如控制发送频率等期望的功能，在集成电路中采用可变电容元件。作为可变电容元件使用MOS型可变电容元件(MOS变容二极管)。
在集成电路中混合搭载多种半导体元件进行制造，所以可变电容元件会与例如FET等混合在一起制造。若可变电容元件与FET等混合搭载，则在半导体的制造工艺中，有时不想要的杂质被注入到可变电容元件，存在使可变电容元件的电容特性劣化的可能性。
另外，在半导体的制造工艺中，光刻技术中使用的掩模非常昂贵，期望抑制使用的掩模的总数。但是，若不小心将各工序中使用的掩模共用化，则唯恐不想要的杂质被注入可变电容元件。
发明内容
本发明是鉴于上述情况而提出的，其目的在于提供一种半导体元件的制造方法及半导体结构，其能够抑制成本，防止可变电容元件的电容特性的劣化。
本发明的实施例的半导体元件的制造方法中，在衬底的表面形成MOS结构的FET和可变电容元件，所述半导体元件的制造方法包括如下工序：第一遮掩工序，其在所述衬底的表面生成第一注入阻挡层，所述第一注入阻挡层具有覆盖可变电容元件区域的阱表面的形状；沟道形成工序，其将极性与在所述衬底的表面形成的FET区域的阱相同的杂质注入所述衬底的表面，对所述FET区域的阱形成沟道区域；栅极形成工序，其分别在所述FET区域的阱上及所述可变电容元件区域的阱上间隔着绝缘膜形成栅极；第二遮掩工序，其在所述衬底的表面生成第二注入阻挡层，所述第二注入阻挡层覆盖与所述第一注入阻挡层相同的区域；以及外延形成工序，其将极性与所述FET区域的阱相反的杂质注入所述衬底的表面，对所述FET区域的阱形成外延区域。
根据上述那样的构成，在将极性与FET区域的阱相同的杂质注入衬底的表面的沟道形成工序之前，生成具有覆盖可变电容元件区域的阱表面的形状的第一注入阻挡层，所以能够防止杂质被注入可变电容元件区域的阱中。因此，能够抑制可变电容元件的电容特性的劣化。
另外，在第二遮掩工序中，在衬底的表面生成第二注入阻挡层，该第二注入阻挡层覆盖与第一遮掩工序中的第一注入阻挡层相同的区域，所以，能够将例如光掩模等用于形成注入阻挡层的工具共用化，能够节约集成电路制造中使用的掩模总数，并降低成本。
也可以在上述半导体元件的制造方法中，包括阱形成工序，其在所述衬底的表面形成所述FET区域的阱、以及极性为与所述FET区域的阱相反的所述可变电容元件区域的阱，第一遮掩工序在所述阱形成工序之后进行。
根据上述那样的构成，即使是在衬底的表面形成FET区域的阱、以及极性为与FET区域的阱相反的可变电容元件区域的阱的情况，也能够使用具有覆盖可变电容元件的阱表面的形状的第一注入阻挡层来进行沟道形成工序，能够抑制可变电容元件的电容特性的劣化。
也可以在上述半导体元件的制造方法中，在所述第一遮掩工序中，使用光掩模生成所述第一注入阻挡层，在所述第二遮掩工序中，使用所述光掩模生成所述第二注入阻挡层。
根据上述那样的构成，通过将生成第一注入阻挡层和第二注入阻挡层的光掩模共用化，能够抑制光掩模的制造枚数，并抑制集成电路的制造成本。此外，在第二遮掩工序中，也可以使用对同一衬底进行的第一遮掩工序的光掩模，在并行地进行制造的情况下，也可以使用(挪用)对其他衬底进行的第一遮掩工序的光掩模。
在一些实施例中，所述第一注入阻挡层及第二注入阻挡层为光阻层。
在一些实施例中，当所述沟道形成工序结束时，形成于所述衬底表面上的第一注入阻挡层被除去。
在一些实施例中，当所述外延形成工序结束时，形成于所述衬底表面上的第二注入阻挡层被除去。
在一些实施例中，在所述外延形成工序之后，对所述栅极形成侧壁。
在一些实施例中，当形成侧壁时，在所述衬底表面上形成硅氧化膜，并施以各向异性蚀刻，而在所述栅极的侧壁上残留氧化膜。
在一些实施例中，所述的半导体组件的制造方法还包括：
在所述外延形成工序之后，分别在所述FET区域及所述可变电容元件区域形成源极及漏极。
本发明还提供一种半导体结构，包括：
衬底，包括FET区域及可变电容组件区域；以及
注入阻挡层，其形状覆盖住所述可变电容组件区域的阱表面，且暴露出所述FET区域的阱表面。
根据本发明，起到能够抑制成本，防止可变电容元件的电容特性的劣化的效果。
附图说明
图1是示出本发明的一实施方式涉及的半导体元件的制造方法的阱形成工序的图。
图2是示出本发明的一实施方式涉及的半导体元件的制造方法的沟道形成工序的图。
图3是示出本发明的一实施方式涉及的半导体元件的制造方法的栅极形成工序的图。
图4是示出本发明的一实施方式涉及的半导体元件的制造方法的外延形成工序的图。
图5是示出本发明的一实施方式涉及的半导体元件的制造方法的源极/漏极形成工序的图。
图6是通过本发明的一实施方式涉及的半导体元件的制造方法制造的FET的剖面图。
图7是通过本发明的一实施方式涉及的半导体元件的制造方法制造的变容二极管的剖面图。
图8是示出参考例涉及的半导体元件的制造方法的阱形成工序的图。
图9是示出参考例涉及的半导体元件的制造方法的沟道形成工序的图。
图10是示出参考例涉及的半导体元件的制造方法的栅极形成工序的图。
图11是示出参考例涉及的半导体元件的制造方法的外延形成工序的图。
图12是示出参考例涉及的半导体元件的制造方法的源极/漏极形成工序的图。
图13是参考例涉及的半导体元件的C-V特性的变形例。
图14是本发明的一实施方式涉及的半导体元件的C-V特性的示例。
附图标记说明
D：漏极
Ex：外延
G：栅极
Ox：栅极氧化膜
P1：阱形成工序
P3：沟道形成工序
P4：栅极形成工序
P6：外延形成工序
P7：漏极形成工序
Res：光阻层
S：源极
具体实施方式
以下，参照附图对本发明涉及的半导体元件的制造方法的一实施方式进行说明。
图1-5是示出本发明的一实施方式涉及的半导体元件的制造方法的图。在图1-5中，示出具有N型MOS(Metal-Oxide-Semiconductor，金属氧化物半导体)结构的半导体元件的纵剖面图。此外，在图1-5中，将左侧作为形成具有N型MOS结构的FET(Field EffectTransistor，场效应晶体管，以下称作“FET”。)的区域(以下称作“FET区域”。)示出，将右侧作为形成具有N型MOS结构的可变电容元件(以下称作“变容二极管”。)的区域(以下称作“变容二极管区域”。)示出。即，MOSFET和MOS变容二极管被混合地制造于同一衬底(硅衬底)的表面。
而且，虽然在图1-5中作为示例示出了制造N型MOS结构的半导体的情况，但是也能够同样应用于制造P型MOS结构的半导体的情况。
本实施方式涉及的半导体的制造方法具有图1所示的阱形成工序P1、第一遮掩工序、图2所示的沟道形成工序P3、图3所示的栅极形成工序P4、第二遮掩工序、图4所示的外延形成工序P6、以及图5所示的源极/漏极形成工序P7作为主要工序。而且，本实施方式涉及的半导体的制造方法如果包括沟道形成工序P3和外延形成工序P6，就不限于上述的工序。
在将进行的各处理之前进行预处理，即制作衬底(晶片)。衬底是通过将例如单晶硅加工成与芯片制造工序的处理相适合的形状来制作的。FET和变容二极管制作于衬底表面。所谓衬底表面，意指相对于衬底的表面为内部方向及外部方向的邻近区域(表面附近)。具体而言，在相对于衬底的表面为内部方向的邻近区域形成构成FET等的阱、源极S/漏极D，在相对于衬底的表面为外部方向的邻近区域形成构成FET等的栅极G。
在阱形成工序P1中，在衬底的表面形成半导体元件的阱。如图1所示，形成FET的阱和极性与FET的阱相反的变容二极管的阱。此外，在图1中，所谓STI(Shallow TrenchIsolation，浅沟槽隔离)是用于防止隣接的半导体元件的干扰的元件分离区域。
FET是N型MOS晶体管，所以在FET区域形成P型阱(以下称作“P阱”。)。为了形成P阱，对FET区域注入P型杂质(例如硼)。而且，在FET区域形成P阱的情况下，变容二极管区域的衬底表面被遮掩，以使得不在变容二极管区域注入P型杂质。
在变容二极管中，在变容二极管区域形成N型阱(以下称作“N阱”。)，以使得能够在低电压区域确保高的电容值。为了形成N阱，对变容二极管区域注入N型杂质(例如磷)。而且，在变容二极管区域形成N阱的情况下，FET区域的衬底表面被遮掩，以使得在FET区域不注入N型杂质。
这样一来，在阱形成工序P1中，在FET区域形成P阱，在变容二极管区域形成N阱。
在第一遮掩工序中，在衬底的表面生成第一注入阻挡层(光阻层(resist))，其具有覆盖变容二极管区域的阱表面的形状。在集成电路中，使用光刻技术对衬底表面施以光遮掩处理。例如，通过光刻技术，首先在衬底表面全体涂覆光阻层Res(感光剂)。然后，使用光掩模(以下称作“掩模”。)，将预先构成在掩模上的图案转印于光阻层Res。掩模是用铬等在例如玻璃板的表面绘制有规定图案的底版，未被铬等覆盖的部分能够透过光。因此，作为曝光处理，通过间隔着掩模向光阻层Res照射光(紫外线)，能够将形成于掩模上的图案(未被铬等覆盖的部分)转印于光阻层Res。光阻层Res中有被光照射的部分的物性发生变化，可通过用显影液来溶解，因而能够去除被照射光的部分。这样一来，将绘制于掩模的图案转印于衬底表面的光阻层。此外，绘制于掩模的图案随着半导体元件的微细化而被要求非常高的精度，掩模自身非常昂贵。因此，要求在半导体制造的工序中抑制掩模的总数。
在第一遮掩工序中，使用光刻技术，使用形成有预定图案的第一掩模(光掩模)，在阱形成工序P1中形成有阱的衬底表面形成规定图案的光阻层Res。在本实施方式中，在第一掩模上，以光阻层Res覆盖在衬底表面形成的变容二极管的阱的方式绘制图案。因此，当使用第一掩模生成光阻层Res时，通过阱形成工序P1形成的变容二极管的N阱被光阻层Res覆盖。另一方面，通过阱形成工序P1形成的FET的P阱不被光阻层Res覆盖，亦即暴露出FET区域的阱表面，以使得在下一工序的沟道形成工序P3中能够在FET区域注入杂质。
在沟道形成工序P3中，在FET区域形成沟道。具体而言，在沟道形成工序P3中，将极性与在衬底的表面形成的FET的阱相同的的杂质注入衬底的表面，对FET的阱形成沟道区域。在图2中，在FET区域形成有P阱。因此，在沟道形成工序P3中，将P型杂质(例如硼)注入衬底的表面。此时，通过第一遮掩工序，变容二极管区域的表面被光阻层Res覆盖，所以P型杂质不被注入变容二极管区域。
当沟道形成工序P3结束时，形成于衬底表面的光阻层Res被除去。
在栅极形成工序P4中，分别在FET的阱上及变容二极管的阱上，且间隔着绝缘膜形成栅极。如图3所示，栅极形成工序P4是在半导体元件形成栅极G的工序。首先，通过使包括FET区域及变容二极管区域的衬底表面全体氧化，形成栅极氧化膜Ox。然后，通过例如CVD(Chemical vapor deposition，化学气相淀积)法等在栅极氧化膜Ox的表面全体形成多晶硅(多结晶硅)。然后，在FET区域及变容二极管区域这两方，在形成栅极的位置(多晶硅的表面)形成光阻层Res。在这种状态下，通过进行蚀刻处理，蚀刻未被光阻层Res覆盖的多晶硅及栅极氧化膜Ox。然后，通过除去光阻层Res，分别在FET区域及变容二极管区域形成栅极G。
在第二遮掩工序中，在衬底的表面生成第二注入阻挡层(光阻层)，其覆盖与第一注入阻挡层相同的区域。即，在第二遮掩工序中，也应用光刻技术，使用形成有规定图案的第二掩模(光掩模)，在栅极形成工序P4中形成了栅极G的衬底表面，形成规定图案的光阻层Res。第二掩模具有与第一掩模相同形状的图案，以光阻层Res覆盖在衬底表面形成的变容二极管的阱的方式绘制图案。因此，当使用第二掩模生成光阻层Res时，变容二极管的N阱被光阻层Res覆盖。另一方面，FET的P阱不被光阻层Res覆盖，以使得在下一工序的外延形成工序P6中能够在FET区域注入杂质。
而且，在第二遮掩工序中，由于图案与第一遮掩工序中的第一掩模形状相同，所以优选第一掩模和第二掩模可通用化(共用化)。例如，在一个半导体元件的制造装置运转的情况下，也可以将同一制造装置中使用的第一掩模挪用作第二掩模。另外，例如，在多个半导体元件的制造装置并行运转的情况下，也可以将并行的其他制造装置中使用的第一掩模挪用作第二掩模。即，能够使第一遮掩工序中的第一掩模和第二遮掩工序中的第二掩模共用化，所以能够抑制半导体的制造涉及的掩模的总数。因此，能够抑制昂贵的掩模的需要数量，能够有效地抑制成本。
在外延形成工序P6中，在FET区域形成外延Ex。所谓外延Ex，是用于防止在源极S-漏极D间移动的电子因在源极S/漏极D的端子旁边产生的强电场而成为热载流子并使栅极氧化膜Ox等受损伤的部件。而且，外延Ex也称作LDD(Lightly Doped Drain，轻掺杂漏极)或低浓度杂质漏极。
在外延形成工序P6中，将极性与FET的阱相反的杂质注入衬底的表面，对FET的阱形成外延Ex。如图4所示，在FET区域形成P阱。因此，在外延形成工序P6中，将N型杂质(例如磷)注入衬底的表面。此时，通过第二遮掩工序，变容二极管区域的表面被光阻层Res覆盖，所以N型杂质不被注入变容二极管区域。
当外延形成工序P6结束时，形成于衬底表面的光阻层Res被除去。而且，也可以在外延形成工序P6之后，对栅极G形成侧壁。在通过形成侧壁将栅极G、源极S、漏极D硅化物化时，能够降低栅极G、源极S、漏极D的电极自身的电阻，或者降低与之后的金属布线之间的电阻。侧壁是例如通过如下步骤形成的：在衬底表面全体形成硅氧化膜，施以各向异性(Anisotropic)蚀刻(回蚀)，由此在栅极G的侧壁残留氧化膜。
源极/漏极形成工序P7分别在FET区域及变容二极管区域形成作为源极S及漏极D。而且，FET及变容二极管的结构是相对于栅极G而左右对称的结构，所以在源极/漏极形成工序P7中形成的电极为源极S及漏极D的哪一个是由施加的电压的方向决定的。
如图5所示，在FET区域形成有P阱，所以对P阱注入N型杂质(例如磷)。因此，N型杂质被注入FET区域的P阱表面中未被栅极G覆盖的区域。通过注入N型杂质，在源极S和P阱之间及漏极D和P阱之间形成PN结，在栅极G不施加电压的状态下，电流不在漏极D-源极S之间流动。但是，当在栅极G施加正电压时，电子汇聚在栅极G下的P阱的表面，局部地形成反转层(N型区域)。因此，电子经由P阱的表面的反转层在漏极D-源极S之间流通。
在变容二极管区域也注入N型杂质(例如磷)。因此，N型杂质被注入变容二极管区域的N阱表面中未被栅极G覆盖的区域。因此，变容二极管区域构成为包括N型阱、N型的源极S、N型漏极D、以及间隔着栅极氧化膜Ox(绝缘膜)的栅极G。因此，在源极S及漏极D与栅极G之间，即使是低电压区域(0V附近)也能够确保高电容值。
当源极/漏极形成工序P7结束时，例如，形成硅化物，且形成布线，因而形成集成电路(IC)。
当通过上述的各工序构成FET及变容二极管时，成为像图6-7那样的结构。图6示出FET的结构，图7示出变容二极管的结构。如图6所示，通过上述的各工序形成的FET构成为包括P阱区域、N源极区域、N漏极区域和栅极区域。另外，FET也形成沟道区域及外延区域。因此，FET能够设计成适当的阈值电压。另外，FET能够成为高性能FET，其能够高速工作，能够抑制因热载流子的发生而造成的栅极氧化膜Ox的损伤等。
另外，如图7所示，通过上述的各工序形成的变容二极管构成为包括N阱区域、N源极区域、N漏极区域和栅极区域。另外，在变容二极管中，不形成上述FET中形成的沟道区域及外延区域。因此，如后所述，能够在低电压区域抑制电容值的下降。
接着，对参考例涉及的半导体元件的制造方法进行说明。而且，参考例的半导体的制造方法是如下情况的制造例：在外延形成工序P6’中在变容二极管区域形成外延Ex，使第一遮掩工序和第二遮掩工序的掩模通用化。参考例涉及的半导体的制造方法是将图8所示的阱形成工序P1’、第一遮掩工序、图9所示的沟道形成工序P3’、图10所示的栅极形成工序P4’、第二遮掩工序、图11所示的外延形成工序P6’、以及图12所示的源极/漏极形成工序P7’作为主要的工序来实行的。
在参考例涉及的阱形成工序P1’中，在衬底的表面形成半导体元件的阱。如图8所示，形成FET的阱、以及极性为与FET的阱相反的变容二极管的阱。
在参考例涉及的第一遮掩工序中，使用掩模将预定图案的光阻层Res形成于衬底表面。在参考例中，使第一遮掩工序中的掩模和第二遮掩工序中的掩模通用化。因此，在衬底上形成的FET的P阱及变容二极管的N阱不被光阻层Res覆盖。
在参考例涉及的沟道形成工序P3’中，为了在FET区域形成沟道，将极性与在衬底的表面形成的FET的阱相同的杂质注入衬底的表面。如图9所示，FET区域形成有P阱，所以在沟道形成工序P3中，将P型杂质(例如硼)注入衬底的表面。此时，通过第一遮掩工序在衬底表面形成了光阻层Res，但是由于将第一遮掩工序的掩模和第二遮掩工序的掩模共用化，所以FET的P阱及变容二极管的N阱未被光阻层Res覆盖。因此，P型杂质也被注入到变容二极管区域。
在参考例涉及的栅极形成工序P4’中，如图10所示，分别在FET区域的阱上及变容二极管的阱上间隔着绝缘膜形成栅极G。
在参考例涉及的第二遮掩工序中，使用掩模将预定图案的光阻层Res形成于衬底表面。外延Ex形成于FET区域，由此能够谋求FET的高速化等性能的提高。另外，外延Ex形成于变容二极管区域，由此能够谋求变容二极管的电容特性的提高。因此，在第二遮掩工序中，在衬底上形成的FET的P阱及变容二极管的N阱不被光阻层Res覆盖。
在参考例涉及的外延形成工序P6’中，为了对FET的阱形成外延区域，将极性与FET的阱相反的杂质注入衬底的表面。如图11所示，在FET区域形成有P阱，所以在外延形成工序P6’中，将N型杂质(例如磷)注入衬底的表面。在变容二极管区域中也注入N型杂质，所以在变容二极管区域也形成外延Ex。
在参考例涉及的源极/漏极形成工序P7’中，如图12所示，分别在FET区域及变容二极管区域形成源极S及漏极D。
如上所述，在参考例涉及的制造方法中，为了在变容二极管区域形成外延Ex，在前工序的第二遮掩工序中形成变容二极管区域不被覆盖那样的光阻层Res。然后，为了节约掩模的总数，第二遮掩工序中所使用的掩模也在第一遮掩工序中使用。因此，第一遮掩工序中生成的光阻层Res不覆盖变容二极管区域的N阱，在接下来进行的沟道形成工序P3’中，P型杂质也被注入变容二极管区域。
当在变容二极管区域的N阱注入了P型杂质时，N阱中的电子和P型杂质中的空穴复合(Counter，抵消)，变容二极管的N阱表面中的多数载流子的状态发生变动。因此，变容二极管的C-V特性(电容-电压特性)发生变动。图13示出在变容二极管区域的N阱注入了P型杂质的情况的C-V特性的变形例。如图13所示，当在变容二极管区域的N阱注入了P型杂质时(L2)，与不在变容二极管区域的N阱注入P型杂质的情况(L1)相比较，0V附近(低电压区域附近)的电容特性劣化。即，变得不能在低电压区域确保足够的电容值。另外，在0V附近，电容的电压控制性也下降，变得无法得到大的电压范围内的控制性。
换而言之，在参考例涉及的制造方法中，虽然能够降低掩模的总数，但是由于在沟道形成工序P3’中在变容二极管区域注入不想要的杂质，所以变容二极管的C-V特性劣化。
与之相对应，在本实施方式涉及的半导体元件的制造方法中，在沟道形成工序P3之前进行的第一遮掩工序中，形成了对变容二极管区域的N阱进行覆盖的光阻层Res，所以能够防止在沟道形成工序P3中在变容二极管区域注入不想要的杂质，并防止变容二极管的C-V特性的劣化。在图14中示出本实施方式的变容二极管的C-V特性。如图14所示，本实施方式中的变容二极管与参考例中的变容二极管(L2)相比较，能够在低电压区域确保高的电容值(L3)。因此，本实施方式的变容二极管在低电压区域中控制性也高。另外，能够将第一遮掩工序中的第一掩模和第二遮掩工序中的第二掩模共用化，所以能够抑制半导体元件的制造涉及的掩模的需要总数，抑制成本。
而且，虽然在本实施方式中对将N型FET和变容二极管制造在衬底上的情况进行了说明，但是P型FET及变容二极管也能够同样适用。在形成有P型FET的情况下，FET构成为包括N阱区域、P源极区域、P漏极区域和栅极区域。另外，FET也形成沟道区域及外延区域。P型的变容二极管的情况下，构成为包括P阱区域、P源极区域、P漏极区域和栅极区域。另外，在变容二极管中不形成上述FET中所形成的沟道区域及外延区域。另外，将第一遮掩工序中的第一掩模和第二遮掩工序中的第二掩模共用化。
另外，也可以在衬底上混合搭载了N型FET、N型的变容二极管、P型FET和P型的变容二极管中的至少两个。如果能够在沟道形成工序P3中杂质不被注入变容二极管的阱中，且第一遮掩工序和第二遮掩工序的掩模共用化，则制作的半导体元件能够适当选择。
如以上说明的那样，根据本实施方式涉及的半导体元件的制造方法，在将极性与FET的阱相同的杂质注入衬底的表面的沟道形成工序P3之前，使用具有覆盖变容二极管的阱表面的形状的第一掩模进行遮掩。能够防止在可变电容元件的阱中注入相反极性的杂质，所以能够抑制可变电容元件的C-V特性的劣化。
另外，通过使在沟道形成工序P3之前进行的第一遮掩工序和在外延形成工序P6之前进行的第二遮掩工序中使用的掩模为相同形状，从而例如能够挪用掩模，节约集成电路制造中使用的掩模总数，能够降低成本。
本发明不仅限于上述的实施方式，也能够在不脱离发明的主旨的范围内实施各种变形。
Claims (9)
1.一种半导体元件的制造方法，在衬底的表面形成MOS结构的FET和可变电容元件，其特征在于，包括：
第一遮掩工序，其在所述衬底的表面生成第一注入阻挡层，所述第一注入阻挡层的形状覆盖可变电容元件区域的阱表面；
沟道形成工序，其将极性与在所述衬底的表面形成的FET区域的阱相同的杂质注入所述衬底的表面，对所述FET区域的阱形成沟道区域；
栅极形成工序，其分别在所述FET区域的阱上及所述可变电容元件区域的阱上形成栅极，且所述栅极分别与所述FET区域的阱及所述可变电容元件区域的阱之间间隔着绝缘膜；
第二遮掩工序，其在所述衬底的表面生成第二注入阻挡层，所述第二注入阻挡层覆盖与所述第一注入阻挡层相同的区域；以及
外延形成工序，其将极性与所述FET区域的阱相反的杂质注入所述衬底的表面，对所述FET区域的阱形成外延区域。
2.根据权利要求1所述的半导体元件的制造方法，其特征在于，还包括：
所述阱形成工序，其在所述衬底的表面形成所述FET区域的阱、以及极性为与所述FET区域的阱相反的所述可变电容元件区域的阱，
其中，所述第一遮掩工序是在所述阱形成工序之后进行。
3.根据权利要求1或2所述的半导体元件的制造方法，其特征在于，
在所述第一遮掩工序中，使用光掩模生成所述第一注入阻挡层，
在所述第二遮掩工序中，使用所述光掩模生成所述第二注入阻挡层。
4.根据权利要求1所述的半导体元件的制造方法，其特征在于，所述第一注入阻挡层及第二注入阻挡层为光阻层。
5.根据权利要求1所述的半导体元件的制造方法，其特征在于，当所述沟道形成工序结束时，形成于所述衬底表面上的第一注入阻挡层被除去。
6.根据权利要求1所述的半导体元件的制造方法，其特征在于，当所述外延形成工序结束时，形成于所述衬底表面上的第二注入阻挡层被除去。
7.根据权利要求1所述的半导体元件的制造方法，其特征在于，在所述外延形成工序之后，对所述栅极形成侧壁。
8.根据权利要求7所述的半导体元件的制造方法，其特征在于，当形成所述侧壁时，在所述衬底表面上形成硅氧化膜，并施以各向异性蚀刻，而在所述栅极的侧壁上残留氧化膜。
9.根据权利要求1所述的半导体元件的制造方法，其特征在于，还包括：
在所述外延形成工序之后，分别在所述FET区域及所述可变电容元件区域形成源极及漏极。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2019001919A JP6826795B2 (ja) | 2019-01-09 | 2019-01-09 | 半導体素子の製造方法 |
| JP2019-001919 | 2019-01-09 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN111200026A CN111200026A (zh) | 2020-05-26 |
| CN111200026B true CN111200026B (zh) | 2020-10-16 |
Family
ID=70745804
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201910103609.4A Active CN111200026B (zh) | 2019-01-09 | 2019-02-01 | 半导体元件的制造方法 |
Country Status (2)
| Country | Link |
|---|---|
| JP (1) | JP6826795B2 (zh) |
| CN (1) | CN111200026B (zh) |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH1027855A (ja) * | 1995-12-08 | 1998-01-27 | Hyundai Electron Ind Co Ltd | Ｃｍｏｓトランジスタの製造方法 |
| CN1591866A (zh) * | 2003-08-28 | 2005-03-09 | 松下电器产业株式会社 | 半导体器件及其制造方法 |
| CN102044494A (zh) * | 2009-10-22 | 2011-05-04 | 三洋电机株式会社 | 半导体器件的制造方法 |
| CN102280497A (zh) * | 2011-09-01 | 2011-12-14 | 上海宏力半导体制造有限公司 | 累积型场效应管可变电容及其制造工艺 |
| CN104167391A (zh) * | 2014-08-11 | 2014-11-26 | 矽力杰半导体技术(杭州)有限公司 | Cmos结构的制造方法 |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP5000055B2 (ja) * | 2001-09-19 | 2012-08-15 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
| JP4238005B2 (ja) * | 2002-10-15 | 2009-03-11 | 富士通マイクロエレクトロニクス株式会社 | 電圧可変容量素子およびその製造方法、半導体集積回路装置 |
| JP2006165297A (ja) * | 2004-12-08 | 2006-06-22 | Seiko Epson Corp | 半導体装置、半導体装置の製造方法、及び半導体装置の動作方法 |
| JP2006202850A (ja) * | 2005-01-18 | 2006-08-03 | Matsushita Electric Ind Co Ltd | 半導体装置およびその製造方法 |
| JP2007157892A (ja) * | 2005-12-02 | 2007-06-21 | Nec Electronics Corp | 半導体集積回路およびその製造方法 |
| JP5142686B2 (ja) * | 2007-11-30 | 2013-02-13 | ルネサスエレクトロニクス株式会社 | 半導体集積回路 |
| JP2009246014A (ja) * | 2008-03-28 | 2009-10-22 | Ricoh Co Ltd | 半導体装置の製造方法及び半導体装置 |
| US9853034B2 (en) * | 2016-04-05 | 2017-12-26 | Texas Instruments Incorporated | Embedded memory with enhanced channel stop implants |
-
2019
- 2019-01-09 JP JP2019001919A patent/JP6826795B2/ja active Active
- 2019-02-01 CN CN201910103609.4A patent/CN111200026B/zh active Active
Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH1027855A (ja) * | 1995-12-08 | 1998-01-27 | Hyundai Electron Ind Co Ltd | Ｃｍｏｓトランジスタの製造方法 |
| CN1591866A (zh) * | 2003-08-28 | 2005-03-09 | 松下电器产业株式会社 | 半导体器件及其制造方法 |
| CN102044494A (zh) * | 2009-10-22 | 2011-05-04 | 三洋电机株式会社 | 半导体器件的制造方法 |
| CN102280497A (zh) * | 2011-09-01 | 2011-12-14 | 上海宏力半导体制造有限公司 | 累积型场效应管可变电容及其制造工艺 |
| CN104167391A (zh) * | 2014-08-11 | 2014-11-26 | 矽力杰半导体技术(杭州)有限公司 | Cmos结构的制造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| CN111200026A (zh) | 2020-05-26 |
| JP6826795B2 (ja) | 2021-02-10 |
| JP2020113599A (ja) | 2020-07-27 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6514810B1 (en) | Buried channel PMOS transistor in dual gate CMOS with reduced masking steps | |
| US10103260B1 (en) | Semiconductor device structure having low Rdson and manufacturing method thereof | |
| WO2008148090A1 (en) | Improved ldmos process integration | |
| EP1026738B1 (en) | Novel mixed voltage CMOS process for high reliability and high performance core and I/O transistors with reduced mask steps | |
| US9136157B1 (en) | Deep N wells in triple well structures | |
| KR100303409B1 (ko) | 선택적인게이트공핍을가지는고전압전계효과트랜지스터 | |
| US20080233695A1 (en) | Integration method of inversion oxide (TOXinv) thickness reduction in CMOS flow without added pattern | |
| CN111200026B (zh) | 半导体元件的制造方法 | |
| US20040180483A1 (en) | Method of manufacturing CMOS transistor with LDD structure | |
| US5486482A (en) | Process for fabricating metal-gate CMOS transistor | |
| KR20090073410A (ko) | 트랜지스터 및 그 제조 방법 | |
| JP3430102B2 (ja) | 半導体装置の製造方法 | |
| US6362034B1 (en) | Method of forming MOSFET gate electrodes having reduced depletion region growth sensitivity to applied electric field | |
| US11398411B2 (en) | Method for manufacturing semiconductor element | |
| US6232162B1 (en) | Method of complementary metal-oxide semiconductor | |
| KR19990069745A (ko) | 씨모스 소자 및 그 제조방법 | |
| US8178932B2 (en) | Semiconductor device having transistors | |
| KR100901648B1 (ko) | 반도체 소자의 제조 방법 | |
| US7927952B2 (en) | Method of manufacturing semiconductor devices | |
| CN111243956B (zh) | 半导体制作工艺 | |
| KR100598033B1 (ko) | 반도체 소자의 듀얼 게이트 산화막 형성 방법 | |
| JP2006191104A (ja) | 高電圧用トランジスタの製造方法 | |
| KR100244249B1 (ko) | 반도체 소자의 제조방법 | |
| KR100226495B1 (ko) | 반도체장치의 제조방법 | |
| KR100348300B1 (ko) | 반도체 소자의 제조방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| GR01 | Patent grant | ||
| GR01 | Patent grant | ||
| CP01 | Change in the name or title of a patent holder |
Address after: 230012 No.88, xifeihe Road, Hefei comprehensive free trade zone, Xinzhan District, Hefei City, Anhui Province Patentee after: Nexchip Semiconductor Corporation Address before: 230012 No.88, xifeihe Road, Hefei comprehensive free trade zone, Xinzhan District, Hefei City, Anhui Province Patentee before: HEFEI JINGHE INTEGRATED CIRCUIT Co.,Ltd. |
|
| CP01 | Change in the name or title of a patent holder |