CN111243956B - 半导体制作工艺 - Google Patents
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Abstract
本发明公开一种半导体制作工艺，包括以下步骤：提供基底，基底包括主动区，在主动区中的基底上形成栅极，栅极与基底彼此隔离，在基底上形成阻挡层，阻挡层位于主动区中，在阻挡层与栅极之间具有间距，使用阻挡层作为掩模，对基底进行倾斜角离子注入制作工艺，而在栅极两侧的基底中形成口袋掺杂区。通过阻挡层与栅极之间的间距，来调整倾斜角离子注入制作工艺所形成的口袋掺杂区的掺杂浓度。
Description
技术领域
本发明涉及一种半导体制作工艺，且特别是涉及一种可用于调整半导体元件的临界电压的半导体制作工艺。
背景技术
在逻辑产品中，对半导体元件常有不同临界电压(threshold voltage，Vt)的应用需求，如增加静态随机存取存储器(static random-access memory，SRAM)或其他应用。一般常使用多片通道掺杂用光掩模(channel doping mask)来对不同半导体元件的通道进行不同浓度的掺杂制作工艺，进而制作出具有不同临界电压的多种半导体元件。然而，由于上述方法会增加光掩模的数量以及制作工艺复杂度，进而造成制造成本增加且制造周期变长。
发明内容
本发明提供一种半导体制作工艺，其可减少制作工艺所需的光掩模数量，进而可降低制造成本且可缩短制造周期。
本发明提出一种半导体制作工艺，包括以下步骤。提供基底。基底包括主动(有源)区。在主动区中的基底上形成栅极。栅极与基底彼此隔离。在基底上形成阻挡层。阻挡层位于主动区中。在阻挡层与栅极之间具有间距。使用阻挡层作为掩模，对基底进行倾斜角离子注入制作工艺，而在栅极两侧的基底中形成口袋掺杂区(pocket region)。通过阻挡层与栅极之间的间距，来调整倾斜角离子注入制作工艺所形成的口袋掺杂区的掺杂浓度。
依照本发明的一实施例所述，在上述半导体制作工艺中，阻挡层的材料例如是光致抗蚀剂、非晶碳、氮化硅、硼磷硅玻璃(BPSG)或其组合。
依照本发明的一实施例所述，在上述半导体制作工艺中，阻挡层的上视图案的线条可为实线状或虚线状。
依照本发明的一实施例所述，在上述半导体制作工艺中，阻挡层的高度例如是栅极的高度的10倍以下。
依照本发明的一实施例所述，在上述半导体制作工艺中，阻挡层的宽度例如是栅极的长度的5倍以下。
依照本发明的一实施例所述，在上述半导体制作工艺中，阻挡层与栅极之间的间距为栅极的长度的3倍以下。
依照本发明的一实施例所述，在上述半导体制作工艺中，还包括在基底上形成图案化掩模层。图案化掩模层暴露出主动区。可使用图案化掩模层与阻挡层作为掩模，对基底进行倾斜角离子注入制作工艺，而在栅极两侧的基底中形成口袋掺杂区。
依照本发明的一实施例所述，在上述半导体制作工艺中，还可包括使用阻挡层作为掩模，对基底进行离子注入制作工艺，而在栅极两侧的基底中形成轻掺杂漏极(lightlydoped drain，LDD)。
依照本发明的一实施例所述，在上述半导体制作工艺中，用于形成轻掺杂漏极的离子注入制作工艺的注入角度例如是小于用于形成的口袋掺杂区的倾斜角离子注入制作工艺的注入角度。
依照本发明的一实施例所述，在上述半导体制作工艺中，还可包括对轻掺杂漏极进行回火制作工艺。
基于上述，在本发明所提出的半导体制作工艺中，通过阻挡层与栅极之间的间距，来调整倾斜角离子注入制作工艺所形成的口袋掺杂区的掺杂浓度。由此，可利用口袋掺杂区的掺杂浓度来调整半导体元件的临界电压。如此一来，在需要制作出具有不同临界电压的半导体元件时，可利用同一片光掩模形成不同半导体元件的不同临界电压，由此可减少制作工艺所需的光掩模数量，进而可降低制造成本且可缩短制造周期。
为让本发明的上述特征和优点能更明显易懂，下文特举实施例，并配合所附的附图作详细说明如下。
附图说明
图1A至图1D为本发明一实施例的半导体制作工艺的剖视图；
图2A至图2D为图1A的上视图；
图3为本发明一实施例在形成不同半导体元件的口袋掺杂区的步骤的上视图。
符号说明
10、20、30：半导体元件
100：基底
102：隔离结构
104：栅极
106：介电层
108a：阻挡层
108b：图案化掩模层
110、210、310：口袋掺杂区
112：轻掺杂漏极
114：间隙壁
AA：主动区
L：长度
HB、HG：高度
IP1：倾斜角离子注入制作工艺
IP2：离子注入制作工艺
S1、S2：间距
WB：宽度
具体实施方式
图1A至图1D为本发明一实施例的半导体制作工艺的剖视图。图2A至图2D为图1A的上视图。图3为本发明一实施例在形成不同半导体元件的口袋掺杂区的步骤的上视图。
请参照图1A、图2A至图2D，提供基底100。基底100可包括主动区AA。主动区AA可在第一方向D1上延伸。举例来说，在基底100中可具有隔离结构102，且可通过隔离结构102在基底100中定义出主动区AA。基底100例如是硅基底等半导体基底。
接着，在主动区AA中的基底100上形成栅极104。栅极104的材料例如是掺杂多晶硅等导体材料。栅极104的形成方法例如是先在基底100上形成栅极材料层(未示出)，再通过光刻制作工艺与蚀刻制作工艺对栅极材料层进行图案化。栅极材料层的形成方法例如是化学气相沉积法。此外，栅极104与基底100彼此隔离。举例来说，可在栅极104与基底100之间形成介电层106，以将栅极104与基底100进行隔离。介电层106的材料例如是氧化硅等介电材料。
此外，栅极104可在第二方向D2上延伸(图2A至图2D)，且第二方向D2相交于第一方向D1。在本实施例中，第二方向D2是以垂直于第一方向D1为例来进行说明，但本发明并不以此为限。在本实施例中，将栅极104的长度L定义为栅极104与主动区AA重叠的部分在第一方向D1上的长度。
然后，在基底100上形成阻挡层108a，且还可在基底100上形成图案化掩模层108b。图案化掩模层108b可暴露出主动区AA。阻挡层108a位于主动区AA中。此外，阻挡层108a可沿着第二方向D2延伸至隔离结构102上(图2A至图2D)。阻挡层108a的高度HB例如是栅极104的高度HG的10倍以下，如1倍至10倍。阻挡层108a的宽度WB例如是栅极104的长度L的5倍以下。在阻挡层108a与栅极104之间具有间距S1。阻挡层108a与栅极104之间的间距S1为栅极104的长度L的3倍以下。
阻挡层108a与图案化掩模层108b可为单层结构或多层结构。阻挡层108a与图案化掩模层108b的材料例如是光致抗蚀剂、非晶碳、氮化硅、硼磷硅玻璃或其组合。举例来说，阻挡层108a与图案化掩模层108b可以是材料为光致抗蚀剂的单层结构，但本发明并不以此为限。阻挡层108a与图案化掩模层108b可通过相同制作工艺所形成，但本发明并不以此为限。
举例来说，在阻挡层108a与图案化掩模层108b的材料为光致抗蚀剂的情况下，阻挡层108a与图案化掩模层108b可通过进行光刻制作工艺而形成。
在阻挡层108a与图案化掩模层108b的材料包括非晶碳、氮化硅、硼磷硅玻璃或其组合的情况下，阻挡层108a与图案化掩模层108b的形成方法可包括以下步骤。首先，通过沉积制作工艺形成掩模层(未示出)。掩模层可为单层结构或多层结构。掩模层的材料可包括非晶碳、氮化硅、硼磷硅玻璃或其组合。接着，通过光刻制作工艺与蚀刻制作工艺对掩模层进行图案化，而形成阻挡层108a与图案化掩模层108b。此外，在进行上述蚀刻制作工艺之后，可依照制作工艺需求来决定是否移除上述图案化制作工艺中所使用的图案化光致抗蚀剂层。在不移除图案化光致抗蚀剂层的情况下，图案化光致抗蚀剂层可作为阻挡层108a与图案化掩模层108b的一部分。在此情况下，阻挡层108a与图案化掩模层108b的材料还可包括光致抗蚀剂。
此外，在阻挡层108a的材料包括非晶碳、氮化硅、硼磷硅玻璃或其组合的情况下，可制作出具有较大高宽比(aspect ratio)的阻挡层108a，且不会产生倒塌的问题。
另外，阻挡层108a的布局设计方法例如是自动布局设计或人工布局设计。在利用自动布局设计来形成阻挡层108a的布局的情况下，可进一步降低制作工艺复杂度。
请参照图2A与图2C，阻挡层108a的上视图案可环绕栅极104而形成环状图案，但本发明并不以此为限。如图2B与图2D所示，阻挡层108a的上视图案亦可为位于栅极104的两侧的条状图案。此外，阻挡层108a的上视图案的线条可为实线状(图2A与图2B)或虚线状(图2C与图2D)。
请参照图1B，可使用阻挡层108a与图案化掩模层108b作为掩模，对基底100进行倾斜角离子注入制作工艺IP1，而在栅极104两侧的基底100中形成口袋掺杂区110。口袋掺杂区110可用来防止短通道效应(short channel effect)。口袋掺杂区110还可延伸至栅极104下方。此外，口袋掺杂区110可为P型掺杂区或N型掺杂区。在本实施例中，口袋掺杂区110是以P型掺杂区为例来进行说明。倾斜角离子注入制作工艺IP1的注入角度可为15度至60度，如15度至45度。
此外，通过阻挡层108a与栅极104之间的间距S1，来调整倾斜角离子注入制作工艺IP1所形成的口袋掺杂区110的掺杂浓度。在进行倾斜角离子注入制作工艺IP1时，阻挡层108a的遮蔽效应(shield effect)会影响离子注入到基底100的掺杂浓度。此外，根据阻挡层108a与栅极104之间的间距S1的不同，对于掺杂浓度的影响也会有所不同。由此，可利用口袋掺杂区110的掺杂浓度来调整半导体元件的临界电压。如此一来，在需要制作出具有不同临界电压的半导体元件时，可利用同一片光掩模形成不同半导体元件的不同临界电压，由此可减少制作工艺所需的光掩模数量，进而可降低制造成本且可缩短制造周期。
请参照图3，以形成半导体元件10、20、30的不同临界电压为例来进行说明。半导体元件10、20、30的栅极104可具有相同的长度L，但本发明并不以此为限。在一些实施例中，半导体元件10、20、30的栅极104亦可具有不同的长度L。半导体元件10中的阻挡层108a与栅极104之间的间距S1大于半导体元件20中的阻挡层108a与栅极104之间的间距S2，且在半导体元件30中不具有阻挡层108a。因此，在对基底100进行倾斜角离子注入制作工艺IP1之后，半导体元件30中的口袋掺杂区310的掺杂浓度会大于半导体元件10中的口袋掺杂区110的掺杂浓度，且半导体元件10中的口袋掺杂区110的掺杂浓度会大于半导体元件20中的口袋掺杂区210的掺杂浓度。如此一来，半导体元件30的临界电压会大于半导体元件10的临界电压，且半导体元件10的临界电压会大于半导体元件20的临界电压。然而，本发明并不以此为限，只要是通过本实施例的半导体制作工艺来形成不同半导体元件的不同临界电压，即属于本发明所保护的范围。
在一些实施例中，在阻挡层108a的高度HB越高的情况下，对于口袋掺杂区110的掺杂浓度的调整可具有更大的制作工艺弹性。亦即，在阻挡层108a的高度HB越高的情况下，可以产生更多种临界电压的组合。此外，在阻挡层108a的上视图案的线条为虚线状的情况下，可通过调整虚线的间隙尺寸而形成多种不同掺杂浓度的口袋掺杂区110，进而可产生多种临界电压。另外，通过组合使用上视图案的线条为实线状与虚线状的多种阻挡层108a，可形成更多种不同掺杂浓度的口袋掺杂区110，进而可产生更多种临界电压。
请参照图1C，可使用阻挡层108a与图案化掩模层108b作为掩模，对基底100进行离子注入制作工艺IP2，而在栅极104两侧的基底100中形成轻掺杂漏极112。在一些实施例中，「轻掺杂漏极(LDD)」也可称为「源极/漏极延伸区(source/drain extension，SDE)」)。轻掺杂漏极112可用来防止热载流子效应(hot carrier effect)。此外，轻掺杂漏极112可位于口袋掺杂区110中。轻掺杂漏极112可为N型掺杂区或P型掺杂区。在本实施例中，轻掺杂漏极112是以N型掺杂区为例来进行说明。用于形成轻掺杂漏极112的离子注入制作工艺IP2的注入角度例如是小于用于形成的口袋掺杂区110的倾斜角离子注入制作工艺IP1的注入角度。举例来说，离子注入制作工艺IP2的注入角度可为0度至7度。
此外，如图1C所示，在所选用的离子注入制作工艺IP2的注入角度较小(如，0度)的情况下，可能会因为阻挡层108a的阻挡，而无法在阻挡层108a下方的基底100中形成轻掺杂漏极112，但本发明并不以此为限。在一些实施例中，即使离子注入制作工艺IP2的注入角度为0度，所注入的离子也有可能会因为撞击而横向扩散到阻挡层108a下方的基底100中，而在阻挡层108a下方的基底100中形成轻掺杂漏极112。此外，可通过加大离子注入制作工艺IP2的注入角度(如，7度)，来防止无法在阻挡层108a下方的基底100中形成轻掺杂漏极112的情况。
在本实施例中，虽然是先形成口袋掺杂区110，再形成轻掺杂漏极112，但本发明并不以此为限。在一些实施例中，也可先形成轻掺杂漏极112，再形成口袋掺杂区110。
请参照图1D，可移除阻挡层108a与图案化掩模层108b。阻挡层108a与图案化掩模层108b的移除方法可根据其材料来进行选择，例如是干式去光致抗蚀剂法(drystriping)、湿式去光致抗蚀剂法(wet striping)、干式蚀刻法、湿式蚀刻法或其组合。
接着，可选择性地对轻掺杂漏极112进行回火制作工艺。回火制作工艺可使得轻掺杂漏极112中的掺质扩散到阻挡层108a下方的基底100中，因此轻掺杂漏极112可延伸至阻挡层108a下方的基底100中。在本实施例中，在移除阻挡层108a与图案化掩模层108b之后，进行上述回火制作工艺，但本发明并不以此为限。在一些实施例中，上述回火制作工艺亦可与后续制作工艺进行整合。此外，在所进行的离子注入制作工艺IP2已在阻挡层108a下方的基底100中形成轻掺杂漏极112的情况下，可以不另外对轻掺杂漏极112进行回火制作工艺。
然后，可在栅极104的侧壁上形成间隙壁114。间隙壁114可为单层结构或多层结构。间隙壁114的材料例如是氮化硅、氧化硅或其组合。间隙壁114的形成方法例如是先在栅极104上形成间隙壁材料层(未示出)，再对间隙壁材料层进行回蚀刻制作工艺。
此外，用以完成金属氧化物半导体晶体管的后续制作工艺为所属技术领域具有通常知识者所周知，在此不再说明。在本实施例中，虽然半导体制作工艺是以制作金属氧化物半导体晶体管为例来进行说明，但本发明并不以此为限。只要半导体制作工艺是通过阻挡层与栅极之间的间距，来调整倾斜角离子注入制作工艺所形成的口袋掺杂区的掺杂浓度以及半导体元件的临界电压，即属于本发明所保护的范围。
综上所述，在上述实施例的半导体制作工艺中，通过阻挡层与栅极之间的间距，来调整倾斜角离子注入制作工艺所形成的口袋掺杂区的掺杂浓度，由此可调整半导体元件的临界电压。如此一来，在需要制作出具有不同临界电压的半导体元件时，可通过同一片光掩模形成不同半导体元件的不同临界电压，由此可减少制作工艺所需的光掩模数量，进而可降低制造成本且可缩短制造周期。
虽然结合以上实施例公开了本发明，然而其并非用以限定本发明，任何所属技术领域中具有通常知识者，在不脱离本发明的精神和范围内，可作些许的更动与润饰，故本发明的保护范围应当以附上的权利要求所界定的为准。
Claims (9)
1.一种半导体制作工艺，包括：
提供基底，其中所述基底包括主动区；
在所述主动区中的所述基底上形成栅极，其中所述栅极与所述基底彼此隔离；
在所述基底上形成阻挡层，其中所述阻挡层位于所述主动区中，且在所述阻挡层与所述栅极之间具有间距；以及
使用所述阻挡层作为掩模，对所述基底进行倾斜角离子注入制作工艺，而在所述栅极两侧的所述基底中形成口袋掺杂区，其中
通过所述阻挡层与所述栅极之间的所述间距，来调整所述倾斜角离子注入制作工艺所形成的所述口袋掺杂区的掺杂浓度，
其中所述阻挡层的上视图案的线条为虚线状，通过调整虚线的间隙尺寸来进一步调整所述倾斜角离子注入制作工艺所形成的所述口袋掺杂区的掺杂浓度。
2.如权利要求1所述的半导体制作工艺，其中所述阻挡层的材料包括光致抗蚀剂、非晶碳、氮化硅、硼磷硅玻璃或其组合。
3.如权利要求1所述的半导体制作工艺，其中所述阻挡层的高度为所述栅极的高度的10倍以下。
4.如权利要求1所述的半导体制作工艺，其中所述阻挡层的宽度为所述栅极的长度的5倍以下。
5.如权利要求1所述的半导体制作工艺，其中所述阻挡层与所述栅极之间的所述间距为所述栅极的长度的3倍以下。
6.如权利要求1所述的半导体制作工艺，还包括使用所述阻挡层作为掩模，对所述基底进行离子注入制作工艺，而在所述栅极两侧的基底中形成轻掺杂漏极。
7.如权利要求6所述的半导体制作工艺，其中用于形成所述轻掺杂漏极的所述离子注入制作工艺的注入角度小于用于形成的所述口袋掺杂区的所述倾斜角离子注入制作工艺的注入角度。
8.如权利要求6所述的半导体制作工艺，还包括对所述轻掺杂漏极进行回火制作工艺。
9.如权利要求1所述的半导体制作工艺，还包括在所述基底上形成图案化掩模层，其中
所述图案化掩模层暴露出所述主动区，且
使用所述图案化掩模层与所述阻挡层作为掩模，对所述基底进行所述倾斜角离子注入制作工艺，而在所述栅极两侧的所述基底中形成所述口袋掺杂区。
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|---|---|---|---|---|
| TW352478B (en) * | 1997-10-30 | 1999-02-11 | Mosel Vitelic Inc | Method for fabricating low current leak MOSFET |
| US6489223B1 (en) * | 2001-07-03 | 2002-12-03 | International Business Machines Corporation | Angled implant process |
| TW200308063A (en) * | 2002-06-12 | 2003-12-16 | Macronix Int Co Ltd | Method of forming a system on chip |
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Patent Citations (4)
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|---|---|---|---|---|
| TW352478B (en) * | 1997-10-30 | 1999-02-11 | Mosel Vitelic Inc | Method for fabricating low current leak MOSFET |
| US6489223B1 (en) * | 2001-07-03 | 2002-12-03 | International Business Machines Corporation | Angled implant process |
| TW200308063A (en) * | 2002-06-12 | 2003-12-16 | Macronix Int Co Ltd | Method of forming a system on chip |
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