JPH0831601B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH0831601B2 JPH0831601B2 JP61109239A JP10923986A JPH0831601B2 JP H0831601 B2 JPH0831601 B2 JP H0831601B2 JP 61109239 A JP61109239 A JP 61109239A JP 10923986 A JP10923986 A JP 10923986A JP H0831601 B2 JPH0831601 B2 JP H0831601B2
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Classifications
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7833—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's
- H01L29/7835—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's with asymmetrical source and drain regions, e.g. lateral high-voltage MISFETs with drain offset region, extended drain MISFETs
-
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- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66568—Lateral single gate silicon transistors
- H01L29/66659—Lateral single gate silicon transistors with asymmetry in the channel direction, e.g. lateral high-voltage MISFETs with drain offset region, extended drain MISFETs
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体装置の製造方法に関し、とくに低濃度
拡散層と高濃度拡散層とを有するMOSトランジスタの製
造方法に関する。
拡散層と高濃度拡散層とを有するMOSトランジスタの製
造方法に関する。
MOSトランジスタの微細化にともないゲート電極近傍
のドレインに電界集中が生じる。このためドレインの逆
方向耐圧の低下や、ホットキャリアによるゲート酸化膜
中へのキャリア注入が発生し、半導体装置の信頼性が低
下する。この対策としてゲート電極の近傍領域を低濃度
拡散層と高濃度拡散層とのライトリー・ドープト・ドレ
イン（LDD）構造にして、ドレインの電界集中を緩和す
ることが提案されている。
のドレインに電界集中が生じる。このためドレインの逆
方向耐圧の低下や、ホットキャリアによるゲート酸化膜
中へのキャリア注入が発生し、半導体装置の信頼性が低
下する。この対策としてゲート電極の近傍領域を低濃度
拡散層と高濃度拡散層とのライトリー・ドープト・ドレ
イン（LDD）構造にして、ドレインの電界集中を緩和す
ることが提案されている。
このLDD構造を有するMOSトランジスタの製造方法とし
て、たとえば特開昭60-43861号公報に記載の手段があ
る。この公報に記載の製造方法は、ゲート酸化膜上に形
成したポリシリコンをパターニングして、ゲート電極と
このゲート電極のドレイン側にダミーパターンとを形成
し、さらに低濃度拡散層を形成するためのイオン注入工
程を行なう。その後、ゲート電極とダミーパターンとの
間の領域と、これらの近傍領域とに、シリコン化合物を
主成分とする溶液である塗布ガラス膜を形成し、加熱処
理を行う。さらにその後、高濃度拡散層を形成するため
のイオン注入工程を行い、LDD構造を有するMOSトランジ
スタを形成している。
て、たとえば特開昭60-43861号公報に記載の手段があ
る。この公報に記載の製造方法は、ゲート酸化膜上に形
成したポリシリコンをパターニングして、ゲート電極と
このゲート電極のドレイン側にダミーパターンとを形成
し、さらに低濃度拡散層を形成するためのイオン注入工
程を行なう。その後、ゲート電極とダミーパターンとの
間の領域と、これらの近傍領域とに、シリコン化合物を
主成分とする溶液である塗布ガラス膜を形成し、加熱処
理を行う。さらにその後、高濃度拡散層を形成するため
のイオン注入工程を行い、LDD構造を有するMOSトランジ
スタを形成している。
前述の公報に記載のMOSトランジスタの製造方法で
は、ソースドレインに低濃度拡散層と高濃度拡散層とか
らなるLDD構造を備えている。このため電界集中に起因
するドレインの逆方向耐圧の低下や、ホットキャリアに
よるゲート酸化膜中へのキャリア注入が発生して、半導
体装置の信頼性が低下するという問題点は抑制すること
ができる。
は、ソースドレインに低濃度拡散層と高濃度拡散層とか
らなるLDD構造を備えている。このため電界集中に起因
するドレインの逆方向耐圧の低下や、ホットキャリアに
よるゲート酸化膜中へのキャリア注入が発生して、半導
体装置の信頼性が低下するという問題点は抑制すること
ができる。
しかしながら前述の公報に記載のMOSトランジスタの
製造方法では、低濃度拡散層と高濃度拡散層とを形成す
るためのイオン注入をそれぞれ行っており、２回のイオ
ン注入工程が必要である。
製造方法では、低濃度拡散層と高濃度拡散層とを形成す
るためのイオン注入をそれぞれ行っており、２回のイオ
ン注入工程が必要である。
本発明の目的は、上記問題点を解決して、１回のイオ
ン注入で低濃度拡散層と高濃度拡散層とを形成すること
が可能なLDD構造を有するMOSトランジスタの製造方法を
提供することである。
ン注入で低濃度拡散層と高濃度拡散層とを形成すること
が可能なLDD構造を有するMOSトランジスタの製造方法を
提供することである。
上記目的を達成するために本発明の半導体装置の製造
方法は、第１導電型のシリコン基板にゲート酸化膜とポ
リシリコンとを順次形成する工程と、リソグラフィー処
理とエッチング処理とによりポリシリコンをパターニン
グしてゲート電極とドレイン側に形成するダミーパター
ンとを形成すると同時にゲート電極とダミーパターンと
の間に微小隙間を形成する工程と、第２導電型の不純物
イオンをイオン注入し、その後アニール処理を行い、ゲ
ート電極とダミーパターンとが対向していない側のゲー
ト電極とダミーパターンとの外側の広い領域に比較して
ゲート電極とダミーパターンとの間の微小隙間は不純物
濃度が低くなることを利用して、ゲート電極とダミーパ
ターンとの間に設ける低濃度拡散層と、ゲート電極とダ
ミーパターンとの外側に設ける高濃度拡散層とを同時に
形成し、低濃度拡散層と高濃度拡散層とからなるドレイ
ンと高濃度拡散層からなるソースとを形成する工程とを
有し、ダミーパターンのダミーパターン長はドレインの
高濃度拡散層の高濃度拡散層接合深さの２倍以下である
ことを特徴とする。
方法は、第１導電型のシリコン基板にゲート酸化膜とポ
リシリコンとを順次形成する工程と、リソグラフィー処
理とエッチング処理とによりポリシリコンをパターニン
グしてゲート電極とドレイン側に形成するダミーパター
ンとを形成すると同時にゲート電極とダミーパターンと
の間に微小隙間を形成する工程と、第２導電型の不純物
イオンをイオン注入し、その後アニール処理を行い、ゲ
ート電極とダミーパターンとが対向していない側のゲー
ト電極とダミーパターンとの外側の広い領域に比較して
ゲート電極とダミーパターンとの間の微小隙間は不純物
濃度が低くなることを利用して、ゲート電極とダミーパ
ターンとの間に設ける低濃度拡散層と、ゲート電極とダ
ミーパターンとの外側に設ける高濃度拡散層とを同時に
形成し、低濃度拡散層と高濃度拡散層とからなるドレイ
ンと高濃度拡散層からなるソースとを形成する工程とを
有し、ダミーパターンのダミーパターン長はドレインの
高濃度拡散層の高濃度拡散層接合深さの２倍以下である
ことを特徴とする。
本発明の半導体装置のMOSトランジスタの製造方法に
おいては、その間に微小隙間を介してゲート電極とダミ
ーパターンとを設ける。そして狭い微小隙間の不純物濃
度は、同一のイオン注入を行っても、広い領域に比らべ
不純物濃度が低くなることを利用している。すなわちゲ
ート電極とダミーパターンとが対向していないゲート電
極とダミーパターンとの外側の広い領域に比較して、ゲ
ート電極とダミーパターンとの間の微小隙間は不純物濃
度が低濃度となる。このためドレイン側にのみ低濃度拡
散層と高濃度拡散層とのLDD構造を備えるMOSトランジス
タを、１回のイオン注入工程によって得ることができ
る。
おいては、その間に微小隙間を介してゲート電極とダミ
ーパターンとを設ける。そして狭い微小隙間の不純物濃
度は、同一のイオン注入を行っても、広い領域に比らべ
不純物濃度が低くなることを利用している。すなわちゲ
ート電極とダミーパターンとが対向していないゲート電
極とダミーパターンとの外側の広い領域に比較して、ゲ
ート電極とダミーパターンとの間の微小隙間は不純物濃
度が低濃度となる。このためドレイン側にのみ低濃度拡
散層と高濃度拡散層とのLDD構造を備えるMOSトランジス
タを、１回のイオン注入工程によって得ることができ
る。
以下、図面を用いて本発明の実施例を説明する。まず
はじめに本発明の半導体装置の製造方法によって得られ
る構造を、第１図の断面図を用いて説明する。
はじめに本発明の半導体装置の製造方法によって得られ
る構造を、第１図の断面図を用いて説明する。
第１図に示すように、シリコン基板111のゲート酸化
膜19上に、ゲート電極11と、このゲート電極11との間に
微小隙間を設けるようにダミーパターン12とを設ける。
そしてこのゲート電極11とダミーパターン12との微小隙
間が、ゲート電極とダミーパターンとの間隔15となる。
このゲート電極11とダミーパターン12とは、いずれもポ
リシリコンで構成する。さらにこのダミーパターン12は
ドレイン14a側にのみ設ける。
膜19上に、ゲート電極11と、このゲート電極11との間に
微小隙間を設けるようにダミーパターン12とを設ける。
そしてこのゲート電極11とダミーパターン12との微小隙
間が、ゲート電極とダミーパターンとの間隔15となる。
このゲート電極11とダミーパターン12とは、いずれもポ
リシリコンで構成する。さらにこのダミーパターン12は
ドレイン14a側にのみ設ける。
さらにゲート電極11とダミーパターン12との間の微小
隙間に対応するシリコン基板111に低濃度拡散層16を設
ける。さらにまたゲート電極11とダミーパターン12とが
対向していない側のゲート電極11とダミーパターン12と
の外側のシリコン基板111に高濃度拡散層110と、高濃度
拡散層13を設ける。ドレイン14aはゲート電極11のダミ
ーパターン12側に設け低濃度拡散層16と高濃度拡散層13
とからなり、ソース14bは高濃度拡散層110からなる。
隙間に対応するシリコン基板111に低濃度拡散層16を設
ける。さらにまたゲート電極11とダミーパターン12とが
対向していない側のゲート電極11とダミーパターン12と
の外側のシリコン基板111に高濃度拡散層110と、高濃度
拡散層13を設ける。ドレイン14aはゲート電極11のダミ
ーパターン12側に設け低濃度拡散層16と高濃度拡散層13
とからなり、ソース14bは高濃度拡散層110からなる。
そしてゲート電極とダミーパターンとの間隔15である
狭い微小隙間の不純物濃度は、高濃度拡散層110や高濃
度拡散層13のように広い領域の不純物濃度より低濃度に
なることを利用して、本発明のLDD構造を備えるMOSトラ
ンジスタの低濃度拡散層16を形成している。
狭い微小隙間の不純物濃度は、高濃度拡散層110や高濃
度拡散層13のように広い領域の不純物濃度より低濃度に
なることを利用して、本発明のLDD構造を備えるMOSトラ
ンジスタの低濃度拡散層16を形成している。
そしてダミーパターン長17は、ドレイン14aの高濃度
拡散層13の高濃度拡散層接合深さ18の２倍以下になるよ
うに設定する。ここでダミーパターン長17を、高濃度拡
散層接合深さ18の２倍以上に設定すると、高濃度拡散層
13と低濃度拡散層16とが離間してしまい、ドレイン14a
として機能しなくなるので本発明の範囲から除く。なお
ゲート電極とダミーパターンとの間隔15は、不純物イオ
ンの注入条件にもよるが、およそ３μｍ以下が有効であ
る。
拡散層13の高濃度拡散層接合深さ18の２倍以下になるよ
うに設定する。ここでダミーパターン長17を、高濃度拡
散層接合深さ18の２倍以上に設定すると、高濃度拡散層
13と低濃度拡散層16とが離間してしまい、ドレイン14a
として機能しなくなるので本発明の範囲から除く。なお
ゲート電極とダミーパターンとの間隔15は、不純物イオ
ンの注入条件にもよるが、およそ３μｍ以下が有効であ
る。
つぎに本発明の実施例の第１図に示すLDD構造を有す
るMOSトランジスタの製造方法を、第２図（ａ）から
（ｅ）の断面図を用いて説明する。
るMOSトランジスタの製造方法を、第２図（ａ）から
（ｅ）の断面図を用いて説明する。
まずはじめに第２図（ａ）に示すように、導電型がＰ
型のシリコン基板21の酸化処理を行い、その表面にゲー
ト酸化膜22を形成する。このときシリコン基板21の不純
物濃度は1016atoms/cm3程度のものを使用する。
型のシリコン基板21の酸化処理を行い、その表面にゲー
ト酸化膜22を形成する。このときシリコン基板21の不純
物濃度は1016atoms/cm3程度のものを使用する。
つぎに第２図（ｂ）に示すように、ゲート電極材料と
ダミーパターン材料となるポリシリコン23をゲート酸化
膜22上の全面に、化学気相成長法により形成する。
ダミーパターン材料となるポリシリコン23をゲート酸化
膜22上の全面に、化学気相成長法により形成する。
つぎに第２図（ｃ）に示すように、回転塗布法によっ
て感光性材料であるフォトレジスト（図示せず）を全面
に形成し、所定のフォトマスクを行いて露光処理と現像
処理を行うリソグラフィー処理によって、このフォトレ
ジストをゲート電極24とダミーパターン26とに対応する
形状にパターン形成する。その後、このパターニングし
たフォトレジストをエッチングマスクに用いて、ポリシ
リコン23をエッチング処理して、ゲート電極24とダミー
パターン26とを同時に形成する。このときゲート電極と
ダミーパターンとの間隔27は0.5μｍとし、ダミーパタ
ーン長25は0.5μｍとする。
て感光性材料であるフォトレジスト（図示せず）を全面
に形成し、所定のフォトマスクを行いて露光処理と現像
処理を行うリソグラフィー処理によって、このフォトレ
ジストをゲート電極24とダミーパターン26とに対応する
形状にパターン形成する。その後、このパターニングし
たフォトレジストをエッチングマスクに用いて、ポリシ
リコン23をエッチング処理して、ゲート電極24とダミー
パターン26とを同時に形成する。このときゲート電極と
ダミーパターンとの間隔27は0.5μｍとし、ダミーパタ
ーン長25は0.5μｍとする。
つぎに第２図（ｄ）に示すように、エネルギーが50ke
Vで、ドーズ量が３×1015ions/cm2の条件で、導電型が
Ｎ型のリンイオンをイオン注入する。このとき、ゲート
電極24とダミーパターン26とが対向していない側のゲー
ト電極24とダミーパターン26の外側の広い領域に比ら
べ、ゲート電極24とダミーパターン26との間の微小隙間
は、同一のイオン注入を行っても、その狭い領域の不純
物濃度は低濃度となる。
Vで、ドーズ量が３×1015ions/cm2の条件で、導電型が
Ｎ型のリンイオンをイオン注入する。このとき、ゲート
電極24とダミーパターン26とが対向していない側のゲー
ト電極24とダミーパターン26の外側の広い領域に比ら
べ、ゲート電極24とダミーパターン26との間の微小隙間
は、同一のイオン注入を行っても、その狭い領域の不純
物濃度は低濃度となる。
つぎに第２図（ｅ）に示すように、温度950℃、時間3
0分のアニール処理を行う。この結果、シリコン基板21
に導入したリンイオンは、拡散してゲート電極24とダミ
ーパターン26との下部へも回り込むため、高濃度拡散層
212のソース28bと、低濃度拡散層29と高濃度拡散層210
とからなるドレイン28aとを１回のイオン注入処理とア
ニール処理により形成することができる。このアニール
処理の結果、高濃度拡散層接合深さ211は0.5μｍとな
る。したがって本発明のダミーパターン長25は、この高
濃度拡散層接合深さ211の２倍以下になっている。
0分のアニール処理を行う。この結果、シリコン基板21
に導入したリンイオンは、拡散してゲート電極24とダミ
ーパターン26との下部へも回り込むため、高濃度拡散層
212のソース28bと、低濃度拡散層29と高濃度拡散層210
とからなるドレイン28aとを１回のイオン注入処理とア
ニール処理により形成することができる。このアニール
処理の結果、高濃度拡散層接合深さ211は0.5μｍとな
る。したがって本発明のダミーパターン長25は、この高
濃度拡散層接合深さ211の２倍以下になっている。
以上の説明で明らかなように本発明の半導体装置のLD
D構造を備えるMOSトランジスタの製造方法においては、
その間に微小隙間を介してゲート電極とダミーパターン
とを設ける。そして広い領域に比較して狭い微小隙間
は、同一のイオン注入を行っても、不純物濃度が低くな
ることを利用している。すなわちゲート電極とダミーパ
ターンとの外側の広い領域に比較して、ゲート電極とダ
ミーパターンとの間の微小隙間は不純物濃度が低濃度と
なる。このため、ドレインに低濃度拡散層と高濃度拡散
層とのLDD構造を備えるMOSトランジスタを、１回のイオ
ン注入処理によって自己整合にて得ることができる。
D構造を備えるMOSトランジスタの製造方法においては、
その間に微小隙間を介してゲート電極とダミーパターン
とを設ける。そして広い領域に比較して狭い微小隙間
は、同一のイオン注入を行っても、不純物濃度が低くな
ることを利用している。すなわちゲート電極とダミーパ
ターンとの外側の広い領域に比較して、ゲート電極とダ
ミーパターンとの間の微小隙間は不純物濃度が低濃度と
なる。このため、ドレインに低濃度拡散層と高濃度拡散
層とのLDD構造を備えるMOSトランジスタを、１回のイオ
ン注入処理によって自己整合にて得ることができる。
第１図は本発明の実施例における半導体装置のLDD構造
を有するMOSトランジスタの製造方法により得られる構
造を示す断面図、第２図（ａ）から（ｅ）は本発明の実
施例における半導体装置のLDD構造を有するMOSトランジ
スタの製造方法を示す断面図である。 11、24……ゲート電極、12、26……ダミーパターン、1
3、110、210、212……高濃度拡散層、14a、28a……ドレ
イン、14b、28b……ソース、16、29……低濃度拡散層、
17、26……ダミーパターン長、18、211……高濃度拡散
層接合深さ。
を有するMOSトランジスタの製造方法により得られる構
造を示す断面図、第２図（ａ）から（ｅ）は本発明の実
施例における半導体装置のLDD構造を有するMOSトランジ
スタの製造方法を示す断面図である。 11、24……ゲート電極、12、26……ダミーパターン、1
3、110、210、212……高濃度拡散層、14a、28a……ドレ
イン、14b、28b……ソース、16、29……低濃度拡散層、
17、26……ダミーパターン長、18、211……高濃度拡散
層接合深さ。
Claims (1)
- 【請求項１】第１導電型のシリコン基板にゲート酸化膜
とポリシリコンとを順次形成する工程と、 リソグラフィー処理とエッチング処理とによりポリシリ
コンをパターニングしてゲート電極とドレイン側に形成
するダミーパターンとを形成すると同時にゲート電極と
ダミーパターンとの間に微小隙間を形成する工程と、 第２導電型の不純物イオンをイオン注入し、その後アニ
ール処理を行い、ゲート電極とダミーパターンとが対向
していない側のゲート電極とダミーパターンとの外側の
広い領域に比較してゲート電極とダミーパターンとの間
の微小隙間は不純物濃度が低くなることを利用して、ゲ
ート電極とダミーパターンとの間に設ける低濃度拡散層
と、ゲート電極とダミーパターンとの外側に設ける高濃
度拡散層とを同時に形成し、低濃度拡散層と高濃度拡散
層とからなるドレインと高濃度拡散層からなるソースと
を形成する工程とを有し、ダミーパターンのダミーパタ
ーン長はドレインの高濃度拡散層の高濃度拡散層接合深
さの２倍以下であることを特徴とする半導体装置の製造
方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61109239A JPH0831601B2 (ja) | 1986-05-13 | 1986-05-13 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61109239A JPH0831601B2 (ja) | 1986-05-13 | 1986-05-13 | 半導体装置の製造方法 |
Publications (2)
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| JPS62265765A JPS62265765A (ja) | 1987-11-18 |
| JPH0831601B2 true JPH0831601B2 (ja) | 1996-03-27 |
Family
ID=14505140
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61109239A Expired - Lifetime JPH0831601B2 (ja) | 1986-05-13 | 1986-05-13 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0831601B2 (ja) |
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-
1986
- 1986-05-13 JP JP61109239A patent/JPH0831601B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS62265765A (ja) | 1987-11-18 |
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