KR100186511B1 - 반도체 장치의 웰 형성방법 - Google Patents
반도체 장치의 웰 형성방법 Download PDFInfo
- Publication number
- KR100186511B1 KR100186511B1 KR1019960020658A KR19960020658A KR100186511B1 KR 100186511 B1 KR100186511 B1 KR 100186511B1 KR 1019960020658 A KR1019960020658 A KR 1019960020658A KR 19960020658 A KR19960020658 A KR 19960020658A KR 100186511 B1 KR100186511 B1 KR 100186511B1
- Authority
- KR
- South Korea
- Prior art keywords
- forming
- well
- film
- conductivity type
- thermal oxide
- Prior art date
Links
- 238000000034 method Methods 0.000 title claims abstract description 44
- 239000004065 semiconductor Substances 0.000 title claims abstract description 15
- 239000000758 substrate Substances 0.000 claims abstract description 32
- 150000004767 nitrides Chemical class 0.000 claims abstract description 22
- 239000012535 impurity Substances 0.000 claims abstract description 20
- 229920002120 photoresistant polymer Polymers 0.000 claims abstract description 20
- 238000002513 implantation Methods 0.000 claims abstract description 14
- 238000005468 ion implantation Methods 0.000 claims abstract description 5
- 238000005530 etching Methods 0.000 claims abstract description 3
- 239000011248 coating agent Substances 0.000 claims description 2
- 238000000576 coating method Methods 0.000 claims description 2
- 238000009792 diffusion process Methods 0.000 abstract description 4
- 230000036039 immunity Effects 0.000 abstract description 4
- 230000015572 biosynthetic process Effects 0.000 abstract description 3
- 230000002093 peripheral effect Effects 0.000 abstract description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 13
- 229910052710 silicon Inorganic materials 0.000 description 13
- 239000010703 silicon Substances 0.000 description 13
- 230000003647 oxidation Effects 0.000 description 5
- 238000007254 oxidation reaction Methods 0.000 description 5
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 4
- 238000000137 annealing Methods 0.000 description 4
- 150000002500 ions Chemical class 0.000 description 4
- 229910052698 phosphorus Inorganic materials 0.000 description 4
- 239000011574 phosphorus Substances 0.000 description 4
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 2
- 229910052796 boron Inorganic materials 0.000 description 2
- 238000001312 dry etching Methods 0.000 description 1
- 238000002347 injection Methods 0.000 description 1
- 239000007924 injection Substances 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/26—Bombardment with radiation
- H01L21/263—Bombardment with radiation with high-energy radiation
- H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
- H01L21/266—Bombardment with radiation with high-energy radiation producing ion implantation using masks
Landscapes
- Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- High Energy & Nuclear Physics (AREA)
- General Physics & Mathematics (AREA)
- Toxicology (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- Health & Medical Sciences (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Element Separation (AREA)
Abstract
본 발명은 반도체 장치의 웰(well) 형성방법에 관한 것으로서, 특히, 공정을 단순화하고 래치 업(latch-up)의 면역성을 향상시킨 반도체 장치의 웰(well) 형성방법에 관한 것이다. 상기한 본 발명에 따른 반도체 장치의 웰 형성방법은, 제 1 도전형 기판 상에 제 1 열산 화막을 형성한 후, 상기 제 1도전형 기판 내에 제 2 도전형 제 1 불순물 주입층을 형성하는 단계, 상기 제 1 열산화막 상층에 질화막을 형성하는 단계, 상기 질화막 상에 감광막을 도포한 후, 노광 및 현상공정으로 상기 질화막의 소정영역을 식각하는 단계, 상기 노출된 제 1 도전형 기판 전면에 고농도 및, 저농도 이온주입공정을 차례로 실시하여 제 1 도전형 제 1 및, 제 2 불순물 주입층을 형성하는 단계, 상기 노출된 질화막 사이에 섬모양의 제 2 열산화막을 형성하는 단계, 상기 제 1 도전형 기판 전면에 감광막을 도포한 후, 노광 및, 현상공정으로 소정영역의 감광막을 제거하는 단계, 상기 잔류하는 감광막 및, 제 2 열산화막을 마스크로 하여 제 1 도전형 기판 내에 제 2 도전형 제 2 불순물 주입층을 형성하는 단계, 및 상기 제 1 도전형 기판에 웰 드라이브 인 공정을 실시하는 단계를 포함하여 이루어짐을 특징으로 한다. 상기한 본 발명에 의하면 공정의 단순화가 가능하고, n 쉴드의 측면확산을 줄일 수 있으며, 딥 웰(deep well)의 형성가능으로 래치 업(latch-up)의 면역성 향상과 기존의 웰 형성과정에서의 셀과 페리페럴 간의 단차를 크게 개선할 수 있다.
Description
제 1 도 (a)~(g)는 종래기술에 의한 반도체 장치의 웰(well) 형성방법을 도시한 단면도
제 2 도 (a)~(e)는 본 발명의 실시예에 따른 반도체 장치의 웰(well) 형성방법을 도시한 단면도
*도면의 주요부분에 대한 부호의 설명
20 : 실리콘 기판 21 : 제 1 열산화막
22 : n 쉴드 영역 23 : 질화막
24 : 카운터 도핑 영역 24a : p형 제 1 불순물 주입층
25 : p형 제 2 불순물 주입층 26 : 제 2 열산화막
27 : n 웰 28 : p 웰
본 발명은 반도체 장치의 웰(well) 형성방법에 관한 것으로서, 특히, 공정을 단순화하고 래치 업(latch-up)의 면역성을 향상시킨 반도체 장치의 웰(well) 형성방법에 관한 것이다. 이하 첨부한 도면을 참조로 종래기술에 의한 반도체 장치의 웰 형성방법을 알아본다.
제 1 도 (a)~(g)는 종래기술에 의한 반도체 장치의 웰(well) 형성방법을 나타낸 단면도 이다.
제 1 도 (a)에서와 같이 실리콘 기판(10) 상에 열산화 공정으로 제 1 산화막(11)을 형성하고 이어서, 제 1 질화막(12)을 증착한다.
제 1 도 (b)와 같이 상기 제 1 질화막(12) 상에 제 1 감광막(P/R)을 도포하고 노광 및, 현상 공정으로 상기 제 1 산화막(11)의 소정영역이 노출되도록 상기 제 1 감광막을 패터닝한 후, 상기 실리콘 기판(10) 전면에 고에너지의 인(P)을 이온주입하여 상기 실리콘 기판(10) 내에 n 쉴드 영역(13)을 형성한다. 이어서, 어닐링(annealing) 공정을 실시하여 이온주입으로 인한 데미지(damage)를 줄인다.
제 1 도 (c)에 도시된 바와같이 열산화 공정으로 섬모양의 제 2 산화막(11a) 형성하면서 n 웰과 n 쉴드 영역의 얼라인 키(align key)를 형성하고 상기 제 1 질화막(12)과 제 1 및, 제 2 산화막(11, 11a)을 제거한다.
그다음 제 1 도 (e)와 같이 실리콘 기판(10) 상에 제 2 감광막(P/R)을 도포하고 노광 및, 현상 공정으로 상기 제 3 산화막(14)의 소정영역이 노출되도록 상기 제 2 감광막(P/R)을 패터닝한 후, 상기 실리콘 기판(10) 전면에 저에너지의 인(P)을 이온주입하여 n 웰 영역(116)을 형성한다. 이어서 제 2 감광막을 제거한다.
그다음 제 1 도 (f)에 도시된 바와같이 열산화 공정을 수행하여 섬모양의 제 4 산화막(17)을 형성한 후, 제 4 산화막(17)을 마스크로 하여 저에너지의 붕소(B)를 이온주입하여 p웰 영역(18)을 형성한다.
제 1 도 (g)에 도시된 바와같이 웰 드라이브 인(well drive in) 공정을 실시하여 n 쉴드 영역(13), n 웰 영역(16) 및, p 웰 영역(18)이 형성된다.
상기한 종래의 트리플 웰 형성방법은 n 쉴드 영역 형성후에 어닐링(annealing)을 추가로 실시해야 하며 n 웰과 n 쉴드층의 얼라인(align)을 위해 얼라인 키(ailgn key)형성을 위한 산화 및, 제거가 추가되어야 한다. 쉴드 영역의 어닐닝(annealing) 후에 웰 드라이브인을 거치므로 n 쉴드의 큰 측면 확산에 대한 디자인 룰(degine rule)이 필요하다.
이에 본 발명은 상기한 종래의 문제점을 해결하기 위하여 제안된 것으로서, 트리플 웰 형성방법을 제공하는데 그 목적이 있다.
상기한 목적을 달성하기 위한 본 발명에 따른 반도체 장치의 웰 형성방법은, 제 1 도전형 기판 상에 제 1 열산화막을 형성한 후, 상기 제 1도정형 기판 내에 제 2 도전형 제 1불순물 주입층을 형성하는 단계; 상기 제 1 열산화막 상층에 질화막을 형성하는 단계; 상기 질화막 상에 감광막을 도포한 후, 노광 및 현상공정으로 상기 질화막의 소정영역을 식각하는 단계; 상기 노출된 제 1도전형 기판 전면에 고농도 및, 저농도 이온주입공정을 차례로 실시하여 제 1 도전형 제 1 및, 제 2 불순물 주입층을 형성하는 단계; 상기 노출된 질화막 사이에 섬모양의 제 2 열산화막을 형성하는 단계; 상기 제 1 도전형 기판 전면에 감광막을 도포한 후, 노광 및, 현상공정으로 소정영역의 감광막을 제거하는 단계; 상기 잔류하는 감광막 및, 제 2 열산화막을 마스크로 하여 제 1 도전형 기판 내에 제 2 도전형 제 2 불순물 주입층을 형성하는 단계; 및, 상기 제 1 도전형 기판에 웰 드라이브인 공정을 실시하는 단계를 포함하여 이루어짐을 특징으로 한다.
이하 첨부된 도면을 참조하여 본 발명을 더욱 상세하게 설명하면 다음과 같다.
제 2 도 (a)~(b)는 본 발명의 실시예에 따른 반도체 장치이 웰(well) 형성방법을 도시한 단면도이다.
제 2 도 (a)에 도시된 바와같이 실리콘 기판(20) 상에 제 1 열산화막(21)을 형성한 후, 마스크 사용없이 고에너지의 불순물을 이온 주입하여 n 쉴드영역(22)을 형성한다. 이때, 불순물은 1~3MeV의 에너지를 갖고 도우주량은 1.0×1012/㎠~1.0×1014/㎠인 인 (P)을 사용하는 것이 바람직하다.
제 2 도 (b)에 나타낸 것처럼 상기 제 1 열산화막(21) 상에 질화막(23)을 증착한 후, 상기 질화막 상에 감광막(P/R)을 도포한 후, 노광 및, 현상공정으로 상기 질화막(23)을 건식식각한 후, 고에너지의 p형 불순물을 n 쉴드 농도보돠 높게 카운터 도핑하여 농도를 조절한다. 이때, 마스킹된 실리콘 기판 표면에는 p형 제 1 불순물 주입층(24a)이 형성되고 n 쉴드영역(22)의 소정부에는 p형의 카운터 도핑영역(24)이 형성된다. 상기 카운터 도핑 불순물은 1~3MeV의 에너지를 갖고 도우즈량은 1.0×1012/㎠~1.0×1015/㎠인 BF2, 혹은 B 이온이다. 또한, 상기 질화막의 두께는 500~2000Å, 감광막의 두께는 2.5~4㎛인 것이 바람직하다.
이어 50~100KeV의 에너지를 갖고 도우즈량은 1.0×1011/㎠~1.0×1014/㎠의 BF2또는, B(boron)등의 불순물을 이온주입하여 상기 식각된 실리콘 기판(20) 표면과 p형의 카운터 도핑 영역(24) 사이에 p형 제 2 불순물 주입층(25)을 형성한다.
제 2 도 (c)에 도시된 바와같이, 상기 실리콘 기판(20) 상의 감광막을 제거한 후, 상기 질화막(23) 사이로 노출된 제 1 열산화막(21)을 표면산화하여 섬모양의 제 2 열산화막(26)을 형성한다.
제 2 도 (d)에 나타난 바와같이, 상기 질화막(23)을 제거한 후, 상기 실리콘 기판 전면에 감광막(P/R)을 도포하고 노광 및, 현상공정으로 소정영역의 감광막을 제거한다. 이어 상기 잔류하는 감광막(P/R)과 상기 제 2 열산화막(26)을 마스크로 하여 상기 실리콘 기판표면에 저에너지 불순물 예컨대 100~200KeV의 에너지를 갖고 도우즈량은 1.0×1012/㎠~1.0×1015/㎠인 인(P)등의불순물을 p형 제 1 불순물 주입층(24a)에 카운터 도핑하여 n 웰(27) 영역을 형성한다.
제 2 도 (e)에서와 같이 웰 드라이브 인(well drive in) 공정을 실시하면 실리콘 기판(20)내에 확산이 일어나 n 쉴드 영역(22), n 웰(27) 및, p웰(28)이 형성된다. 이때, 웰 드라이브 인(well drive in) 공정시 온도는 1000~1200℃로 설정하는 것이 바람직하다.
이상 상술한 본 발명에 의하면 종래의 반도체 장치의 웰 형성 공정에서 n 쉴드층 형성후 어닐링(annealing)공정과, n 웰과 n 쉴드 영역의 얼라인 키(align key) 형성를 위한 더미(dummy) 산화 공정 과정에서 발생하는 부수적인 공정을 스킵(skip)하여 단순화가 가능하다. 또한, n 쉴드의 측면확산을 줄일 수 있으며, 딥 웰(deep well)의 형성가능으로 래치업(latch-up)의 면역성 향상과 기존의 웰 형성과정에서의 셀과 페리페럴 간의 단차를 개선할 수 있도록 하면서 기존의 동등한 반도체 장치의 웰을 형성할 수 있다.
본 발명이 상기 실시예에 한정되지 않으며, 많은 변형이 본 발명의 기술적 사상내에서 당 분야의 통상의 지식을 가진 자에 의하여 가능함은 명백하다.
Claims (1)
- 반도체 장치의 웰 형성방법에 있어서,제 1 도전형 기판 상에 제 1 열산화막을 형성한 후, 상기 제 1 도전형 기판 내에 제 2 도전형 제 1 불순물 주입층을 형성하는 단계;상기 제 1 열산화막 상층에 질화막을 형성하는 단계;상기 질화막 상에 감광막을 도포한 후, 노광 및 현상공정으로 상기 질화막의 소정영역을 식각하는 단계;상기 노출된 제 1 도전형 기판 전면에 고농도 및, 저농도 이온주입공정을 차례로 실시하여 제 1 도전형 제 1 및, 제 2 불순물 주입층을 형성하는 단계;상기 노출된 질화막 사이에 섬모양의 제 2 열산화막을 형성하는 단계;상기 제 1 도전형 기판 전면에 감광막을 도포한 후, 노광 및, 현상공정으로 소정영역의 감광막을 제거하는 단계;상기 잔류하는 감광막 및, 제 2 열산화막을 마크스로 하여 제 1 도전형 기판 내에 제 2 도전형 제 2 불순물 주입층을 형성하는 단계; 및,상기 제 1 도전형 기판에 웰 드라이브 인 공정을 실시하는 단계를 포함하여 이루어지는 것을 특징으로 하는 반도체 장치의 웰 형성방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019960020658A KR100186511B1 (ko) | 1996-06-10 | 1996-06-10 | 반도체 장치의 웰 형성방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019960020658A KR100186511B1 (ko) | 1996-06-10 | 1996-06-10 | 반도체 장치의 웰 형성방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR980006034A KR980006034A (ko) | 1998-03-30 |
| KR100186511B1 true KR100186511B1 (ko) | 1999-04-15 |
Family
ID=19461356
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019960020658A KR100186511B1 (ko) | 1996-06-10 | 1996-06-10 | 반도체 장치의 웰 형성방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100186511B1 (ko) |
-
1996
- 1996-06-10 KR KR1019960020658A patent/KR100186511B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR980006034A (ko) | 1998-03-30 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100186511B1 (ko) | 반도체 장치의 웰 형성방법 | |
| KR100783283B1 (ko) | 반도체 소자 및 그 제조 방법 | |
| KR20050069111A (ko) | 자기 정렬 바이폴라 트랜지스터 형성 방법 | |
| JPH0831601B2 (ja) | 半導体装置の製造方法 | |
| KR100261166B1 (ko) | 반도체 소자의 제조 방법 | |
| KR960000228B1 (ko) | 포토 레지스트를 이용한 엘디디(ldd) 구조 형성 공정 | |
| KR100215871B1 (ko) | 반도체 소자의 제조방법 | |
| KR100236073B1 (ko) | 반도체 소자의 제조방법 | |
| KR0172828B1 (ko) | 반도체 소자의 웰 제조방법 | |
| KR100218372B1 (ko) | 반도체소자의 듀얼게이트 제조방법 | |
| KR100337201B1 (ko) | 반도체소자의트랜지스터형성방법 | |
| KR0180136B1 (ko) | 마스크름의 워드라인 형성 방법 | |
| KR100231479B1 (ko) | 필드 트랜지스터의 제조방법 | |
| KR0182871B1 (ko) | 반도체 소자의 트랜지스터 제조 방법 | |
| KR100236049B1 (ko) | 바이폴라 트랜지스터 및 이의 제조방법 | |
| KR100252892B1 (ko) | 반도체소자의 배선 형성방법 | |
| KR100328812B1 (ko) | 이온 주입방법 | |
| KR100439102B1 (ko) | 반도체 소자의 제조 방법 | |
| KR100400764B1 (ko) | 반도체소자의 듀얼 게이트 형성방법 | |
| KR20020091941A (ko) | 반도체 제조방법 | |
| KR100268931B1 (ko) | 반도체 소자 및 그의 제조 방법 | |
| KR100290876B1 (ko) | 반도체 소자의 제조방법 | |
| KR100252857B1 (ko) | 반도체 소자의 제조방법 | |
| KR100186513B1 (ko) | 반도체 소자의 제조방법 | |
| KR19980048209A (ko) | 반도체소자 및 그 제조방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20061122 Year of fee payment: 9 |
|
| LAPS | Lapse due to unpaid annual fee |