KR980006034A - 반도체 장치의 웰 형성방법 - Google Patents
반도체 장치의 웰 형성방법 Download PDFInfo
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- 238000000034 method Methods 0.000 title claims abstract description 20
- 239000004065 semiconductor Substances 0.000 title claims abstract description 10
- 239000000758 substrate Substances 0.000 claims abstract 13
- 150000004767 nitrides Chemical class 0.000 claims abstract 8
- 229920002120 photoresistant polymer Polymers 0.000 claims abstract 8
- 239000012535 impurity Substances 0.000 claims abstract 6
- 238000002513 implantation Methods 0.000 claims abstract 5
- 238000005530 etching Methods 0.000 claims abstract 2
- 238000005468 ion implantation Methods 0.000 claims abstract 2
- 239000011248 coating agent Substances 0.000 claims 1
- 238000000576 coating method Methods 0.000 claims 1
- 230000036039 immunity Effects 0.000 abstract 2
- 230000015572 biosynthetic process Effects 0.000 abstract 1
- 238000009792 diffusion process Methods 0.000 abstract 1
- 238000002347 injection Methods 0.000 abstract 1
- 239000007924 injection Substances 0.000 abstract 1
- 230000002093 peripheral effect Effects 0.000 abstract 1
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Abstract
본 발명은 반도체 장치의 웰(well)형성방법에 관한 것으로서, 특히, 공정을 단순화하고 래치 업(latch-up)의 면역성을 향상시킨 반도체 장치의 웰(well) 형성방법에 관한 것이다. 상기한 본 발명에 따른 반도체 장치의 웰 형성방법은, 제1도전형 기판상에 제1 열산화막을 형성한후, 상기 제1 도전형 기판내에 제2 도전형 제1 불순물 주입층을 형성하는 단계; 상기 제1 열산화막 상층에 질화막을 형성하는 단계, 상기 질화막 상에 감광막을 도포한 후, 노광 및 현상공정으로 상기 질화막의 소정영역을 식각하는 단계, 상기 노출된 제1 도전형 기판 전면에 고농도 및 저농도 이온주입공정을 차례로 실시하여 제1 도전형 제1 및, 제2 불순물 주입층을 형성하는 단계, 상기 노출된 질화막 사이에 섬모양의 제2 열산화막을 형성하는 단계, 상기 제1 도전형 기판 전면에 감광막을 도포한 후, 노광 및, 현상공정으로 소정영역의 감광막을 제거하는 단계, 상기 잔류하는 감광막 및, 제2 열산화막을 마스크로하여 제1도전형 기판내에 제2 도전형 제2 불순물 주입층을 형성하는 단계, 및 상기 제1 도전형 기판에 웰 드라이브 인 공정을 실시하는 단계를 포함하여 이루어짐을 특징으로 한다. 상기한 본 발명에 의하면 공정으 단순화가 가능하고, n쉴드의 측면확산을 줄일 수 있으며, 딥 웰(deep well)의 형성가능으로 래치 업(latch-up)의 면역성 향상과 기존의 웰 형성과정에서의 셀과 페리패럴 간의 단차를 크게 개선할 수 있다.
Description
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제2도는 a는 본 발명의 실시예에 따른 반도체 장치의 웰(well)형성방법을 도시한 단면도.
제2도는 b는 본 발명의 실시예에 따른 반도체 장치의 웰(well)형성방법을 도시한 단면도.
제2도는 c는 본 발명의 실시예에 따른 반도체 장치의 웰(well)형성방법을 도시한 단면도.
제2도는 d는 본 발명의 실시예에 따른 반도체 장치의 웰(well)형성방법을 도시한 단면도.
제2도는 e는 본 발명의 실시예에 따른 반도체 장치의 웰(well)형성방법을 도시한 단면도.
Claims (1)
- 반도체 장치의 웰 형성방법에 있어서, 제1도전형 기판상에 제1 열산화막을 형성한후, 상기 제1 도전형 기판내에 제2 도전형 제1 불순물 주입층을 형성하는 단게, 상기 제1 열산화막 상층에 질화막을 형성하는 단계; 상기 질화막 상에 감광막을 도포한 후, 노광 및 현상공정으로 상기 질화막의 소정영역을 식각하는 단계; 상기 노출된 제1 도전형 기판 전면에 고농도 및, 저농도 이온주입공정을 차레로 실시하여 제1 도전형 제1 및 제2 불순물 주입층을 형성하는 단계; 상기 노출된 질화막 사이에 섬모양의 제2 열산화막을 형성하는 단계; 상기 제1 도전형 기판 전면에 감광막을 도포한 후, 노광 및, 현상공정으로 소정영역의 감광막을 제거하는 단계; 상기 잔류하는 감광막 및, 제2 열산화막을 마스크로하여 제1 도전형 기판내에 제2 도전형 제2 불순물 주입층을 형성하는 단계; 및 상기 제1 도전형 기판에 웰 드라이브 인 공정을 실시하는 단계를 포함하여 이루어지는 것을 특징으로 하는 반도체 장치의 웰 형성방법.※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1019960020658A KR100186511B1 (ko) | 1996-06-10 | 1996-06-10 | 반도체 장치의 웰 형성방법 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1019960020658A KR100186511B1 (ko) | 1996-06-10 | 1996-06-10 | 반도체 장치의 웰 형성방법 |
Publications (2)
Publication Number | Publication Date |
---|---|
KR980006034A true KR980006034A (ko) | 1998-03-30 |
KR100186511B1 KR100186511B1 (ko) | 1999-04-15 |
Family
ID=19461356
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
KR1019960020658A KR100186511B1 (ko) | 1996-06-10 | 1996-06-10 | 반도체 장치의 웰 형성방법 |
Country Status (1)
Country | Link |
---|---|
KR (1) | KR100186511B1 (ko) |
-
1996
- 1996-06-10 KR KR1019960020658A patent/KR100186511B1/ko not_active IP Right Cessation
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Publication number | Publication date |
---|---|
KR100186511B1 (ko) | 1999-04-15 |
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