JPH10163478A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH10163478A JPH10163478A JP32367696A JP32367696A JPH10163478A JP H10163478 A JPH10163478 A JP H10163478A JP 32367696 A JP32367696 A JP 32367696A JP 32367696 A JP32367696 A JP 32367696A JP H10163478 A JPH10163478 A JP H10163478A
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Abstract
(57)【要約】
【課題】 チャネル領域直下のみへ不純物を注入して短
チャネル効果の抑制を図ること。 【解決手段】 半導体基板１上にゲート絶縁膜２、ゲー
ト電極層３、各々感光特性の異なる第１レジスト膜４、
第２レジスト膜５を順に形成し、第１レジスト膜４およ
び第２レジスト膜５の一括露光を行い、第２レジスト膜
５に対する現像を行って、これをマスクとしてチャネル
領域の直下へ不純物を注入し、第２レジスト膜５を除去
するとともに第１レジスト膜４に対する現像を行って、
第１レジスト膜４をマスクとしたゲート酸化膜およびゲ
ート電極層のエッチング、ゲート電極の形成とともに、
ゲート電極をマスクとしたソース領域およびドレイン領
域の形成を行う半導体装置の製造方法である。
チャネル効果の抑制を図ること。 【解決手段】 半導体基板１上にゲート絶縁膜２、ゲー
ト電極層３、各々感光特性の異なる第１レジスト膜４、
第２レジスト膜５を順に形成し、第１レジスト膜４およ
び第２レジスト膜５の一括露光を行い、第２レジスト膜
５に対する現像を行って、これをマスクとしてチャネル
領域の直下へ不純物を注入し、第２レジスト膜５を除去
するとともに第１レジスト膜４に対する現像を行って、
第１レジスト膜４をマスクとしたゲート酸化膜およびゲ
ート電極層のエッチング、ゲート電極の形成とともに、
ゲート電極をマスクとしたソース領域およびドレイン領
域の形成を行う半導体装置の製造方法である。
Description
【０００１】
【発明の属する技術分野】本発明は、チャネル領域の下
側にパンチスルー、短チャネル効果を抑制する目的の不
純物イオンインプラテーションを行う際、ＰＮ接合リー
クおよび拡散層ＰＮ接合要領を低減するための不純物イ
オンインプラテーションを施す半導体装置の製造方法に
関する。
側にパンチスルー、短チャネル効果を抑制する目的の不
純物イオンインプラテーションを行う際、ＰＮ接合リー
クおよび拡散層ＰＮ接合要領を低減するための不純物イ
オンインプラテーションを施す半導体装置の製造方法に
関する。
【０００２】
【従来の技術】図８は従来例を説明する概略断面図であ
り、ＭＯＳ型のトランジスタの構造を示すものである。
すなわち、この半導体装置１０’は、シリコン等から成
る半導体基板１のチャネル領域Ｃ上にゲート絶縁膜２を
介して設けられたゲート電極３’と、チャネル領域Ｃの
両側にＬＤＤ領域１１を介して各々設けられたドレイン
領域Ｄおよびソース領域Ｓとを備える構造となってい
る。
り、ＭＯＳ型のトランジスタの構造を示すものである。
すなわち、この半導体装置１０’は、シリコン等から成
る半導体基板１のチャネル領域Ｃ上にゲート絶縁膜２を
介して設けられたゲート電極３’と、チャネル領域Ｃの
両側にＬＤＤ領域１１を介して各々設けられたドレイン
領域Ｄおよびソース領域Ｓとを備える構造となってい
る。
【０００３】また、この半導体装置１０’には、素子寸
法の微細化に伴い発生するパンチスルーリーク電流やし
きい値低下をもたらす短チャネル効果を抑制するため、
チャネル領域Ｃの直下に半導体基板１と同じ導電型の不
純物イオンを注入した不純物領域７’が形成されてい
る。
法の微細化に伴い発生するパンチスルーリーク電流やし
きい値低下をもたらす短チャネル効果を抑制するため、
チャネル領域Ｃの直下に半導体基板１と同じ導電型の不
純物イオンを注入した不純物領域７’が形成されてい
る。
【０００４】この不純物領域７’は、ゲート電極３’や
ドレイン領域Ｄおよびソース領域Ｓを形成する前に半導
体基板１の全面に対してイオン注入を施すことによって
所定の深さに形成されている。
ドレイン領域Ｄおよびソース領域Ｓを形成する前に半導
体基板１の全面に対してイオン注入を施すことによって
所定の深さに形成されている。
【０００５】
【発明が解決しようとする課題】しかしながら、このよ
うに半導体基板の全面に対してイオン注入を行うことで
不純物領域を形成すると、ドレイン領域やソース領域の
拡散領域におけるＰＮ接合の濃度勾配を急峻にしてしま
う。この結果、拡散層接合領域における空乏層幅が短く
なり、空乏層中電界の増大、接合リークの増大、接合容
量の増加などの問題を引き起こす原因となっている。
うに半導体基板の全面に対してイオン注入を行うことで
不純物領域を形成すると、ドレイン領域やソース領域の
拡散領域におけるＰＮ接合の濃度勾配を急峻にしてしま
う。この結果、拡散層接合領域における空乏層幅が短く
なり、空乏層中電界の増大、接合リークの増大、接合容
量の増加などの問題を引き起こす原因となっている。
【０００６】
【課題を解決するための手段】本発明はこのような課題
を解決するために成された半導体装置の製造方法であ
る。すなわち、本発明は、半導体基板上にゲート絶縁膜
を形成した後、絶縁膜上の全面にゲート電極層を形成す
る工程と、ゲート電極層上に各々感光特性の異なる２層
のレジスト膜を順に形成する工程と、２層のレジスト膜
のうち上側のレジスト膜の現像によってゲート電極と対
応する部分以外の部分が残り、かつ下側のレジスト膜の
現像によってゲート電極と対応する部分が残るような一
括露光を行う工程と、２層のレジスト膜のうち上側のレ
ジスト膜に対する現像を行ってゲート電極と対応する部
分以外の部分を残す工程と、上側のレジスト膜をマスク
として半導体基板におけるチャネル領域の直下へ所定の
不純物を注入する工程と、上側のレジスト膜を除去する
とともに、下側のレジスト膜に対する現像を行ってゲー
ト電極と対応する部分を残す工程と、下側のレジスト膜
をマスクとしてゲート酸化膜およびゲート電極層をエッ
チングしてゲート電極を形成するとともに、ゲート電極
をマスクとしてソース領域およびドレイン領域へ所定の
不純物を注入する工程とから成る半導体装置の製造方法
である。
を解決するために成された半導体装置の製造方法であ
る。すなわち、本発明は、半導体基板上にゲート絶縁膜
を形成した後、絶縁膜上の全面にゲート電極層を形成す
る工程と、ゲート電極層上に各々感光特性の異なる２層
のレジスト膜を順に形成する工程と、２層のレジスト膜
のうち上側のレジスト膜の現像によってゲート電極と対
応する部分以外の部分が残り、かつ下側のレジスト膜の
現像によってゲート電極と対応する部分が残るような一
括露光を行う工程と、２層のレジスト膜のうち上側のレ
ジスト膜に対する現像を行ってゲート電極と対応する部
分以外の部分を残す工程と、上側のレジスト膜をマスク
として半導体基板におけるチャネル領域の直下へ所定の
不純物を注入する工程と、上側のレジスト膜を除去する
とともに、下側のレジスト膜に対する現像を行ってゲー
ト電極と対応する部分を残す工程と、下側のレジスト膜
をマスクとしてゲート酸化膜およびゲート電極層をエッ
チングしてゲート電極を形成するとともに、ゲート電極
をマスクとしてソース領域およびドレイン領域へ所定の
不純物を注入する工程とから成る半導体装置の製造方法
である。
【０００７】また、半導体基板上にゲート絶縁膜を形成
した後、絶縁膜上の全面にゲート電極層を形成する工程
と、ゲート電極層上にネガ型のレジスト膜を形成し、そ
の上にポジ型のレジスト膜を形成する工程と、ポジ型の
レジスト膜のゲート電極と対応する部分を露光および現
像して、ゲート電極と対応する部分を除去する工程と、
ポジ型のレジスト膜をマスクとして半導体基板における
チャネル領域の直下へ所定の不純物を注入する工程と、
ポジ型のレジスト膜をマスクとしてネガ型のレジスト膜
を露光し、現像によってポジ型のレジスト膜を除去する
とともに、ネガ型のレジスト膜のゲート電極と対応する
部分を残す工程と、ネガ型のレジスト膜をマスクとして
ゲート酸化膜およびゲート電極層をエッチングしてゲー
ト電極を形成するとともに、ゲート電極をマスクとして
ソース領域およびドレイン領域へ所定の不純物を注入す
る工程とから成る半導体装置の製造方法である。
した後、絶縁膜上の全面にゲート電極層を形成する工程
と、ゲート電極層上にネガ型のレジスト膜を形成し、そ
の上にポジ型のレジスト膜を形成する工程と、ポジ型の
レジスト膜のゲート電極と対応する部分を露光および現
像して、ゲート電極と対応する部分を除去する工程と、
ポジ型のレジスト膜をマスクとして半導体基板における
チャネル領域の直下へ所定の不純物を注入する工程と、
ポジ型のレジスト膜をマスクとしてネガ型のレジスト膜
を露光し、現像によってポジ型のレジスト膜を除去する
とともに、ネガ型のレジスト膜のゲート電極と対応する
部分を残す工程と、ネガ型のレジスト膜をマスクとして
ゲート酸化膜およびゲート電極層をエッチングしてゲー
ト電極を形成するとともに、ゲート電極をマスクとして
ソース領域およびドレイン領域へ所定の不純物を注入す
る工程とから成る半導体装置の製造方法である。
【０００８】本発明では、ゲート電極層上に各々感光特
性の異なる２層のレジストを順に形成しているため、チ
ャネル領域と対応する部分を開口するための上側のレジ
スト膜への露光と、ゲート電極と対応する部分を残すた
めの下側のレジスト膜への露光を一括で行うことができ
るようになる。つまり、この一括露光によって、上側の
レジスト膜を現像した際の開口部と下側のレジスト膜を
現像した際の開口部とが正確にアライメントされること
になる。しかも、上側のレジスト膜をマスクとした不純
物注入によってチャネル領域直下のみに不純物領域を形
成でき、下側のレジスト膜をマスクとしたエッチングに
よってこの不純物領域と対応して正確にゲート電極およ
びその周辺のソース領域、ドレイン領域を各々形成でき
るようになる。
性の異なる２層のレジストを順に形成しているため、チ
ャネル領域と対応する部分を開口するための上側のレジ
スト膜への露光と、ゲート電極と対応する部分を残すた
めの下側のレジスト膜への露光を一括で行うことができ
るようになる。つまり、この一括露光によって、上側の
レジスト膜を現像した際の開口部と下側のレジスト膜を
現像した際の開口部とが正確にアライメントされること
になる。しかも、上側のレジスト膜をマスクとした不純
物注入によってチャネル領域直下のみに不純物領域を形
成でき、下側のレジスト膜をマスクとしたエッチングに
よってこの不純物領域と対応して正確にゲート電極およ
びその周辺のソース領域、ドレイン領域を各々形成でき
るようになる。
【０００９】また、２層のレジスト膜の下側のレジスト
膜がネガ型、上側のレジスト膜がポジ型の場合には、初
めに上側のレジスト膜のみを露光、現像してゲート電極
と対応する部分の開口を行い、チャネル領域の直下に不
純物を注入した後、この開口した上側のレジスト膜をマ
スクとして下側のレジスト膜を露光、現像することによ
って、下側のレジスト膜でゲート電極と対応する部分の
みをマスクできるようになる。これによっても、上側の
レジスト膜を現像した際の開口部と下側のレジスト膜を
現像した際の開口部とが正確にアライメントされること
になる。
膜がネガ型、上側のレジスト膜がポジ型の場合には、初
めに上側のレジスト膜のみを露光、現像してゲート電極
と対応する部分の開口を行い、チャネル領域の直下に不
純物を注入した後、この開口した上側のレジスト膜をマ
スクとして下側のレジスト膜を露光、現像することによ
って、下側のレジスト膜でゲート電極と対応する部分の
みをマスクできるようになる。これによっても、上側の
レジスト膜を現像した際の開口部と下側のレジスト膜を
現像した際の開口部とが正確にアライメントされること
になる。
【００１０】
【発明の実施の形態】以下に、本発明の半導体装置の製
造方法における実施の形態を図に基づいて説明する。図
１〜図３は第１実施形態を説明する概略断面図である。
本実施形態では、主としてＭＯＳ型トランジスタを製造
するにあたり、チャネル領域の直下のみに所定の不純物
を注入してパンチスルーおよび短チャネル効果抑制を図
ることができる半導体装置を製造する点に特徴がある。
造方法における実施の形態を図に基づいて説明する。図
１〜図３は第１実施形態を説明する概略断面図である。
本実施形態では、主としてＭＯＳ型トランジスタを製造
するにあたり、チャネル領域の直下のみに所定の不純物
を注入してパンチスルーおよび短チャネル効果抑制を図
ることができる半導体装置を製造する点に特徴がある。
【００１１】先ず、図１（ａ）に示すように、シリコン
等から成る半導体基板１の上に酸化シリコン等から成る
ゲート絶縁膜２を形成し、その上に多結晶シリコン等か
ら成るゲート電極層３を形成する。また、このゲート電
極層３の上に第１レジスト４と第２レジスト５とを順に
塗布する。
等から成る半導体基板１の上に酸化シリコン等から成る
ゲート絶縁膜２を形成し、その上に多結晶シリコン等か
ら成るゲート電極層３を形成する。また、このゲート電
極層３の上に第１レジスト４と第２レジスト５とを順に
塗布する。
【００１２】この第１レジスト４を例えばネガ型とした
場合、第２レジスト５はその反対の感光特性となるポジ
型を使用する。また、第１レジスト４を例えばポジ型と
した場合、第２レジスト５はネガ型を使用する。
場合、第２レジスト５はその反対の感光特性となるポジ
型を使用する。また、第１レジスト４を例えばポジ型と
した場合、第２レジスト５はネガ型を使用する。
【００１３】次に、第１レジスト４としてネガ型、第２
レジスト５としてポジ型を使用した場合には、図１
（ｂ）に示すように、後述するゲート電極と対応する部
分にのみ光が照射されるようなマスク６を用いて第１レ
ジスト４および第２レジスト５への一括露光を行う。ま
た、第１レジスト４としてポジ型、第２レジスト５とし
てネガ型を使用した場合には、図２（ａ）に示すよう
に、後述するゲート電極領域以外の領域にのみ光が照射
されるようなマスク６’を用いて第１レジスト４および
第２レジスト５への一括露光を行う。
レジスト５としてポジ型を使用した場合には、図１
（ｂ）に示すように、後述するゲート電極と対応する部
分にのみ光が照射されるようなマスク６を用いて第１レ
ジスト４および第２レジスト５への一括露光を行う。ま
た、第１レジスト４としてポジ型、第２レジスト５とし
てネガ型を使用した場合には、図２（ａ）に示すよう
に、後述するゲート電極領域以外の領域にのみ光が照射
されるようなマスク６’を用いて第１レジスト４および
第２レジスト５への一括露光を行う。
【００１４】この一括露光を行った後、第２レジスト５
のチャネル領域に対応する部分のみ例えば薬液によって
除去し、残った第２レジスト５をマスクとして図２
（ｂ）に示すような例えば砒素（Ａｓ）のイオン注入を
行い、チャネル領域の直下にのみ不純物領域７を形成す
る。
のチャネル領域に対応する部分のみ例えば薬液によって
除去し、残った第２レジスト５をマスクとして図２
（ｂ）に示すような例えば砒素（Ａｓ）のイオン注入を
行い、チャネル領域の直下にのみ不純物領域７を形成す
る。
【００１５】次いで、第２レジスト５が残っている部分
の第１レジスト４を例えば薬液によって除去し、図３
（ａ）に示すようなゲート電極に対応する第１レジスト
４のみを残すようにする。この第１レジスト４には、図
１（ｂ）または図２（ａ）に示す一括露光によって、現
像でチャネル領域に対応する部分のみが残るような露光
が施されている。すなわち、第２レジスト５とは反対の
感光特性となっていることから、一括露光および現像に
よって第２レジスト５の現像後の形状と完全に反転した
形状が得られることになる。
の第１レジスト４を例えば薬液によって除去し、図３
（ａ）に示すようなゲート電極に対応する第１レジスト
４のみを残すようにする。この第１レジスト４には、図
１（ｂ）または図２（ａ）に示す一括露光によって、現
像でチャネル領域に対応する部分のみが残るような露光
が施されている。すなわち、第２レジスト５とは反対の
感光特性となっていることから、一括露光および現像に
よって第２レジスト５の現像後の形状と完全に反転した
形状が得られることになる。
【００１６】なお、この第１レジスト４の現像を行うに
あたり、図３（ｂ）に示すような第２レジスト５をマス
クとした第１レジスト４のアッシングを施すことで、第
１レジスト４に形成された段差部分から薬液が第１レジ
スト５の下方第２レジスト４へ浸透し、確実に現像を行
うことが可能となる。
あたり、図３（ｂ）に示すような第２レジスト５をマス
クとした第１レジスト４のアッシングを施すことで、第
１レジスト４に形成された段差部分から薬液が第１レジ
スト５の下方第２レジスト４へ浸透し、確実に現像を行
うことが可能となる。
【００１７】図３（ａ）に示すような第１レジスト４の
現像を行った後は、この第１レジスト４をマスクとして
図４に示すようなゲート電極３’、ＬＤＤ領域１１、ソ
ース領域Ｓおよびドレイン領域Ｄの形成を行って半導体
装置１０を完成させる。このような製造方法によって、
正確にチャネル領域Ｃの直下にのみ不純物領域７を形成
することが可能となる。
現像を行った後は、この第１レジスト４をマスクとして
図４に示すようなゲート電極３’、ＬＤＤ領域１１、ソ
ース領域Ｓおよびドレイン領域Ｄの形成を行って半導体
装置１０を完成させる。このような製造方法によって、
正確にチャネル領域Ｃの直下にのみ不純物領域７を形成
することが可能となる。
【００１８】なお、第１実施形態において第１レジスト
膜４をネガ型、第２レジスト膜５をポジ型とした場合に
は、初めに第２レジスト膜５のみを露光、現像してゲー
ト電極と対応する部分の開口を行い、その後、チャネル
領域Ｃの直下にイオン注入を行った後、この第２レジス
ト膜５をマスクとして第１レジスト膜４を露光、現像す
ることによって、図３（ａ）に示すような第１レジスト
膜４を正確に残すことができるようになる。
膜４をネガ型、第２レジスト膜５をポジ型とした場合に
は、初めに第２レジスト膜５のみを露光、現像してゲー
ト電極と対応する部分の開口を行い、その後、チャネル
領域Ｃの直下にイオン注入を行った後、この第２レジス
ト膜５をマスクとして第１レジスト膜４を露光、現像す
ることによって、図３（ａ）に示すような第１レジスト
膜４を正確に残すことができるようになる。
【００１９】次に、本発明における第２実施形態の説明
を行う。図５〜図７は第２実施形態を説明する概略断面
図である。第２実施形態では、図５（ａ）に示すよう
に、半導体基板１上にゲート絶縁膜２およびゲート電極
層３を形成し、その上に第１レジスト４、第２レジスト
５を形成するにあたり、第１レジスト４と第２レジスト
５との間に反射防止膜８を形成している点に特徴があ
る。
を行う。図５〜図７は第２実施形態を説明する概略断面
図である。第２実施形態では、図５（ａ）に示すよう
に、半導体基板１上にゲート絶縁膜２およびゲート電極
層３を形成し、その上に第１レジスト４、第２レジスト
５を形成するにあたり、第１レジスト４と第２レジスト
５との間に反射防止膜８を形成している点に特徴があ
る。
【００２０】先ず、図５（ａ）に示すように、シリコン
等から成る半導体基板１の上に酸化シリコン等から成る
ゲート絶縁膜２を形成し、その上に多結晶シリコン等か
ら成るゲート電極層３を形成する。また、このゲート電
極層３の上に第１レジスト４を形成し、反射防止膜８を
形成した上に第２レジスト４とを順に塗布する。
等から成る半導体基板１の上に酸化シリコン等から成る
ゲート絶縁膜２を形成し、その上に多結晶シリコン等か
ら成るゲート電極層３を形成する。また、このゲート電
極層３の上に第１レジスト４を形成し、反射防止膜８を
形成した上に第２レジスト４とを順に塗布する。
【００２１】第１レジスト４および第２レジスト５の各
々の感光特性は、第１レジスト４をネガ型、第２レジス
ト５をポジ型としておく。また、反射防止膜８として
は、第２レジスト５と同じ感光特性としておく。
々の感光特性は、第１レジスト４をネガ型、第２レジス
ト５をポジ型としておく。また、反射防止膜８として
は、第２レジスト５と同じ感光特性としておく。
【００２２】次に、図５（ｂ）に示すように、後述する
ゲート電極と対応する部分にのみ光が照射されるような
マスク６’を用いて第１レジスト４の露光を行う。
ゲート電極と対応する部分にのみ光が照射されるような
マスク６’を用いて第１レジスト４の露光を行う。
【００２３】この露光を行うにあたり、第１レジスト４
と第２レジスト５との間に反射防止膜８が形成されてい
ることで、入射光が反射して露光したくない部分へ光が
混入することを防止することができる。
と第２レジスト５との間に反射防止膜８が形成されてい
ることで、入射光が反射して露光したくない部分へ光が
混入することを防止することができる。
【００２４】この露光を行った後、第２レジスト５およ
び反射防止膜８のチャネル領域に対応する部分のみ例え
ば薬液によって除去し、残った第２レジスト５をマスク
として図６に示すような砒素（Ａｓ）等のイオン注入を
行い、チャネル領域の直下にのみ不純物領域７を形成す
る。
び反射防止膜８のチャネル領域に対応する部分のみ例え
ば薬液によって除去し、残った第２レジスト５をマスク
として図６に示すような砒素（Ａｓ）等のイオン注入を
行い、チャネル領域の直下にのみ不純物領域７を形成す
る。
【００２５】次いで、残っている第２レジスト５および
反射防止膜８をマスクとして第１レジスト４の露光を行
い、その後、第１レジスト４を例えば薬液によって除去
する。
反射防止膜８をマスクとして第１レジスト４の露光を行
い、その後、第１レジスト４を例えば薬液によって除去
する。
【００２６】なお、この第１レジスト４の現像を行うに
あたり、図７に示すような第２レジスト５および反射防
止膜８をマスクとした第１レジスト４のアッシングを施
すことで、第１レジスト４に形成された段差部分から薬
液が第１レジスト５の下方第２レジスト４へ浸透し、確
実に現像を行うことが可能となる。
あたり、図７に示すような第２レジスト５および反射防
止膜８をマスクとした第１レジスト４のアッシングを施
すことで、第１レジスト４に形成された段差部分から薬
液が第１レジスト５の下方第２レジスト４へ浸透し、確
実に現像を行うことが可能となる。
【００２７】第１レジスト４の現像を行った後は、第１
実施形態と同様に、この第１レジスト４をマスクとして
図４に示すようなゲート電極３’、ＬＤＤ領域１１、ソ
ース領域Ｓおよびドレイン領域Ｄの形成を行って半導体
装置１０を完成させる。このような製造方法によって、
正確にチャネル領域Ｃの直下にのみ不純物領域７を形成
することが可能となる。
実施形態と同様に、この第１レジスト４をマスクとして
図４に示すようなゲート電極３’、ＬＤＤ領域１１、ソ
ース領域Ｓおよびドレイン領域Ｄの形成を行って半導体
装置１０を完成させる。このような製造方法によって、
正確にチャネル領域Ｃの直下にのみ不純物領域７を形成
することが可能となる。
【００２８】このような反射防止膜８を設けることで、
基板／レジスト界面での第１反射を抑制できるので、多
重干渉・ハレーションを低減でき、より均一な加工を行
うことが可能となる。
基板／レジスト界面での第１反射を抑制できるので、多
重干渉・ハレーションを低減でき、より均一な加工を行
うことが可能となる。
【００２９】
【発明の効果】以上説明したように、本発明の半導体装
置の製造方法によれば次のような効果がある。すなわ
ち、感光特性の異なる２層のレジスト膜を形成し、露
光、現像を行うことにより、マスク合わせずれを生じる
ことなく正確にチャネル領域直下のみへ不純物を注入す
ることができるようになる。これにより、ソース領域や
ドレイン領域の拡散領域におけるＰＮ接合の濃度勾配が
急峻となることを防止でき、チャネル領域直下のみ不純
物領域による短チャネル効果の抑制とともに、空乏層中
電界の増大、接合リークの増大、接合容量の増加を抑制
することが可能となる。
置の製造方法によれば次のような効果がある。すなわ
ち、感光特性の異なる２層のレジスト膜を形成し、露
光、現像を行うことにより、マスク合わせずれを生じる
ことなく正確にチャネル領域直下のみへ不純物を注入す
ることができるようになる。これにより、ソース領域や
ドレイン領域の拡散領域におけるＰＮ接合の濃度勾配が
急峻となることを防止でき、チャネル領域直下のみ不純
物領域による短チャネル効果の抑制とともに、空乏層中
電界の増大、接合リークの増大、接合容量の増加を抑制
することが可能となる。
【図１】第１実施形態を説明する概略断面図（その１）
である。
である。
【図２】第１実施形態を説明する概略断面図（その２）
である。
である。
【図３】第１実施形態を説明する概略断面図（その３）
である。
である。
【図４】半導体装置を説明する概略断面図である。
【図５】第２実施形態を説明する概略断面図（その１）
である。
である。
【図６】第２実施形態を説明する概略断面図（その２）
である。
である。
【図７】第２実施形態を説明する概略断面図（その３）
である。
である。
【図８】従来例を説明する概略断面図である。
１ 半導体基板 ２ ゲート絶縁膜 ３ ゲート電
極層 ４ 第１レジスト膜 ５ 第２レジスト膜 ６ マ
スク ７ 不純物領域
極層 ４ 第１レジスト膜 ５ 第２レジスト膜 ６ マ
スク ７ 不純物領域
Claims (3)
- 【請求項１】 半導体基板上にゲート絶縁膜を形成した
後、該絶縁膜上の全面にゲート電極層を形成する工程
と、 前記ゲート電極層上に各々感光特性の異なる２層のレジ
スト膜を順に形成する工程と、 前記２層のレジスト膜のうち上側のレジスト膜の現像に
よってゲート電極と対応する部分以外の部分が残り、か
つ下側のレジスト膜の現像によってゲート電極と対応す
る部分が残るような一括露光を行う工程と、 前記２層のレジスト膜のうち上側のレジスト膜に対する
現像を行ってゲート電極と対応する部分以外の部分を残
す工程と、 前記上側のレジスト膜をマスクとして前記半導体基板に
おけるチャネル領域の直下へ所定の不純物を注入する工
程と、 前記上側のレジスト膜を除去するとともに、前記下側の
レジスト膜に対する現像を行ってゲート電極と対応する
部分を残す工程と、 前記下側のレジスト膜をマスクとして前記ゲート酸化膜
および前記ゲート電極層をエッチングしてゲート電極を
形成するとともに、該ゲート電極をマスクとしてソース
領域およびドレイン領域へ所定の不純物を注入する工程
とから成ることを特徴とする半導体装置の製造方法。 - 【請求項２】 前記２層のレジスト膜の間に反射防止膜
を形成しておき、該２層のレジスト膜のうち上側のレジ
スト膜に対する露光および現像と同じ処理を行うことを
特徴とする請求項１記載の半導体装置の製造方法。 - 【請求項３】 半導体基板上にゲート絶縁膜を形成した
後、該絶縁膜上の全面にゲート電極層を形成する工程
と、 前記ゲート電極層上にネガ型のレジスト膜を形成し、そ
の上にポジ型のレジスト膜を形成する工程と、 前記ポジ型のレジスト膜のゲート電極と対応する部分を
露光および現像して、 該ゲート電極と対応する部分を除去する工程と、 前記ポジ型のレジスト膜をマスクとして前記半導体基板
におけるチャネル領域の直下へ所定の不純物を注入する
工程と、 前記ポジ型のレジスト膜をマスクとして前記ネガ型のレ
ジスト膜を露光し、現像によって該ポジ型のレジスト膜
を除去するとともに、該ネガ型のレジスト膜のゲート電
極と対応する部分を残す工程と、 前記ネガ型のレジスト膜をマスクとして前記ゲート酸化
膜および前記ゲート電極層をエッチングしてゲート電極
を形成するとともに、該ゲート電極をマスクとしてソー
ス領域およびドレイン領域へ所定の不純物を注入する工
程とから成ることを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32367696A JPH10163478A (ja) | 1996-12-04 | 1996-12-04 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32367696A JPH10163478A (ja) | 1996-12-04 | 1996-12-04 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10163478A true JPH10163478A (ja) | 1998-06-19 |
Family
ID=18157369
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP32367696A Pending JPH10163478A (ja) | 1996-12-04 | 1996-12-04 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10163478A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2017092256A (ja) * | 2015-11-10 | 2017-05-25 | 富士電機株式会社 | 半導体デバイスの製造方法 |
-
1996
- 1996-12-04 JP JP32367696A patent/JPH10163478A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2017092256A (ja) * | 2015-11-10 | 2017-05-25 | 富士電機株式会社 | 半導体デバイスの製造方法 |
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