JPS62105464A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPS62105464A JPS62105464A JP60243970A JP24397085A JPS62105464A JP S62105464 A JPS62105464 A JP S62105464A JP 60243970 A JP60243970 A JP 60243970A JP 24397085 A JP24397085 A JP 24397085A JP S62105464 A JPS62105464 A JP S62105464A
- Authority
- JP
- Japan
- Prior art keywords
- gate
- threshold voltage
- type
- implanted
- resist
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000004519 manufacturing process Methods 0.000 title claims description 16
- 239000004065 semiconductor Substances 0.000 title claims description 13
- 239000012535 impurity Substances 0.000 claims abstract description 22
- 239000002904 solvent Substances 0.000 claims abstract description 4
- 150000002500 ions Chemical class 0.000 claims description 21
- 239000000758 substrate Substances 0.000 claims description 5
- 238000005530 etching Methods 0.000 claims description 2
- 229920002120 photoresistant polymer Polymers 0.000 abstract description 20
- 229910052796 boron Inorganic materials 0.000 abstract description 12
- 238000000034 method Methods 0.000 abstract description 11
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 abstract description 5
- 238000009792 diffusion process Methods 0.000 abstract description 5
- 238000001020 plasma etching Methods 0.000 abstract description 2
- 238000007669 thermal treatment Methods 0.000 abstract 1
- -1 boron ions Chemical class 0.000 description 10
- 238000005468 ion implantation Methods 0.000 description 6
- 238000007796 conventional method Methods 0.000 description 4
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 3
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 3
- 229910052710 silicon Inorganic materials 0.000 description 3
- 239000010703 silicon Substances 0.000 description 3
- 229910052785 arsenic Inorganic materials 0.000 description 2
- 229910052698 phosphorus Inorganic materials 0.000 description 2
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- 238000004380 ashing Methods 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 230000003111 delayed effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 238000010884 ion-beam technique Methods 0.000 description 1
- 238000005457 optimization Methods 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 239000005368 silicate glass Substances 0.000 description 1
- 238000007740 vapor deposition Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
- H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
- H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔技術分野〕
本発明は、半導体装置の製造方法に関し、特にＭＯ８素
子のゲートのしきい値電圧を変える必要がある場合に適
用できる半導体装置の製造方法に関するものである。
子のゲートのしきい値電圧を変える必要がある場合に適
用できる半導体装置の製造方法に関するものである。
従来の半導体装着、特にマスクＲＯＭを製造するに当っ
て、マスクＲＯＭの書込みは次のようにしている。ＮＭ
Ｏ８で構成されるマスクＲＯＭを例にとると、第２図で
示すように、Ｐ形シリコン基板１上に多結晶シリコンゲ
ート２およびＮ 拡散層からなるソース、ドレイン領域
３を形成した後、ホトレジスト４をマスクとしてゲート
２直下のチャネル部５にたとえばＰ形不純物イオン（ボ
ロン（Ｂｌイオン）を打込みし、ゲート２のしきい値電
圧を変えでいる。この場合は、しきい値電圧を更に上げ
ていることになる。このようにしきい値電圧を変えるこ
とでマスクＲＯＭの書込みを行なっている。なお同図に
おいて、６．７はイオン打込みにより打込まれたボロン
であり、８はフィールド酸化膜、９はゲート酸化膜であ
る。
て、マスクＲＯＭの書込みは次のようにしている。ＮＭ
Ｏ８で構成されるマスクＲＯＭを例にとると、第２図で
示すように、Ｐ形シリコン基板１上に多結晶シリコンゲ
ート２およびＮ 拡散層からなるソース、ドレイン領域
３を形成した後、ホトレジスト４をマスクとしてゲート
２直下のチャネル部５にたとえばＰ形不純物イオン（ボ
ロン（Ｂｌイオン）を打込みし、ゲート２のしきい値電
圧を変えでいる。この場合は、しきい値電圧を更に上げ
ていることになる。このようにしきい値電圧を変えるこ
とでマスクＲＯＭの書込みを行なっている。なお同図に
おいて、６．７はイオン打込みにより打込まれたボロン
であり、８はフィールド酸化膜、９はゲート酸化膜であ
る。
しかしながら、このようにすると、必要なチャネル部５
以外にもボロンイオンが打込まれてしまい、ソース、ド
レイン領域３の拡散層容置が増加する。従ってアクセス
タイムが遅れることになる。
以外にもボロンイオンが打込まれてしまい、ソース、ド
レイン領域３の拡散層容置が増加する。従ってアクセス
タイムが遅れることになる。
また高エネルギーのボロンイオンがＳｌの格子に入りこ
み格子に歪みができるので、使用時バイアスをかけると
、接合面近傍の格子欠陥からリーク電流としてシリコン
基板１側へと出ていく。このようにリーク１［流が生じ
ることになりパワーロスが大となる。以上よりデバイス
の信頼度が低下する。
み格子に歪みができるので、使用時バイアスをかけると
、接合面近傍の格子欠陥からリーク電流としてシリコン
基板１側へと出ていく。このようにリーク１［流が生じ
ることになりパワーロスが大となる。以上よりデバイス
の信頼度が低下する。
本発明の目的は、必要なチャネル部のみにイオン打込み
ができるようにし、従ってソース、ドレイン領域の容量
が増えず、アクセスタイムを従来に比べ速くすることが
でき、かつ従来のようなリーク電流を防止して従来に比
ベバワーロスを少なくすることができ、もってデバイス
の信頼度を一層向上させるようにした半導体装置の製造
方法を提供することにある。
ができるようにし、従ってソース、ドレイン領域の容量
が増えず、アクセスタイムを従来に比べ速くすることが
でき、かつ従来のようなリーク電流を防止して従来に比
ベバワーロスを少なくすることができ、もってデバイス
の信頼度を一層向上させるようにした半導体装置の製造
方法を提供することにある。
本発明の前記ならびにそのほかの目的と新規な特徴は１
本明細省の記述および添付図面からあきらかになるであ
ろう。
本明細省の記述および添付図面からあきらかになるであ
ろう。
本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記のとおりである。
を簡単に説明すれば、下記のとおりである。
すなわち、半導体基板上にゲートを形成し、このグー１
形成した際のゲート上のレジストを含む全面に逆形のレ
ジストを塗布し、次にエッチバックしてゲート上のレジ
スト表面を露出させ、次に溶剤にてゲート上のレジスト
を除去し、この後不純物イオンの打込みを行ない、不純
物イオンを必要なゲート下のチャネル部にのみ打込み、
これによりゲートのしきい値電圧を変えるようにしたの
で、ソース、ドレイン領域の容量が増えず、アクセスタ
イムが従来に比べ速くなり、かつ従来のようなリーク電
流が防止され従来に比ベパワーロスが少なくすることが
でき、もってデバイスの信頼度を一層向上させることが
できるものである。
形成した際のゲート上のレジストを含む全面に逆形のレ
ジストを塗布し、次にエッチバックしてゲート上のレジ
スト表面を露出させ、次に溶剤にてゲート上のレジスト
を除去し、この後不純物イオンの打込みを行ない、不純
物イオンを必要なゲート下のチャネル部にのみ打込み、
これによりゲートのしきい値電圧を変えるようにしたの
で、ソース、ドレイン領域の容量が増えず、アクセスタ
イムが従来に比べ速くなり、かつ従来のようなリーク電
流が防止され従来に比ベパワーロスが少なくすることが
でき、もってデバイスの信頼度を一層向上させることが
できるものである。
第１図（ａｔ〜（ｆ）は本発明による半導体装置の製造
方法の一実施例を示し、特にＮＭＯ８で構成されるマス
クＲＯＭの製造方法の場合を示している。
方法の一実施例を示し、特にＮＭＯ８で構成されるマス
クＲＯＭの製造方法の場合を示している。
以下本発明を第１図を用いて説明する。
先ず、同図（ａ）に示すようにＰ形シリコン基板１１に
フィールド酸化膜（８１０！膜）１２を形成し。
フィールド酸化膜（８１０！膜）１２を形成し。
ゲート酸化膜（Ｓｉｎ、膜）１３上にＣＶＤ（Ｃｈａｍ
ｉ−ｃａｌ Ｖａｐｏｕｒ Ｄｅｐｏｓｉｔｉｏｎ ）
法による多結晶シリコン膜１４を形成し、この上にポジ
形ホトレジスト１５を塗布し、このホトレジスト１５に
対しゲート形成用のパターニングをした上で、多結晶シ
リコン膜１４をエツチングしてゲート１６を形成する。
ｉ−ｃａｌ Ｖａｐｏｕｒ Ｄｅｐｏｓｉｔｉｏｎ ）
法による多結晶シリコン膜１４を形成し、この上にポジ
形ホトレジスト１５を塗布し、このホトレジスト１５に
対しゲート形成用のパターニングをした上で、多結晶シ
リコン膜１４をエツチングしてゲート１６を形成する。
次に同図（ｂ） Ｋ示すようにゲート１６上のホトレジ
スト１５を含む全面にネガ形ホトレジスト１７を厚く塗
布する。
スト１５を含む全面にネガ形ホトレジスト１７を厚く塗
布する。
次に同図（ａ）に示すようにたとえば反応性イオンエツ
チング法によりホトレジスト１５の表面が露出するまで
エッチバックする。
チング法によりホトレジスト１５の表面が露出するまで
エッチバックする。
この後同図（ｄ）に示すようにポジ形ホトレジストを溶
解する溶剤で、ゲート１６上のポジ形ホトレジスト１５
を溶解して除去する。次にＲＯＭのマスクパターンに合
せて必要なゲート１６ａ下のチャネル部１９のみに、Ｐ
形あるいはＮ形の不純物イオン（図示ではＰ形不純物イ
オンとしてのボロンイオン）の打込みをして、マスクＲ
ＯＭの書き込みを行なう。即ち全面にレジスト１８を塗
布し、このレジスト１８をＲＯＭのマスクパターンに合
せてレジストパターンを形成する。この場合、レジスト
１８はポジ形レジストでもネガ形レジストでもよい。そ
して全面にＰ形又はＮ形の不純物イオンをイオン打込み
し必要なチャネル部１９のみにそのＰ形又はＮ形の不純
物（図示ではＰ形不純物としてのボロン）２０をイオン
打込みし、これによりゲートのしきい値電圧Ｖｔｈを変
えることができる。つまり、メモリセルトランジスタの
しきい値電圧Ｖｔｈをチャネルイオン注入により変えて
、情報”Ｉ”／″０″を決める。なお、エンハンスメン
ト形ＮＭＯ８の場合において、Ｐ形不純物イオンとして
ボロンイオンを打込むのときはゲート１６ａのしきい値
ｔＥＶｊ）、は更に高く設定できることＫなり、またＮ
形不純物イオン（たとえばひ素イオン）を打込むときは
デプレッション形ＮＭＯ８の場合の如くしきい値電圧Ｖ
ｔｈを下げることになる。
解する溶剤で、ゲート１６上のポジ形ホトレジスト１５
を溶解して除去する。次にＲＯＭのマスクパターンに合
せて必要なゲート１６ａ下のチャネル部１９のみに、Ｐ
形あるいはＮ形の不純物イオン（図示ではＰ形不純物イ
オンとしてのボロンイオン）の打込みをして、マスクＲ
ＯＭの書き込みを行なう。即ち全面にレジスト１８を塗
布し、このレジスト１８をＲＯＭのマスクパターンに合
せてレジストパターンを形成する。この場合、レジスト
１８はポジ形レジストでもネガ形レジストでもよい。そ
して全面にＰ形又はＮ形の不純物イオンをイオン打込み
し必要なチャネル部１９のみにそのＰ形又はＮ形の不純
物（図示ではＰ形不純物としてのボロン）２０をイオン
打込みし、これによりゲートのしきい値電圧Ｖｔｈを変
えることができる。つまり、メモリセルトランジスタの
しきい値電圧Ｖｔｈをチャネルイオン注入により変えて
、情報”Ｉ”／″０″を決める。なお、エンハンスメン
ト形ＮＭＯ８の場合において、Ｐ形不純物イオンとして
ボロンイオンを打込むのときはゲート１６ａのしきい値
ｔＥＶｊ）、は更に高く設定できることＫなり、またＮ
形不純物イオン（たとえばひ素イオン）を打込むときは
デプレッション形ＮＭＯ８の場合の如くしきい値電圧Ｖ
ｔｈを下げることになる。
またデプレッション形ＮＭＯ８の場合において、Ｐ形不
純物イオンとしてボロンイオンを打込むときはエンハン
スメント形ＮＭＯ８の場合の如くシきい値電圧Ｖｔｈを
上げることができる。
純物イオンとしてボロンイオンを打込むときはエンハン
スメント形ＮＭＯ８の場合の如くシきい値電圧Ｖｔｈを
上げることができる。
さて同図Ｃｄ）では、−例としてエンハンスメント形Ｎ
ＭＯ８の場合において、必要なチャネル部１９にボロン
イオンの打込みをするものとする。従って不純物２０と
してボロンがゲー）１６ａ下に打込まれたことになり、
しきい値電圧ｖｔｈを更に高い値に変えることができる
。そしてしきい値電圧Ｖｔｈの賢化前後の値により、情
報１１″／６０”が決まる。
ＭＯ８の場合において、必要なチャネル部１９にボロン
イオンの打込みをするものとする。従って不純物２０と
してボロンがゲー）１６ａ下に打込まれたことになり、
しきい値電圧ｖｔｈを更に高い値に変えることができる
。そしてしきい値電圧Ｖｔｈの賢化前後の値により、情
報１１″／６０”が決まる。
次に同図（ｅ）に示す如くプラズマによる灰化法により
ホトレジスト１７．１８をすべて除去して。
ホトレジスト１７．１８をすべて除去して。
Ｎ形の不純物イオン、たとえばひ素イオンを打込んで、
ソース、ドレイン形成領域にＮ形イオン打込層２１を形
成する。
ソース、ドレイン形成領域にＮ形イオン打込層２１を形
成する。
次に同図（ｆ）に示す如く熱処理してＮ 拡散層からな
るソース、ドレイン領域２２を形成する。そしてＣＶＤ
法により全面にりん７リケートガラス（ＰＳＧ）膜２３
を形成し、これにコンタクトホール２４を形成し、この
後Ａ、６配線２５を形成する。
るソース、ドレイン領域２２を形成する。そしてＣＶＤ
法により全面にりん７リケートガラス（ＰＳＧ）膜２３
を形成し、これにコンタクトホール２４を形成し、この
後Ａ、６配線２５を形成する。
以上のようなマスクＲＯＭの製造方法によると。
ＲＯＭのマスクパターンに合せて必要なゲート１６ａ下
のチャネル部１９のみに、しきい値電圧Ｖｔｈを変える
ためのＰ形あるいはＮ形の不純物イオン（図示ではＰ形
不純物イオンとしてのボロンイオン）が打込まれるため
、ソース、ドレイン領域２２の拡散層容量が従来のよう
に増加するようなことはない。従ってアクセスタイムが
従来に比べて速くなる。またゲートのしきい値電圧Ｖｔ
ｈを変えるためのチャネルイオン打込みの際、ソース。
のチャネル部１９のみに、しきい値電圧Ｖｔｈを変える
ためのＰ形あるいはＮ形の不純物イオン（図示ではＰ形
不純物イオンとしてのボロンイオン）が打込まれるため
、ソース、ドレイン領域２２の拡散層容量が従来のよう
に増加するようなことはない。従ってアクセスタイムが
従来に比べて速くなる。またゲートのしきい値電圧Ｖｔ
ｈを変えるためのチャネルイオン打込みの際、ソース。
ドレイン形成領域に不純物イオンの打込みがなされない
ので、従来の如きリーク電流が防止さね。
ので、従来の如きリーク電流が防止さね。
このためパワーロスが従来に比べ少なくすることができ
る。
る。
以上よりデバイスの信頼度を一層向上させることができ
る。
る。
（１）必要なゲート下のチャネル部にのみ、ゲートのし
きい値電圧を変えるためのチャネルイオン（Ｐ形又はＮ
形の不純物イオン）の打込みを行なうことができるので
、従来のようにソース、ドレイン領域の容量が増加する
ようなことはなく、従ってアクセスタイムが従来に比べ
速くなる。
きい値電圧を変えるためのチャネルイオン（Ｐ形又はＮ
形の不純物イオン）の打込みを行なうことができるので
、従来のようにソース、ドレイン領域の容量が増加する
ようなことはなく、従ってアクセスタイムが従来に比べ
速くなる。
（２）ゲートのしきい値電圧を変えるためのチャネルイ
オンの打込みの際、ソース、ドレイン領域（あるいはソ
ース、ドレイン形成領＃Ｒ）にはチャネルイオンが打込
まれないので、従来の如きリーク電流が防止され、この
ためパワーロスを従来に比べ少なくすることができる。
オンの打込みの際、ソース、ドレイン領域（あるいはソ
ース、ドレイン形成領＃Ｒ）にはチャネルイオンが打込
まれないので、従来の如きリーク電流が防止され、この
ためパワーロスを従来に比べ少なくすることができる。
（３）以上よりデバイスの信頼度を一層向上させること
ができる。
ができる。
以上本発明者によってなされた発明を実施例にもとづき
具体的に説明したが１本発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。たとえば、ホトレジス
ト１５および１７は夫々ポジ形およびネガ形ホトレジス
トであるが。
具体的に説明したが１本発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。たとえば、ホトレジス
ト１５および１７は夫々ポジ形およびネガ形ホトレジス
トであるが。
ポジ形ホトレジスト１５をネガ形ホトレジストに。
ネガ形ホトレジスト１７をポジ形ホトレジストに代えて
前述したと同様の処理をしてもよい。またホトレジスト
１５．１７に代えて高エネルギー線（ｍ子線、Ｘ線、イ
オン線）レジストを用いて前述したと同様に処理しても
よい。この場合、一方がポジ形で、他方がネガ形となる
ことはいうまでもない。
前述したと同様の処理をしてもよい。またホトレジスト
１５．１７に代えて高エネルギー線（ｍ子線、Ｘ線、イ
オン線）レジストを用いて前述したと同様に処理しても
よい。この場合、一方がポジ形で、他方がネガ形となる
ことはいうまでもない。
またゲート１６は多結晶シリコンを用いているが、ポリ
サイドなどを用いてもよい。
サイドなどを用いてもよい。
また第１図（ｅ） 、 （ｆ）の工程でＮ 拡散層から
なるソース、ドレイン領域２２を形成しているが、同図
（ａ）の工程の次に、Ｎ 拡散層からなるソース。
なるソース、ドレイン領域２２を形成しているが、同図
（ａ）の工程の次に、Ｎ 拡散層からなるソース。
ドレイン領域を形成する工程を挿入してもよい。
その他の工程は前述したと同様である。
またＮＭＯ８で構成されるマスクＲＯＭの製造の場合に
ついて本発明を適用したが、ＰＭＯ８や０ＭＯ８で構成
されるマスクＲＯＭの製造の場合にも同様に本発明を適
用できることはいうまでもない。
ついて本発明を適用したが、ＰＭＯ８や０ＭＯ８で構成
されるマスクＲＯＭの製造の場合にも同様に本発明を適
用できることはいうまでもない。
以上の説明では主として本発明者によってなされた発明
をその背景となった利用分野であるマスクＲＯＭの製造
技術に適用した場合について説明したが、それに限定さ
れるものではなく、要はＭＯ８素子のゲートの【２きい
値電圧を変える必要のある場合に適用できる。
をその背景となった利用分野であるマスクＲＯＭの製造
技術に適用した場合について説明したが、それに限定さ
れるものではなく、要はＭＯ８素子のゲートの【２きい
値電圧を変える必要のある場合に適用できる。
第１図（ａ）〜ｔｆ）は夫々本発明による半導体装置の
製造方法の一実施例を示す要部工程断面図、第２図は従
来の半導体装置の製造方法の一例を示す断面図である。 １１・・・Ｐ形シリコン基板、１５・・・ポジ形ホトレ
ジスト、１６．１６ａ・・・ゲート、１７・・・ネガ形
ホトレジスト、１８・・・レジスト、１９・・・チャネ
ル部、２０・・・不純物、２１・・・Ｎ形イオン打込層
、２２・・・ソース、ドレイン領域、２３・・・ｐｓｃ
ｍ、２４・・・Ａ、６配線。
製造方法の一実施例を示す要部工程断面図、第２図は従
来の半導体装置の製造方法の一例を示す断面図である。 １１・・・Ｐ形シリコン基板、１５・・・ポジ形ホトレ
ジスト、１６．１６ａ・・・ゲート、１７・・・ネガ形
ホトレジスト、１８・・・レジスト、１９・・・チャネ
ル部、２０・・・不純物、２１・・・Ｎ形イオン打込層
、２２・・・ソース、ドレイン領域、２３・・・ｐｓｃ
ｍ、２４・・・Ａ、６配線。
Claims (1)
- 【特許請求の範囲】 １、半導体基板上にゲートを形成する工程と、このゲー
トを形成した際のゲート上のレジストを含む全面に逆形
のレジストを塗布する工程と、次にエッチバックして前
記ゲート上のレジストの表面を露出させる工程と、次に
溶剤にて前記ゲート上のレジストを除去する工程と、こ
の後不純物イオンの打込みを行ない、不純物イオンを必
要なゲート下のチャネル部に打込み、ゲートのしきい値
電圧を変える工程とを備えたことを特徴とする半導体装
置の製造方法。 ２、前記ゲート形成工程の次に、チャネルイオンを打込
んで、ソース、ドレイン領域を形成する工程を付加して
なる特許請求の範囲第１項記載の半導体装置の製造方法
。 ３、前記ゲートのしきい値電圧を変える工程の後に、チ
ャネルイオンを打込んでソース、ドレイン領域を形成す
る工程を付加してなる特許請求の範囲第１項記載の半導
体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60243970A JPS62105464A (ja) | 1985-11-01 | 1985-11-01 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60243970A JPS62105464A (ja) | 1985-11-01 | 1985-11-01 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62105464A true JPS62105464A (ja) | 1987-05-15 |
Family
ID=17111755
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60243970A Pending JPS62105464A (ja) | 1985-11-01 | 1985-11-01 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62105464A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02367A (ja) * | 1988-01-06 | 1990-01-05 | Seiko Epson Corp | Ｍｉｓ型半導体装置の製造方法 |
| JPH02113574A (ja) * | 1988-10-22 | 1990-04-25 | Nec Corp | Ｍｏｓ型読み出し専用半導体記憶装置 |
| JPH0575071A (ja) * | 1991-09-12 | 1993-03-26 | Nec Yamagata Ltd | 半導体装置の製造方法 |
| US8182239B2 (en) | 2006-03-29 | 2012-05-22 | Eagle Industry Co., Ltd. | Control valve, and control valve for variable displacement compressor using the control valve |
| US8449266B2 (en) | 2006-03-29 | 2013-05-28 | Eagle Industry Co., Ltd. | Control valve for variable displacement compressor |
-
1985
- 1985-11-01 JP JP60243970A patent/JPS62105464A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02367A (ja) * | 1988-01-06 | 1990-01-05 | Seiko Epson Corp | Ｍｉｓ型半導体装置の製造方法 |
| JPH02113574A (ja) * | 1988-10-22 | 1990-04-25 | Nec Corp | Ｍｏｓ型読み出し専用半導体記憶装置 |
| JPH0575071A (ja) * | 1991-09-12 | 1993-03-26 | Nec Yamagata Ltd | 半導体装置の製造方法 |
| US8182239B2 (en) | 2006-03-29 | 2012-05-22 | Eagle Industry Co., Ltd. | Control valve, and control valve for variable displacement compressor using the control valve |
| US8449266B2 (en) | 2006-03-29 | 2013-05-28 | Eagle Industry Co., Ltd. | Control valve for variable displacement compressor |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6472280B2 (en) | Method for forming a spacer for semiconductor manufacture | |
| JPH0832033A (ja) | 埋込コンタクトと拡散領域間の低抵抗電流パスを形成する方法および該埋込コンタクトを有する半導体装置 | |
| US6492218B1 (en) | Use of a hard mask in the manufacture of a semiconductor device | |
| JP2953897B2 (ja) | 半導体装置の製造方法 | |
| US6647542B2 (en) | Efficient fabrication process for dual well type structures | |
| JP2003163289A (ja) | 半導体メモリの製造方法、及び該半導体メモリを含む半導体装置の製造方法 | |
| JPH09181316A (ja) | 逆側壁を用いた陥没チャネルｍｏｓｆｅｔの製造方法 | |
| JPS62105464A (ja) | 半導体装置の製造方法 | |
| JPH05259467A (ja) | 特に電気的消去書込み可能な読み出し専用メモリセルにおいて薄い酸化物部分を形成する方法 | |
| JP3079369B2 (ja) | 半導体素子の製造方法 | |
| US5705422A (en) | Method for forming well of semiconductor device | |
| JPS62265765A (ja) | 半導体装置の製造方法 | |
| KR960000228B1 (ko) | 포토 레지스트를 이용한 엘디디(ldd) 구조 형성 공정 | |
| US5972746A (en) | Method for manufacturing semiconductor devices using double-charged implantation | |
| KR100974421B1 (ko) | 반도체 소자의 디자인 룰 개선방법 | |
| JPH0479336A (ja) | 半導体装置の製造方法 | |
| KR0166794B1 (ko) | 그레이디드 접합 형성방법 | |
| KR940001258B1 (ko) | BiCMOS소자의 제조방법 | |
| JPH02106043A (ja) | 半導体装置の製造方法 | |
| KR100186511B1 (ko) | 반도체 장치의 웰 형성방법 | |
| KR100262401B1 (ko) | 반도체 소자의 웰 및 그 형성방법 | |
| KR0148611B1 (ko) | 반도체 소자의 소자분리막 형성방법 | |
| JP2630616B2 (ja) | 半導体装置の製造方法 | |
| JPS6213026A (ja) | 半導体装置の製造方法 | |
| JPS6318330B2 (ja) |