JPH0832033A - 埋込コンタクトと拡散領域間の低抵抗電流パスを形成する方法および該埋込コンタクトを有する半導体装置 - Google Patents
埋込コンタクトと拡散領域間の低抵抗電流パスを形成する方法および該埋込コンタクトを有する半導体装置Info
- Publication number
- JPH0832033A JPH0832033A JP7186650A JP18665095A JPH0832033A JP H0832033 A JPH0832033 A JP H0832033A JP 7186650 A JP7186650 A JP 7186650A JP 18665095 A JP18665095 A JP 18665095A JP H0832033 A JPH0832033 A JP H0832033A
- Authority
- JP
- Japan
- Prior art keywords
- region
- forming
- silicon dioxide
- semiconductor device
- diffusion region
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 238000009792 diffusion process Methods 0.000 title claims abstract description 90
- 239000004065 semiconductor Substances 0.000 title claims description 58
- 230000015572 biosynthetic process Effects 0.000 title claims description 26
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 46
- 229920005591 polysilicon Polymers 0.000 claims abstract description 46
- 238000002955 isolation Methods 0.000 claims abstract description 33
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 125
- 235000012239 silicon dioxide Nutrition 0.000 claims description 62
- 239000000377 silicon dioxide Substances 0.000 claims description 62
- 239000002019 doping agent Substances 0.000 claims description 39
- 238000000034 method Methods 0.000 claims description 35
- 239000000758 substrate Substances 0.000 claims description 27
- 239000007943 implant Substances 0.000 claims description 26
- 230000000873 masking effect Effects 0.000 claims description 14
- 229920002120 photoresistant polymer Polymers 0.000 claims description 11
- 238000002513 implantation Methods 0.000 claims description 9
- 239000012535 impurity Substances 0.000 claims description 9
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 8
- 229910052710 silicon Inorganic materials 0.000 claims description 8
- 239000010703 silicon Substances 0.000 claims description 8
- 230000003068 static effect Effects 0.000 claims description 6
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical group [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 claims description 4
- 229910052785 arsenic Inorganic materials 0.000 claims description 4
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical group [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 claims description 4
- 238000005530 etching Methods 0.000 abstract description 10
- 238000004519 manufacturing process Methods 0.000 description 16
- 210000004027 cell Anatomy 0.000 description 7
- 239000002131 composite material Substances 0.000 description 6
- 238000000059 patterning Methods 0.000 description 4
- 238000010438 heat treatment Methods 0.000 description 3
- 210000000352 storage cell Anatomy 0.000 description 3
- 229910052796 boron Inorganic materials 0.000 description 2
- 238000000926 separation method Methods 0.000 description 2
- 238000000137 annealing Methods 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 238000002347 injection Methods 0.000 description 1
- 239000007924 injection Substances 0.000 description 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 1
- 238000003786 synthesis reaction Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B10/00—Static random access memory [SRAM] devices
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
- H01L21/76895—Local interconnects; Local pads, as exemplified by patent document EP0896365
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Semiconductor Memories (AREA)
- Electrodes Of Semiconductors (AREA)
- Element Separation (AREA)
Abstract
(57)【要約】
【目的】 埋込コンタクトと拡散領域間の低抵抗電流パ
スの形成において、セル間のリーク電流を防ぐ構成の埋
込コンタクトの形成方法および半導体装置を提供する。 【構成】 フィールド分離領域に隣接する拡散領域への
ドーパントの注入において、フィールド分離領域の一部
を該ドーパント不純物で汚染させ、拡散領域およびフィ
ールド分離領域の一部上に７００℃以上の温度で犠牲分
離層を形成してフィールド分離領域の一部を熱処理し、
犠牲分離層を恒久的な分離層に置き換え拡散領域の少な
くとも一部を露光し拡散領域と直接接触するドープされ
パターン化されたポリシリコン層を形成する。
スの形成において、セル間のリーク電流を防ぐ構成の埋
込コンタクトの形成方法および半導体装置を提供する。 【構成】 フィールド分離領域に隣接する拡散領域への
ドーパントの注入において、フィールド分離領域の一部
を該ドーパント不純物で汚染させ、拡散領域およびフィ
ールド分離領域の一部上に７００℃以上の温度で犠牲分
離層を形成してフィールド分離領域の一部を熱処理し、
犠牲分離層を恒久的な分離層に置き換え拡散領域の少な
くとも一部を露光し拡散領域と直接接触するドープされ
パターン化されたポリシリコン層を形成する。
Description
【０００１】
【産業上の利用分野】本発明は、スタティック・ランダ
ム・アクセス・メモリ（ＳＲＡＭ）等の半導体装置の形
成方法に関するものであり、より詳細には半導体装置内
の埋込コンタクトの形成方法に関するものである。
ム・アクセス・メモリ（ＳＲＡＭ）等の半導体装置の形
成方法に関するものであり、より詳細には半導体装置内
の埋込コンタクトの形成方法に関するものである。
【０００２】
【従来の技術】図５〜図８は、蓄積セル領域の形成のた
め基板内での膜厚の厚いフィールド酸化物領域（thick
field oxide regions）間に砒素（Ａｓ）の注入を行っ
ている従来の製造プロセスにおける半導体装置の合成断
面図である。図５において、ウェーハ基板５０（支持基
板）内に厚い酸化物（thick oxide）またはフィールド
酸化物（field oxide）５１および犠牲酸化膜（sacrifi
cialoxide）５２が形成されている。上記ウェーハ基板
５０上で、ホトレジスト５３が埋込コンタクト・インプ
ラント窓５４を形成するためにパターン化される。イン
プラント窓５４が形成されたら、拡散領域５５を形成す
る該インプラント窓５４を介してインプラント（注入）
が実行される。フィールド酸化物５１の端部は、該フィ
ールド酸化物５１のエッチング・レートを効果的に変化
させるためインプラント中に露光される。図６では、犠
牲酸化物５２とともにホトレジスト５３が除去されてい
る状態が示されている。犠牲酸化物５２の除去の間、酸
化物のエッチング・レートの変化に伴ってフィールド酸
化物５１の露光された端部の厚さは薄くなる。このよう
にして、ノッチ（切り目）のあるフィールド酸化物領域
６１が形成される。
め基板内での膜厚の厚いフィールド酸化物領域（thick
field oxide regions）間に砒素（Ａｓ）の注入を行っ
ている従来の製造プロセスにおける半導体装置の合成断
面図である。図５において、ウェーハ基板５０（支持基
板）内に厚い酸化物（thick oxide）またはフィールド
酸化物（field oxide）５１および犠牲酸化膜（sacrifi
cialoxide）５２が形成されている。上記ウェーハ基板
５０上で、ホトレジスト５３が埋込コンタクト・インプ
ラント窓５４を形成するためにパターン化される。イン
プラント窓５４が形成されたら、拡散領域５５を形成す
る該インプラント窓５４を介してインプラント（注入）
が実行される。フィールド酸化物５１の端部は、該フィ
ールド酸化物５１のエッチング・レートを効果的に変化
させるためインプラント中に露光される。図６では、犠
牲酸化物５２とともにホトレジスト５３が除去されてい
る状態が示されている。犠牲酸化物５２の除去の間、酸
化物のエッチング・レートの変化に伴ってフィールド酸
化物５１の露光された端部の厚さは薄くなる。このよう
にして、ノッチ（切り目）のあるフィールド酸化物領域
６１が形成される。
【０００３】
【発明が解決しようとする課題】ところで、フィールド
酸化物５１が埋込コンタクトのインプラントによりダメ
ージを受け、その端部の厚さが薄くなったら、蓄積セル
領域では、図７の矢印で示すように、リーク電流が発生
しやすくなるという問題があった。図７は、拡散領域７
２Ａと接触するパターン化されたポリシリコン層７１を
有する蓄積セル部を中心とした半導体装置の断面図であ
る。図７で明らかなように、フィールド酸化物５１の端
部、即ちノッチ部６１、７３で厚さが薄くなっている。
このように、フィールド酸化物膜５１の厚さがさらに薄
くなると、拡散領域７２Ａと７２Ｂ間でのセル間のリー
ク電流を防ぐ機能が低下する。即ちリーク電流が流れ易
くなる（図７において、隣接する拡散領域間での電子の
流れ（セルリーク電流）を矢印で示している。）。この
ように、セル内でのセルリーク電流は、セルの蓄積能力
を低下させ、又セルの全体的な欠陥を引き起こす非常に
望ましくないものとして、当分野の技術者において良く
認識されている。本発明は、上記した従来の半導体装置
の形成時に生ずる問題点を解決するためになされたもの
であり、その目的とするところは、半導体装置の製造プ
ロセスにおける埋込コンタクトと拡散領域間の低抵抗電
流パスの形成において、セル間のリーク電流を防ぐ効果
的な埋込コンタクトの形成方法および該埋込コンタクト
を備えた半導体装置を提供することにある。
酸化物５１が埋込コンタクトのインプラントによりダメ
ージを受け、その端部の厚さが薄くなったら、蓄積セル
領域では、図７の矢印で示すように、リーク電流が発生
しやすくなるという問題があった。図７は、拡散領域７
２Ａと接触するパターン化されたポリシリコン層７１を
有する蓄積セル部を中心とした半導体装置の断面図であ
る。図７で明らかなように、フィールド酸化物５１の端
部、即ちノッチ部６１、７３で厚さが薄くなっている。
このように、フィールド酸化物膜５１の厚さがさらに薄
くなると、拡散領域７２Ａと７２Ｂ間でのセル間のリー
ク電流を防ぐ機能が低下する。即ちリーク電流が流れ易
くなる（図７において、隣接する拡散領域間での電子の
流れ（セルリーク電流）を矢印で示している。）。この
ように、セル内でのセルリーク電流は、セルの蓄積能力
を低下させ、又セルの全体的な欠陥を引き起こす非常に
望ましくないものとして、当分野の技術者において良く
認識されている。本発明は、上記した従来の半導体装置
の形成時に生ずる問題点を解決するためになされたもの
であり、その目的とするところは、半導体装置の製造プ
ロセスにおける埋込コンタクトと拡散領域間の低抵抗電
流パスの形成において、セル間のリーク電流を防ぐ効果
的な埋込コンタクトの形成方法および該埋込コンタクト
を備えた半導体装置を提供することにある。
【０００４】
【課題を解決するための手段および作用】本発明の半導
体装置は、フィールド分離領域に隣接する注入された拡
散領域と、前記拡散領域と直接接触し、ドープされ、パ
ターン化されたポリシリコン層とから構成されるコンタ
クト領域を有し、前記フィールド分離領域は、前記注入
された拡散領域の形成より以前に第１のエッチレートで
および前記ドープされパターン化されたポリシリコン層
の形成より以前に第２のエッチレートで形成され、該第
２のエッチレートは、前記ドープされパターン化された
ポリシリコン層の形成より以前に該第１のエッチレート
とほとんど等しくなるように変化させられて前記コンタ
クト領域は形成されていることを特徴としている。従っ
て、フィールド分離領域は、第１のエッチレートおよび
第２のエッチレートで形成され、この第２のエッチレー
トはポリシリコン層の形成より前に第１のエッチレート
に変化させられて、コンタクト領域が形成されるので、
フィールド分離領域の端部が薄く形成される。これによ
り、リーク電流の発生が少なくなる。
体装置は、フィールド分離領域に隣接する注入された拡
散領域と、前記拡散領域と直接接触し、ドープされ、パ
ターン化されたポリシリコン層とから構成されるコンタ
クト領域を有し、前記フィールド分離領域は、前記注入
された拡散領域の形成より以前に第１のエッチレートで
および前記ドープされパターン化されたポリシリコン層
の形成より以前に第２のエッチレートで形成され、該第
２のエッチレートは、前記ドープされパターン化された
ポリシリコン層の形成より以前に該第１のエッチレート
とほとんど等しくなるように変化させられて前記コンタ
クト領域は形成されていることを特徴としている。従っ
て、フィールド分離領域は、第１のエッチレートおよび
第２のエッチレートで形成され、この第２のエッチレー
トはポリシリコン層の形成より前に第１のエッチレート
に変化させられて、コンタクト領域が形成されるので、
フィールド分離領域の端部が薄く形成される。これによ
り、リーク電流の発生が少なくなる。
【０００５】好ましい態様においては、前記拡散領域内
に、さらに第２拡散領域が形成されていることを特徴と
している。好ましい態様においては、前記半導体装置は
メモリ装置であることを特徴としている。好ましい態様
において、前記メモリ装置は、スタティック・ランダム
・アクセス・メモリ（ＳＲＡＭ）の半導体装置であるこ
とを特徴としている。
に、さらに第２拡散領域が形成されていることを特徴と
している。好ましい態様においては、前記半導体装置は
メモリ装置であることを特徴としている。好ましい態様
において、前記メモリ装置は、スタティック・ランダム
・アクセス・メモリ（ＳＲＡＭ）の半導体装置であるこ
とを特徴としている。
【０００６】本発明のコンタクト領域を有する半導体装
置の形成方法では、フィールド分離領域に隣接する拡散
領域の注入ステップにおいて、該フィールド分離領域の
一部を該拡散領域の注入を通じて用いられるドーパント
不純物で汚染させるステップと、前記拡散領域および前
記フィールド分離領域上に７００℃以上の温度で犠牲分
離層を形成することにより該フィールド分離領域の一部
を熱処理するステップと、前記犠牲分離層を恒久的な分
離層に置き換えるステップと、前記拡散領域の少なくと
も一部を露光するステップと、前記拡散領域と直接接触
するドープされパターン化されたポリシリコン層を形成
するステップとから構成されることを特徴としている。
置の形成方法では、フィールド分離領域に隣接する拡散
領域の注入ステップにおいて、該フィールド分離領域の
一部を該拡散領域の注入を通じて用いられるドーパント
不純物で汚染させるステップと、前記拡散領域および前
記フィールド分離領域上に７００℃以上の温度で犠牲分
離層を形成することにより該フィールド分離領域の一部
を熱処理するステップと、前記犠牲分離層を恒久的な分
離層に置き換えるステップと、前記拡散領域の少なくと
も一部を露光するステップと、前記拡散領域と直接接触
するドープされパターン化されたポリシリコン層を形成
するステップとから構成されることを特徴としている。
【０００７】従って、フィールド分離領域の一部を拡散
領域用のドーパントで汚染させ、拡散領域およびフィー
ルド分離領域の一部上に犠牲酸化物層を形成し該犠牲酸
化物層を７００℃以上の温度で熱処理をしてコンタクト
領域が形成されるので、フィールド分離領域の端部は薄
い層に形成されない。これによりリーク電流の発生が少
なくなる。好ましい態様においては、前記ドーパント不
純物はＮ型のドーパントを用いることを特徴としてい
る。
領域用のドーパントで汚染させ、拡散領域およびフィー
ルド分離領域の一部上に犠牲酸化物層を形成し該犠牲酸
化物層を７００℃以上の温度で熱処理をしてコンタクト
領域が形成されるので、フィールド分離領域の端部は薄
い層に形成されない。これによりリーク電流の発生が少
なくなる。好ましい態様においては、前記ドーパント不
純物はＮ型のドーパントを用いることを特徴としてい
る。
【０００８】本発明のフィールドシリコン二酸化物領域
により空間的に分離された領域を有する支持シリコン基
板上に埋込コンタクトを形成するためのスタティック・
ランダム・アクセス・メモリ（ＳＲＡＭ）の半導体装置
の形成方法は、少なくとも１つの空間的に分離された領
域およびフィールドシリコン二酸化物の端部の露光のた
め第１の埋込コンタクトインプラント窓を形成するステ
ップと、前記第１の埋込コンタクトインプラント窓を介
してドーパント不純物を注入し、該注入は、前記露光さ
れ空間的に分離された領域内に第１の拡散領域を形成
し、露光された前記フィールドシリコン二酸化物の端部
のエッチレートを変化するステップと、支持シリコン基
板上で、前記フィールドシリコン二酸化物領域および前
記空間的に分離された領域を覆うように、７００℃以上
の温度で犠牲シリコン二酸化物層を形成し、これにより
露光された該フィールドシリコン二酸化物の端部を熱処
理し、露光された該フィールドシリコン二酸化物の端部
のエッチレートを前記注入ステップ以前のエッチレート
とほぼ同じエッチレートに戻すステップと、前記犠牲シ
リコン二酸化層を取り除くステップと、前記空間的に分
離された領域上にゲートシリコン二酸化物層を形成する
ステップと、前記拡散領域を露光し、前記フィールドシ
リコン二酸化物層の端部を再露光するための埋込コンタ
クト窓を供給するステップと、前記拡散領域と前記埋込
コンタクト窓を通じて直接接触するドープされパターン
かされたポリシリコン層を形成するステップと、から構
成されることを特徴としている。
により空間的に分離された領域を有する支持シリコン基
板上に埋込コンタクトを形成するためのスタティック・
ランダム・アクセス・メモリ（ＳＲＡＭ）の半導体装置
の形成方法は、少なくとも１つの空間的に分離された領
域およびフィールドシリコン二酸化物の端部の露光のた
め第１の埋込コンタクトインプラント窓を形成するステ
ップと、前記第１の埋込コンタクトインプラント窓を介
してドーパント不純物を注入し、該注入は、前記露光さ
れ空間的に分離された領域内に第１の拡散領域を形成
し、露光された前記フィールドシリコン二酸化物の端部
のエッチレートを変化するステップと、支持シリコン基
板上で、前記フィールドシリコン二酸化物領域および前
記空間的に分離された領域を覆うように、７００℃以上
の温度で犠牲シリコン二酸化物層を形成し、これにより
露光された該フィールドシリコン二酸化物の端部を熱処
理し、露光された該フィールドシリコン二酸化物の端部
のエッチレートを前記注入ステップ以前のエッチレート
とほぼ同じエッチレートに戻すステップと、前記犠牲シ
リコン二酸化層を取り除くステップと、前記空間的に分
離された領域上にゲートシリコン二酸化物層を形成する
ステップと、前記拡散領域を露光し、前記フィールドシ
リコン二酸化物層の端部を再露光するための埋込コンタ
クト窓を供給するステップと、前記拡散領域と前記埋込
コンタクト窓を通じて直接接触するドープされパターン
かされたポリシリコン層を形成するステップと、から構
成されることを特徴としている。
【０００９】従って、フィールドシリコン二酸化物の端
部を拡散領域用のドーパントで汚染させそのエッチレー
トを変化させ、その後、該フィールドシリコン二酸化物
の端部を熱処理することによりそのエッチレートを注入
ステップ以前のエッチレートに戻して、埋込コンタクト
を形成するのでフィールドシリコン二酸化物の端部が薄
い層で形成されない。この構造はリーク電流の発生を防
ぐ。好ましい態様においては、前記パターン化されドー
プされたポリシリコン層からドーパント不純物の外部拡
散は前記拡散領域内に第２拡散領域を形成するステップ
であることを特徴としている。
部を拡散領域用のドーパントで汚染させそのエッチレー
トを変化させ、その後、該フィールドシリコン二酸化物
の端部を熱処理することによりそのエッチレートを注入
ステップ以前のエッチレートに戻して、埋込コンタクト
を形成するのでフィールドシリコン二酸化物の端部が薄
い層で形成されない。この構造はリーク電流の発生を防
ぐ。好ましい態様においては、前記パターン化されドー
プされたポリシリコン層からドーパント不純物の外部拡
散は前記拡散領域内に第２拡散領域を形成するステップ
であることを特徴としている。
【００１０】本発明のフィールドシリコン二酸化物層に
より空間的に分離されている領域を有する支持基板上に
埋込コンタクトを形成する半導体装置の形成方法は、支
持基板内のフィールドシリコン二酸化物領域上および空
間的に分離された領域上にパターン化されたマスキング
層を形成し、これにより、少なくとも１つの空間的に分
離された領域および該フィールドシリコン二酸化物領域
の端部を露光するための埋込コンタクトインプラント窓
を形成するステップと、前記埋込コンタクトインプラン
ト窓を介してドーパントの注入を実施し、該ドーパント
の注入は前記露光され空間的に分離された領域内に第１
拡散領域を形成し、前記露光されたフィールドシリコン
二酸化物領域の端部のエッチレートを変化するステップ
と、前記パターン化されたマスキング層を除去するステ
ップと、７００℃以上の温度で、前記支持基板の前記フ
ィールドシリコン二酸化物領域および前記空間的に分離
された領域上に犠牲シリコン二酸化物層を形成し、これ
により前記露光されたフィールドシリコン二酸化物層の
端部を熱処理し、前記注入ステップ以前の実質的に同じ
エッチレートへ該露光されたフィールドシリコン二酸化
物の端部のエッチレートを戻すステップと、前記犠牲シ
リコン二酸化物層を除去するステップと、前記空間的に
分離された領域上にゲートシリコン二酸化物層を形成す
るステップと、前記第１拡散領域を露光し、前記フィー
ルドシリコン二酸化物の端部を再露光する埋込コンタク
ト窓を供給するステップと、前記埋込コンタクト窓を介
して前記第１拡散領域と直接に接触するドープされパタ
ーン化されたポリシリコン層を形成するステップと、か
ら構成され、前記パターン化されドープされたポリシリ
コン層からのドーパントの外部拡散により前記第１拡散
領域内に第２拡散領域を形成することを特徴としてい
る。
より空間的に分離されている領域を有する支持基板上に
埋込コンタクトを形成する半導体装置の形成方法は、支
持基板内のフィールドシリコン二酸化物領域上および空
間的に分離された領域上にパターン化されたマスキング
層を形成し、これにより、少なくとも１つの空間的に分
離された領域および該フィールドシリコン二酸化物領域
の端部を露光するための埋込コンタクトインプラント窓
を形成するステップと、前記埋込コンタクトインプラン
ト窓を介してドーパントの注入を実施し、該ドーパント
の注入は前記露光され空間的に分離された領域内に第１
拡散領域を形成し、前記露光されたフィールドシリコン
二酸化物領域の端部のエッチレートを変化するステップ
と、前記パターン化されたマスキング層を除去するステ
ップと、７００℃以上の温度で、前記支持基板の前記フ
ィールドシリコン二酸化物領域および前記空間的に分離
された領域上に犠牲シリコン二酸化物層を形成し、これ
により前記露光されたフィールドシリコン二酸化物層の
端部を熱処理し、前記注入ステップ以前の実質的に同じ
エッチレートへ該露光されたフィールドシリコン二酸化
物の端部のエッチレートを戻すステップと、前記犠牲シ
リコン二酸化物層を除去するステップと、前記空間的に
分離された領域上にゲートシリコン二酸化物層を形成す
るステップと、前記第１拡散領域を露光し、前記フィー
ルドシリコン二酸化物の端部を再露光する埋込コンタク
ト窓を供給するステップと、前記埋込コンタクト窓を介
して前記第１拡散領域と直接に接触するドープされパタ
ーン化されたポリシリコン層を形成するステップと、か
ら構成され、前記パターン化されドープされたポリシリ
コン層からのドーパントの外部拡散により前記第１拡散
領域内に第２拡散領域を形成することを特徴としてい
る。
【００１１】従って、フィールドシリコン二酸化物の端
部を拡散領域用のドーパントで汚染させそのエッチレー
トを変化させ、その後、該フィールドシリコン二酸化物
および空間的に分離された領域上に犠牲シリコン二酸化
物を形成し、フィールドシリコン二酸化物の端部を熱処
理することによりそのエッチレートを注入ステップ以前
の実質的に同じエッチレートに戻して、ドープされたポ
リシリコン層からのドーパントの外部拡散により第１の
拡散領域内に第２の拡散領域を形成して、埋込コンタク
トを形成するのでフィールドシリコン二酸化物の端部が
薄い層で形成されない。この構造はリーク電流の発生を
防ぐ。
部を拡散領域用のドーパントで汚染させそのエッチレー
トを変化させ、その後、該フィールドシリコン二酸化物
および空間的に分離された領域上に犠牲シリコン二酸化
物を形成し、フィールドシリコン二酸化物の端部を熱処
理することによりそのエッチレートを注入ステップ以前
の実質的に同じエッチレートに戻して、ドープされたポ
リシリコン層からのドーパントの外部拡散により第１の
拡散領域内に第２の拡散領域を形成して、埋込コンタク
トを形成するのでフィールドシリコン二酸化物の端部が
薄い層で形成されない。この構造はリーク電流の発生を
防ぐ。
【００１２】好ましい態様においては、前記埋込コンタ
クト窓を供給するステップより以前に前記ゲートシリコ
ン二酸化物層上に第１のポリシリコン層を形成するステ
ップをさらに有することを特徴としている。好ましい態
様においては、前記マスキング層はホトレジストから構
成されていることを特徴としている。好ましい態様にお
いては、前記注入された拡散領域および前記ドープされ
たポリシリコン層はＮ型のドーパントを用いて行われる
ことを特徴としている。好ましい態様においては、前記
Ｎ型のドーパントは砒素（Ａｓ）原子から構成されてい
ることを特徴としている。好ましい態様においては、前
記注入された拡散領域および前記ドープされたポリシリ
コン層はＰ型のドーパントから構成されていることを特
徴としている。好ましい態様においては、前記Ｐ型のド
ーパントはホウ素原子から構成されていることを特徴と
している。
クト窓を供給するステップより以前に前記ゲートシリコ
ン二酸化物層上に第１のポリシリコン層を形成するステ
ップをさらに有することを特徴としている。好ましい態
様においては、前記マスキング層はホトレジストから構
成されていることを特徴としている。好ましい態様にお
いては、前記注入された拡散領域および前記ドープされ
たポリシリコン層はＮ型のドーパントを用いて行われる
ことを特徴としている。好ましい態様においては、前記
Ｎ型のドーパントは砒素（Ａｓ）原子から構成されてい
ることを特徴としている。好ましい態様においては、前
記注入された拡散領域および前記ドープされたポリシリ
コン層はＰ型のドーパントから構成されていることを特
徴としている。好ましい態様においては、前記Ｐ型のド
ーパントはホウ素原子から構成されていることを特徴と
している。
【００１３】
【実施例】スタティック・ランダム・アクセス・メモリ
（ＳＲＡＭ）等の半導体装置の製造プロセスにおける、
本発明の埋込コンタクトと拡散領域間の低抵抗電流パス
を形成する方法および該埋込コンタクトと該拡散領域間
の低抵抗電流パスを有する半導体装置の構成を図１、図
２（Ａ）、図２（Ｂ）、図３、および図４を用いて以下
に説明する。
（ＳＲＡＭ）等の半導体装置の製造プロセスにおける、
本発明の埋込コンタクトと拡散領域間の低抵抗電流パス
を形成する方法および該埋込コンタクトと該拡散領域間
の低抵抗電流パスを有する半導体装置の構成を図１、図
２（Ａ）、図２（Ｂ）、図３、および図４を用いて以下
に説明する。
【００１４】図１は、ＳＲＡＭ等の半導体装置の製造プ
ロセスにおける、本発明の実施例としての埋込コンタク
トと拡散領域間の低抵抗電流パスを形成する方法におい
て、第１の拡散領域を形成するため支持基板１０内へド
ーパント（Ａｓ）のインプランション（注入）を実行し
ているウェーハ部の製造プロセスを示す半導体装置の合
成断面図である。
ロセスにおける、本発明の実施例としての埋込コンタク
トと拡散領域間の低抵抗電流パスを形成する方法におい
て、第１の拡散領域を形成するため支持基板１０内へド
ーパント（Ａｓ）のインプランション（注入）を実行し
ているウェーハ部の製造プロセスを示す半導体装置の合
成断面図である。
【００１５】図１の半導体装置の断面図に示すように、
まず、隣接するフィールドシリコン二酸化物領域１１
（またはフィールド分離領域）により空間的に分離され
た基板の領域１３を有する支持基板１０（本実施例では
シリコン基板）を準備する。少なくとも１つの空間的に
分離された領域１３およびこれと隣接するフィールド酸
化物１１の端部を露光するための埋込コンタクト注入窓
１４（a burried contact implant window）を形成する
ためパターン化されたマスキング層１２（例えばホトレ
ジスト等）が形成される。所望の形成パターンに従っ
て、多くの空間的に分離された領域１３はマスキング層
１２を介して露光される。支持基板１０は本発明の特徴
である犠牲酸化物層で覆われていないことに注目する。
まず、隣接するフィールドシリコン二酸化物領域１１
（またはフィールド分離領域）により空間的に分離され
た基板の領域１３を有する支持基板１０（本実施例では
シリコン基板）を準備する。少なくとも１つの空間的に
分離された領域１３およびこれと隣接するフィールド酸
化物１１の端部を露光するための埋込コンタクト注入窓
１４（a burried contact implant window）を形成する
ためパターン化されたマスキング層１２（例えばホトレ
ジスト等）が形成される。所望の形成パターンに従っ
て、多くの空間的に分離された領域１３はマスキング層
１２を介して露光される。支持基板１０は本発明の特徴
である犠牲酸化物層で覆われていないことに注目する。
【００１６】次に、第１拡散領域１５（または注入され
た拡散領域）を形成するため、インプラント窓１４を介
してインプラント（注入）が実行される。図１では、Ｎ
型拡散のための砒素（Ａｓ）のインプランテーションの
様子を示しているが、Ｐ型の拡散のためのホウ素（boro
n）等の必要とされる他のドーパントを用いてもよい。
このインプランテーションは、支持基板１０内に第１の
拡散領域を形成するばかりではなく、エッチレートを変
化させることにより露光されたフィールド酸化物の端部
にダメージを与える。
た拡散領域）を形成するため、インプラント窓１４を介
してインプラント（注入）が実行される。図１では、Ｎ
型拡散のための砒素（Ａｓ）のインプランテーションの
様子を示しているが、Ｐ型の拡散のためのホウ素（boro
n）等の必要とされる他のドーパントを用いてもよい。
このインプランテーションは、支持基板１０内に第１の
拡散領域を形成するばかりではなく、エッチレートを変
化させることにより露光されたフィールド酸化物の端部
にダメージを与える。
【００１７】図２（Ａ）および図２（Ｂ）は、図１に示
した半導体装置の製造プロセスに続いて実行されるホト
レジスト１２の除去、犠牲酸化物の形成および除去、ゲ
ート酸化層の形成、およびオプショナルであるポリシリ
コン層の形成等のウェーハ部の製造プロセスにおける半
導体装置の合成断面図である。
した半導体装置の製造プロセスに続いて実行されるホト
レジスト１２の除去、犠牲酸化物の形成および除去、ゲ
ート酸化層の形成、およびオプショナルであるポリシリ
コン層の形成等のウェーハ部の製造プロセスにおける半
導体装置の合成断面図である。
【００１８】図２（Ａ）に示すように、ホトレジストで
あるマスキング層１２は除去され、形成された犠牲シリ
コン二酸化物層（または、犠牲分離層。図示せず）も除
去されている。
あるマスキング層１２は除去され、形成された犠牲シリ
コン二酸化物層（または、犠牲分離層。図示せず）も除
去されている。
【００１９】フィールド酸化物の端部の外側へドーパン
ト不純物を移動させ、露光されたフィールド酸化物の端
部１１Ｅを熱処理するため、犠牲シリコン二酸化物層は
７００℃以上の温度で形成される。このようにして、フ
ィールド酸化物のエッチレートはその元のレベルまで戻
される。該犠牲シリコン酸化物は、その後取り除かれ、
わずかの薄いフィールド酸化物１１Ｅがノッチ部２２
（切り込み部）に沿って生ずる。犠牲酸化物が取り除か
れ、ゲートシリコン二酸化物層２１が基板上の空間的に
分離された領域１３上に形成される。
ト不純物を移動させ、露光されたフィールド酸化物の端
部１１Ｅを熱処理するため、犠牲シリコン二酸化物層は
７００℃以上の温度で形成される。このようにして、フ
ィールド酸化物のエッチレートはその元のレベルまで戻
される。該犠牲シリコン酸化物は、その後取り除かれ、
わずかの薄いフィールド酸化物１１Ｅがノッチ部２２
（切り込み部）に沿って生ずる。犠牲酸化物が取り除か
れ、ゲートシリコン二酸化物層２１が基板上の空間的に
分離された領域１３上に形成される。
【００２０】次に、オプショナルのポリシリコン層２３
がゲート酸化物層２１およびフィールド酸化物領域１１
を覆って形成される。
がゲート酸化物層２１およびフィールド酸化物領域１１
を覆って形成される。
【００２１】図３は、図２（Ａ）、図２（Ｂ）に示した
プロセスに続く、埋込コンタクト窓の形成と第１の拡散
領域の一部を再露光するための埋込コンタクトのパター
ニング等のウェーハ部の製造プロセスにおける半導体装
置の合成断面図である。図３において、埋込コンタクト
窓３１は、ホトレジスト等のマスキング層３２をパター
ニングし、オプショナルのポリシリコン層２３を露光す
ることにより形成される。続いて行われるエッチングに
より、ポリシリコン層２３の露光された部分、少なくと
も第１拡散領域１５の一部を露光するための横に延びた
ゲート酸化物層２１、および再度露光されるフィールド
酸化物の端部は除去される。
プロセスに続く、埋込コンタクト窓の形成と第１の拡散
領域の一部を再露光するための埋込コンタクトのパター
ニング等のウェーハ部の製造プロセスにおける半導体装
置の合成断面図である。図３において、埋込コンタクト
窓３１は、ホトレジスト等のマスキング層３２をパター
ニングし、オプショナルのポリシリコン層２３を露光す
ることにより形成される。続いて行われるエッチングに
より、ポリシリコン層２３の露光された部分、少なくと
も第１拡散領域１５の一部を露光するための横に延びた
ゲート酸化物層２１、および再度露光されるフィールド
酸化物の端部は除去される。
【００２２】該エッチングを通じて、第２のかなり薄い
フィールド酸化物１１はノッチ部３３に沿って形成され
る。該エッチングを通じてフィールド酸化物の端部が薄
くなる割合は、図５〜７に示した従来の方法と比べて約
４０％程度に留まる。
フィールド酸化物１１はノッチ部３３に沿って形成され
る。該エッチングを通じてフィールド酸化物の端部が薄
くなる割合は、図５〜７に示した従来の方法と比べて約
４０％程度に留まる。
【００２３】図４は、図３に示したプロセスに続く、マ
スキング層３２であるホトレジストの除去と、パターン
化され導電的にドープされたポリシリコン層の形成等の
ウェーハ部の製造プロセスにおける半導体装置の合成断
面図を示している。図４では、マスキング層３２は除去
されており、第１拡散領域１５のコンタクトを形成する
ためパターン化され導電的にドープされたポリシリコン
層４１（Ｎ型かＰ型かは、何を要望するかに依存する）
が形成される。
スキング層３２であるホトレジストの除去と、パターン
化され導電的にドープされたポリシリコン層の形成等の
ウェーハ部の製造プロセスにおける半導体装置の合成断
面図を示している。図４では、マスキング層３２は除去
されており、第１拡散領域１５のコンタクトを形成する
ためパターン化され導電的にドープされたポリシリコン
層４１（Ｎ型かＰ型かは、何を要望するかに依存する）
が形成される。
【００２４】続く熱処理（アニーリング）ステップを通
じて、ポリシリコン層４１内に存在する導電ドーパント
は、第２拡散領域４２を形成するために支持基板１０内
へ拡散する。支持基板１０内の第２拡散領域４２の深さ
は、ポリシリコン層４１内の導電ドーパントの濃度およ
び続いて実施される熱処理の温度に依存する。このよう
に、要求されていないのであるが、ドーパントは拡散層
１５の深さより基板１０内に深く浸透する。
じて、ポリシリコン層４１内に存在する導電ドーパント
は、第２拡散領域４２を形成するために支持基板１０内
へ拡散する。支持基板１０内の第２拡散領域４２の深さ
は、ポリシリコン層４１内の導電ドーパントの濃度およ
び続いて実施される熱処理の温度に依存する。このよう
に、要求されていないのであるが、ドーパントは拡散層
１５の深さより基板１０内に深く浸透する。
【００２５】図４に示す本実施例の半導体装置の断面図
を見ると、フィールド酸化膜１１の端部は図７に示す従
来の半導体装置におけるフィールド酸化物５１の端部の
ように薄く形成されていない。したがって、本実施例の
半導体装置では、リーク電流の発生が少なく蓄積能力が
高い構造および特徴をを有していることがわかる。
を見ると、フィールド酸化膜１１の端部は図７に示す従
来の半導体装置におけるフィールド酸化物５１の端部の
ように薄く形成されていない。したがって、本実施例の
半導体装置では、リーク電流の発生が少なく蓄積能力が
高い構造および特徴をを有していることがわかる。
【００２６】上記した本発明の埋込コンタクトと拡散領
域間の低抵抗電流パスを形成する方法では、交差した蓄
積ラッチ（cross-coupled latch）を連結するための埋
め込みコンタクトをＳＲＡＭに応用する場合について説
明したが、これは本発明の適用がＳＲＡＭ分野に限定さ
れる意味ではない。例えば、図４に示すように、第１拡
散領域１５と組み合わされた第２拡散領域４２はＮチャ
ネル・プルダウン装置のドレイン端子として、一方、ポ
リシリコン層４１は、Ｎチャネルのドレイン端子を第２
プルダウン装置のゲートと接続するように応用できる。
域間の低抵抗電流パスを形成する方法では、交差した蓄
積ラッチ（cross-coupled latch）を連結するための埋
め込みコンタクトをＳＲＡＭに応用する場合について説
明したが、これは本発明の適用がＳＲＡＭ分野に限定さ
れる意味ではない。例えば、図４に示すように、第１拡
散領域１５と組み合わされた第２拡散領域４２はＮチャ
ネル・プルダウン装置のドレイン端子として、一方、ポ
リシリコン層４１は、Ｎチャネルのドレイン端子を第２
プルダウン装置のゲートと接続するように応用できる。
【００２７】本技術分野の当業者にとって、上記した本
発明の詳細な記載をＳＲＡＭの半導体装置に関して説明
したが、他の半導体装置、例えばＤＲＡＭ等に適用可能
であることは自明の事項である。それ故、本発明は実施
例を用いて記載されたが、当業者に公知の様々な他の実
施例へ、特許請求の範囲の請求項に記載の発明に基づく
ことなしに上記記載の本発明の実施例の構成やプロセス
テップを適用できる。
発明の詳細な記載をＳＲＡＭの半導体装置に関して説明
したが、他の半導体装置、例えばＤＲＡＭ等に適用可能
であることは自明の事項である。それ故、本発明は実施
例を用いて記載されたが、当業者に公知の様々な他の実
施例へ、特許請求の範囲の請求項に記載の発明に基づく
ことなしに上記記載の本発明の実施例の構成やプロセス
テップを適用できる。
【００２８】
【発明の効果】上記詳細に説明したように、本発明の埋
込コンタクトを有する半導体装置では、フィールド分離
領域は、第１のエッチレートおよび第２のエッチレート
で形成され、この第２のエッチレートはポリシリコン層
の形成より前に第１のエッチレートに変化させられてコ
ンタクト領域が形成されるのでフィールド分離領域の端
部が薄い層で形成されない。よってリーク電流の発生を
防ぐことができるので蓄積能力の高い半導体装置を提供
することができる。
込コンタクトを有する半導体装置では、フィールド分離
領域は、第１のエッチレートおよび第２のエッチレート
で形成され、この第２のエッチレートはポリシリコン層
の形成より前に第１のエッチレートに変化させられてコ
ンタクト領域が形成されるのでフィールド分離領域の端
部が薄い層で形成されない。よってリーク電流の発生を
防ぐことができるので蓄積能力の高い半導体装置を提供
することができる。
【００２９】また、本発明の埋込コンタクトと拡散領域
間の低抵抗電流パスの形成方法では、フィールド分離領
域の一部を拡散領域用のドーパントで汚染させ、拡散領
域およびフィールド分離領域の一部上に犠牲酸化物層を
形成し該犠牲酸化物層を７００℃以上の温度で熱処理を
してコンタクト領域が形成されるので、フィールド分離
領域の端部が薄くならない。よって、本発明の方法を用
いればリーク電流の発生が少なく蓄積能力の高い半導体
装置を形成することができる。
間の低抵抗電流パスの形成方法では、フィールド分離領
域の一部を拡散領域用のドーパントで汚染させ、拡散領
域およびフィールド分離領域の一部上に犠牲酸化物層を
形成し該犠牲酸化物層を７００℃以上の温度で熱処理を
してコンタクト領域が形成されるので、フィールド分離
領域の端部が薄くならない。よって、本発明の方法を用
いればリーク電流の発生が少なく蓄積能力の高い半導体
装置を形成することができる。
【００３０】さらにまた、本発明の埋込コンタクトと拡
散領域間の低抵抗電流パスの形成方法では、フィールド
シリコン二酸化物の端部を拡散領域用のドーパントで汚
染させそのエッチレートを変化させ、その後、該フィー
ルドシリコン二酸化物の端部を熱処理することによりそ
のエッチレートを注入ステップ以前のエッチレートに戻
して、埋込コンタクトを形成するので、フィールドシリ
コン二酸化物の端部が薄い層で形成されるのを防ぐこと
ができる。よって、本発明の方法を用いれば、リーク電
流の発生が少なく蓄積能力の高い半導体装置を形成する
ことができる。
散領域間の低抵抗電流パスの形成方法では、フィールド
シリコン二酸化物の端部を拡散領域用のドーパントで汚
染させそのエッチレートを変化させ、その後、該フィー
ルドシリコン二酸化物の端部を熱処理することによりそ
のエッチレートを注入ステップ以前のエッチレートに戻
して、埋込コンタクトを形成するので、フィールドシリ
コン二酸化物の端部が薄い層で形成されるのを防ぐこと
ができる。よって、本発明の方法を用いれば、リーク電
流の発生が少なく蓄積能力の高い半導体装置を形成する
ことができる。
【００３１】さらにまた、本発明の埋込コンタクトと拡
散領域間の低抵抗電流パスの形成方法では、フィールド
シリコン二酸化物の端部を拡散領域用のドーパントで汚
染させそのエッチレートを変化させ、その後、該フィー
ルドシリコン二酸化物および空間的に分離された領域上
に犠牲シリコン二酸化物を形成し、フィールドシリコン
二酸化物の端部を熱処理することによりそのエッチレー
トを注入ステップ以前の実質的に同じエッチレートに戻
して、ドープされたポリシリコン層からのドーパントの
外部拡散により第１の拡散領域内に第２の拡散領域を形
成して、埋込コンタクトを形成するのでフィールドシリ
コン二酸化物の端部が薄い層で形成されない。よって、
本発明の方法を用いれば、リーク電流の発生が少なく蓄
積能力の高い半導体装置を形成することができる。
散領域間の低抵抗電流パスの形成方法では、フィールド
シリコン二酸化物の端部を拡散領域用のドーパントで汚
染させそのエッチレートを変化させ、その後、該フィー
ルドシリコン二酸化物および空間的に分離された領域上
に犠牲シリコン二酸化物を形成し、フィールドシリコン
二酸化物の端部を熱処理することによりそのエッチレー
トを注入ステップ以前の実質的に同じエッチレートに戻
して、ドープされたポリシリコン層からのドーパントの
外部拡散により第１の拡散領域内に第２の拡散領域を形
成して、埋込コンタクトを形成するのでフィールドシリ
コン二酸化物の端部が薄い層で形成されない。よって、
本発明の方法を用いれば、リーク電流の発生が少なく蓄
積能力の高い半導体装置を形成することができる。
【図１】第１拡散領域を形成するため支持基板内へのド
ーパント（Ａｓ）の注入を行っているウェーハ部の製造
プロセスにおける半導体装置の合成断面図である。
ーパント（Ａｓ）の注入を行っているウェーハ部の製造
プロセスにおける半導体装置の合成断面図である。
【図２】図１に示したプロセスに続く、レジストの除
去、犠牲酸化膜の形成および除去、ゲート酸化物層の形
成、およびオプショナルのポリシリコン層の形成等のウ
ェーハ部の製造プロセスにおける半導体装置の合成断面
図である。
去、犠牲酸化膜の形成および除去、ゲート酸化物層の形
成、およびオプショナルのポリシリコン層の形成等のウ
ェーハ部の製造プロセスにおける半導体装置の合成断面
図である。
【図３】図２に示したプロセスに続く、第１の拡散領域
の一部を再露光するための埋込コンタクト窓の形成とパ
ターニング等のウェーハ部の製造プロセスにおける半導
体装置の合成断面図である。
の一部を再露光するための埋込コンタクト窓の形成とパ
ターニング等のウェーハ部の製造プロセスにおける半導
体装置の合成断面図である。
【図４】図３に示したプロセスに続く、レジストの除去
と、パターン化された導電的にドープされたポリシリコ
ン層の形成等のウェーハ部の製造プロセスにおける半導
体装置の合成断面図である。
と、パターン化された導電的にドープされたポリシリコ
ン層の形成等のウェーハ部の製造プロセスにおける半導
体装置の合成断面図である。
【図５】第１の拡散領域を形成するために犠牲酸化物を
介して支持基板へドーパントの注入を行っているウェー
ハ部の製造プロセスにおける半導体装置の合成断面図で
ある。
介して支持基板へドーパントの注入を行っているウェー
ハ部の製造プロセスにおける半導体装置の合成断面図で
ある。
【図６】図５に示したプロセスに続く、レジストの除
去、犠牲酸化物層の除去、ゲート酸化物層の形成、オプ
ショナルのポリシリコン層の形成等のウェーハ部の製造
プロセスにおける半導体装置の合成断面図である。
去、犠牲酸化物層の除去、ゲート酸化物層の形成、オプ
ショナルのポリシリコン層の形成等のウェーハ部の製造
プロセスにおける半導体装置の合成断面図である。
【図７】図６に示したプロセスに続く、埋込コンタクト
窓の形成とパターニング、レジストの除去、パターン化
され導電的にドープされたポリシリコン層の形成等のウ
ェーハ部の製造プロセスにおける半導体装置の合成断面
図である。
窓の形成とパターニング、レジストの除去、パターン化
され導電的にドープされたポリシリコン層の形成等のウ
ェーハ部の製造プロセスにおける半導体装置の合成断面
図である。
１０ 支持基板 １１ フィールドシリコン二酸化物領域（フィールド酸
化物領域またはフィールド分離領域） １１Ｅ 薄いフィールド酸化物（フィールド酸化物の端
部） １２ マスキング層（ホトレジスト） １３ 分離領域 １４ 注入窓（インプラント窓） １５ 第１の拡散領域（注入された拡散領域） ２１ ゲート酸化物層 ２２ ノッチ部領域 ２３ ポリシリコン層 ３１ 埋込コンタクト窓 ３２ マスキング層（ホトレジスト） ３３ ノッチ部 ４１ ポリシリコン層 ４２ 第２の拡散領域
化物領域またはフィールド分離領域） １１Ｅ 薄いフィールド酸化物（フィールド酸化物の端
部） １２ マスキング層（ホトレジスト） １３ 分離領域 １４ 注入窓（インプラント窓） １５ 第１の拡散領域（注入された拡散領域） ２１ ゲート酸化物層 ２２ ノッチ部領域 ２３ ポリシリコン層 ３１ 埋込コンタクト窓 ３２ マスキング層（ホトレジスト） ３３ ノッチ部 ４１ ポリシリコン層 ４２ 第２の拡散領域
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 29/41 Ｈ０１Ｌ 29/44 Ｃ (72)発明者 タイラー・エイ・ロウリィ アメリカ合衆国、83712 アイダホ州、ボ イーズ、イースト・プラトゥ、2599
Claims (15)
- 【請求項１】 フィールド分離領域に隣接する注入され
た拡散領域と、 前記拡散領域と直接接触しドープされパターン化された
ポリシリコン層とから構成されるコンタクト領域を有す
る半導体装置において、 前記フィールド分離領域は、前記注入された拡散領域の
形成より前に第１のエッチレートで、および、前記ドー
プされパターン化されたポリシリコン層の形成より前に
第２のエッチレートで形成され、該第２のエッチレート
は、前記ドープされパターン化されたポリシリコン層の
形成より以前に該第１のエッチレートとほとんど等しく
なるように変化させられて前記コンタクト領域は形成さ
れていることを特徴とする半導体装置。 - 【請求項２】 前記拡散領域内に、さらに第２拡散領域
が形成されていることを特徴とする請求項１記載のコン
タクト領域を有する半導体装置。 - 【請求項３】 前記半導体装置はメモリ装置であること
を特徴とする請求項１記載のコンタクト領域を有する半
導体装置。 - 【請求項４】 前記メモリ装置は、スタティック・ラン
ダム・アクセス・メモリ（ＳＲＡＭ）の半導体装置であ
ることを特徴とする請求項３記載の半導体装置。 - 【請求項５】 フィールド分離領域に隣接する拡散領域
の注入ステップにおいて、該フィールド分離領域の一部
を該拡散領域の注入を通じて用いられるドーパント不純
物で汚染させるステップと、 前記拡散領域および前記フィールド分離領域の一部上
に、７００℃以上の温度で、犠牲分離層を形成すること
により該フィールド分離領域の一部を熱処理するステッ
プと、 前記犠牲分離層を恒久的な分離層に置き換えるステップ
と、 前記拡散領域の少なくとも一部を露光するステップと、 前記拡散領域と直接接触するドープされパターン化され
たポリシリコン層を形成するステップと、 から構成されることを特徴とするコンタクト領域を有す
る半導体装置の形成方法。 - 【請求項６】 前記ドーパント不純物はＮ型のドーパン
トを用いることを特徴とする請求項５記載の半導体装置
の形成方法。 - 【請求項７】 少なくとも１つの空間的に分離された領
域およびフィールドシリコン二酸化物の端部の露光のた
め第１の埋込コンタクトインプラント窓を形成するステ
ップと、 前記第１の埋込コンタクトインプラント窓を介してドー
パント不純物を注入し、該注入は、前記露光され空間的
に分離された領域内に第１の拡散領域を形成し、露光さ
れた前記フィールドシリコン二酸化物の端部のエッチレ
ートを変化するステップと、 支持シリコン基板上で、前記フィールドシリコン二酸化
物領域および前記空間的に分離された領域を覆うよう
に、７００℃以上の温度で犠牲シリコン二酸化物層を形
成し、これにより露光された該フィールドシリコン二酸
化物の端部を熱処理し、露光された該フィールドシリコ
ン二酸化物の端部のエッチレートを前記注入ステップ以
前のエッチレートとほぼ同じエッチレートに戻すステッ
プと、 前記犠牲シリコン二酸化層を取り除くステップと、 前記空間的に分離された領域上にゲートシリコン二酸化
物層を形成するステップと、 前記拡散領域を露光し、前記フィールドシリコン二酸化
物層の端部を再露光するための埋込コンタクト窓を供給
するステップと、 前記拡散領域と前記埋込コンタクト窓を通じて直接接触
するドープされパターンかされたポリシリコン層を形成
するステップと、 から構成されることを特徴とし、前記フィールドシリコ
ン二酸化物領域により空間的に分離された領域を有する
前記支持シリコン基板上に埋込コンタクトを形成するた
めのスタティック・ランダム・アクセス・メモリ（ＳＲ
ＡＭ）の半導体装置の形成方法。 - 【請求項８】 前記パターン化されドープされたポリシ
リコン層からドーパント不純物の外部への拡散は前記拡
散領域内に第２拡散領域を形成するステップであること
を特徴とする請求項５および７記載の半導体装置の形成
方法。 - 【請求項９】 支持基板内のフィールドシリコン二酸化
物領域上および空間的に分離された領域上にパターン化
されたマスキング層を形成し、これにより、少なくとも
１つの空間的に分離された領域および該フィールドシリ
コン二酸化物領域の端部を露光するための埋込コンタク
トインプラント窓を形成するステップと、 前記埋込コンタクトインプラント窓を介してドーパント
の注入を実施し、該ドーパントの注入は前記露光され空
間的に分離された領域内に第１拡散領域を形成し、前記
露光されたフィールドシリコン二酸化物領域の端部のエ
ッチレートを変化するステップと、 前記パターン化されたマスキング層を除去するステップ
と、 ７００℃以上の温度で、前記支持基板の前記フィールド
シリコン二酸化物領域および前記空間的に分離された領
域上に犠牲シリコン二酸化物層を形成し、これにより前
記露光されたフィールドシリコン二酸化物層の端部を熱
処理し、前記注入ステップ以前の実質的に同じエッチレ
ートへ該露光されたフィールドシリコン二酸化物の端部
のエッチレートを戻すステップと、 前記犠牲シリコン二酸化物層を除去するステップと、 前記空間的に分離された領域上にゲートシリコン二酸化
物層を形成するステップと、 前記第１拡散領域を露光し、前記フィールドシリコン二
酸化物の端部を再露光する埋込コンタクト窓を供給する
ステップと、 前記埋込コンタクト窓を介して前記第１拡散領域と直接
に接触するドープされパターン化されたポリシリコン層
を形成するステップと、 から構成され、前記パターン化されドープされたポリシ
リコン層からのドーパントの外部拡散により前記第１拡
散領域内に第２拡散領域を形成することを特徴とする、
前記フィールドシリコン二酸化物層により空間的に分離
されている領域を有する前記支持基板上に埋込コンタク
トを形成する半導体装置の形成方法。 - 【請求項１０】 前記埋込コンタクト窓を供給するステ
ップより以前に前記ゲートシリコン二酸化物層上に第１
のポリシリコン層を形成するステップをさらに有するこ
とを特徴とする請求項７および９記載の半導体装置の形
成方法。 - 【請求項１１】 前記マスキング層はホトレジストから
構成されていることを特徴とする請求項７および９記載
の半導体装置の形成方法。 - 【請求項１２】 前記注入された拡散領域および前記ド
ープされたポリシリコン層はＮ型のドーパントを用いて
行われることを特徴とする請求項１、５、７、および９
記載の半導体装置の形成方法。 - 【請求項１３】 前記Ｎ型のドーパントは砒素（Ａｓ）
原子から構成されていることを特徴とする請求項６およ
び１２記載の半導体装置の形成方法。 - 【請求項１４】 前記注入された拡散領域および前記ド
ープされたポリシリコン層はＰ型のドーパントから構成
されていることを特徴とする請求項１、５、７、および
９記載の半導体装置の形成方法。 - 【請求項１５】 前記Ｐ型のドーパントはホウ素原子か
ら構成されていることを特徴とする請求項１４記載の半
導体装置の形成方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US08/268,489 US5376577A (en) | 1994-06-30 | 1994-06-30 | Method of forming a low resistive current path between a buried contact and a diffusion region |
| US08/268489 | 1994-06-30 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0832033A true JPH0832033A (ja) | 1996-02-02 |
| JP2769129B2 JP2769129B2 (ja) | 1998-06-25 |
Family
ID=23023236
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7186650A Expired - Fee Related JP2769129B2 (ja) | 1994-06-30 | 1995-06-30 | 半導体装置の製造方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5376577A (ja) |
| JP (1) | JP2769129B2 (ja) |
| KR (1) | KR100201526B1 (ja) |
Families Citing this family (27)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01147829A (ja) * | 1987-12-04 | 1989-06-09 | Toshiba Corp | 半導体装置の製造方法 |
| DE69324637T2 (de) * | 1992-07-31 | 1999-12-30 | Hughes Electronics Corp., El Segundo | Sicherheitssystem für integrierte Schaltung und Verfahren mit implantierten Leitungen |
| US6740573B2 (en) | 1995-02-17 | 2004-05-25 | Micron Technology, Inc. | Method for forming an integrated circuit interconnect using a dual poly process |
| US5525552A (en) * | 1995-06-08 | 1996-06-11 | Taiwan Semiconductor Manufacturing Company | Method for fabricating a MOSFET device with a buried contact |
| US5783846A (en) * | 1995-09-22 | 1998-07-21 | Hughes Electronics Corporation | Digital circuit with transistor geometry and channel stops providing camouflage against reverse engineering |
| US5665623A (en) * | 1995-12-27 | 1997-09-09 | Vanguard International Semiconductor Corporation | Method of fabricating totally self-aligned contacts for dynamic randomaccess memory cells |
| US5705437A (en) * | 1996-09-25 | 1998-01-06 | Taiwan Semiconductor Manufacturing Company, Ltd. | Trench free process for SRAM |
| EP0847081A1 (en) * | 1996-12-09 | 1998-06-10 | Texas Instruments Incorporated | Improvements in or relating to semiconductor devices |
| US5744391A (en) * | 1997-01-15 | 1998-04-28 | Taiwan Semiconductor Manufacturing Company Ltd. | Method to improve isolation between EEPROM devices via a field oxide anneal |
| US5973375A (en) * | 1997-06-06 | 1999-10-26 | Hughes Electronics Corporation | Camouflaged circuit structure with step implants |
| US5950096A (en) * | 1997-09-22 | 1999-09-07 | Lucent Technologies Inc. | Process for improving device yield in integrated circuit fabrication |
| US5888887A (en) * | 1997-12-15 | 1999-03-30 | Chartered Semiconductor Manufacturing, Ltd. | Trenchless buried contact process technology |
| US6396368B1 (en) | 1999-11-10 | 2002-05-28 | Hrl Laboratories, Llc | CMOS-compatible MEM switches and method of making |
| US7217977B2 (en) | 2004-04-19 | 2007-05-15 | Hrl Laboratories, Llc | Covert transformation of transistor properties as a circuit protection method |
| US6815816B1 (en) | 2000-10-25 | 2004-11-09 | Hrl Laboratories, Llc | Implanted hidden interconnections in a semiconductor device for preventing reverse engineering |
| US6791191B2 (en) | 2001-01-24 | 2004-09-14 | Hrl Laboratories, Llc | Integrated circuits protected against reverse engineering and method for fabricating the same using vias without metal terminations |
| US7294935B2 (en) * | 2001-01-24 | 2007-11-13 | Hrl Laboratories, Llc | Integrated circuits protected against reverse engineering and method for fabricating the same using an apparent metal contact line terminating on field oxide |
| US6740942B2 (en) | 2001-06-15 | 2004-05-25 | Hrl Laboratories, Llc. | Permanently on transistor implemented using a double polysilicon layer CMOS process with buried contact |
| US6774413B2 (en) | 2001-06-15 | 2004-08-10 | Hrl Laboratories, Llc | Integrated circuit structure with programmable connector/isolator |
| US6897535B2 (en) | 2002-05-14 | 2005-05-24 | Hrl Laboratories, Llc | Integrated circuit with reverse engineering protection |
| US7049667B2 (en) | 2002-09-27 | 2006-05-23 | Hrl Laboratories, Llc | Conductive channel pseudo block process and circuit to inhibit reverse engineering |
| US6979606B2 (en) | 2002-11-22 | 2005-12-27 | Hrl Laboratories, Llc | Use of silicon block process step to camouflage a false transistor |
| AU2003293540A1 (en) * | 2002-12-13 | 2004-07-09 | Raytheon Company | Integrated circuit modification using well implants |
| US7242063B1 (en) | 2004-06-29 | 2007-07-10 | Hrl Laboratories, Llc | Symmetric non-intrusive and covert technique to render a transistor permanently non-operable |
| US8168487B2 (en) | 2006-09-28 | 2012-05-01 | Hrl Laboratories, Llc | Programmable connection and isolation of active regions in an integrated circuit using ambiguous features to confuse a reverse engineer |
| CN101651121B (zh) * | 2008-08-11 | 2011-06-15 | 中芯国际集成电路制造(上海)有限公司 | 静态随机存储器上拉晶体管阈值电压调整方法 |
| US20150093863A1 (en) * | 2013-09-30 | 2015-04-02 | Anirban Roy | Method of making a floating gate non-volatile memory (nvm) with breakdown prevention |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61258470A (ja) * | 1985-05-13 | 1986-11-15 | Hitachi Ltd | 半導体集積回路装置及びその製造方法 |
| JPH0399434A (ja) * | 1989-09-12 | 1991-04-24 | Fujitsu Ltd | 半導体装置の製造方法 |
| JPH03101264A (ja) * | 1990-05-07 | 1991-04-26 | Nec Corp | 相補型電界効果トランジスタの製造方法 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4502894A (en) * | 1983-08-12 | 1985-03-05 | Fairchild Camera & Instrument Corporation | Method of fabricating polycrystalline silicon resistors in integrated circuit structures using outdiffusion |
| KR950010041B1 (ko) * | 1992-03-28 | 1995-09-06 | 현대전자산업주식회사 | 콘택 홀(contact hole) 구조 및 그 제조방법 |
| JP2868359B2 (ja) * | 1992-04-03 | 1999-03-10 | シャープ株式会社 | 半導体装置の製造方法 |
| US5290718A (en) * | 1992-06-29 | 1994-03-01 | National Semiconductor Corporation | Simplified high reliability gate oxide process |
| US5316965A (en) * | 1993-07-29 | 1994-05-31 | Digital Equipment Corporation | Method of decreasing the field oxide etch rate in isolation technology |
-
1994
- 1994-06-30 US US08/268,489 patent/US5376577A/en not_active Expired - Lifetime
-
1995
- 1995-06-30 JP JP7186650A patent/JP2769129B2/ja not_active Expired - Fee Related
- 1995-06-30 KR KR1019950018533A patent/KR100201526B1/ko not_active IP Right Cessation
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61258470A (ja) * | 1985-05-13 | 1986-11-15 | Hitachi Ltd | 半導体集積回路装置及びその製造方法 |
| JPH0399434A (ja) * | 1989-09-12 | 1991-04-24 | Fujitsu Ltd | 半導体装置の製造方法 |
| JPH03101264A (ja) * | 1990-05-07 | 1991-04-26 | Nec Corp | 相補型電界効果トランジスタの製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2769129B2 (ja) | 1998-06-25 |
| US5376577A (en) | 1994-12-27 |
| KR100201526B1 (ko) | 1999-06-15 |
| KR960002584A (ko) | 1996-01-26 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH0832033A (ja) | 埋込コンタクトと拡散領域間の低抵抗電流パスを形成する方法および該埋込コンタクトを有する半導体装置 | |
| US4589928A (en) | Method of making semiconductor integrated circuits having backside gettered with phosphorus | |
| US4299024A (en) | Fabrication of complementary bipolar transistors and CMOS devices with poly gates | |
| US5292676A (en) | Self-aligned low resistance buried contact process | |
| US5518945A (en) | Method of making a diffused lightly doped drain device with built in etch stop | |
| US5389563A (en) | Method of fabricating a bipolar transistor having a high ion concentration buried floating collector | |
| EP0465045A2 (en) | Method of field effect transistor fabrication for integrated circuits | |
| KR100195209B1 (ko) | 반도체 메모리장치 및 그 제조방법 | |
| KR20030003690A (ko) | 반도체 장치 및 그 제조 방법 | |
| US5153146A (en) | Maufacturing method of semiconductor devices | |
| KR100258203B1 (ko) | 아날로그 반도체 소자의 제조방법 | |
| US5504024A (en) | Method for fabricating MOS transistors | |
| US5045495A (en) | Forming twin wells in semiconductor devices | |
| US6037203A (en) | Method of fabricating a semiconductor device having triple well structure | |
| JPH09181277A (ja) | 半導体メモリ装置の製造方法 | |
| US6074925A (en) | Method for fabricating semiconductor device with polycide structure for electrode or interconnect | |
| JP3018993B2 (ja) | 半導体装置の製造方法 | |
| US6087213A (en) | Semiconductor memory device and manufacturing method thereof | |
| KR930018692A (ko) | 반도체장치의 제조방법 | |
| JP2908146B2 (ja) | 半導体装置およびその製造方法 | |
| KR0167611B1 (ko) | 트랜지스터 제조 방법 | |
| JPS62105464A (ja) | 半導体装置の製造方法 | |
| KR100250098B1 (ko) | 아이솔레이션영역 및 그형성방법 | |
| US5972746A (en) | Method for manufacturing semiconductor devices using double-charged implantation | |
| US5979784A (en) | Method of forming local interconnection of a static random access memory |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090410 Year of fee payment: 11 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090410 Year of fee payment: 11 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100410 Year of fee payment: 12 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110410 Year of fee payment: 13 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120410 Year of fee payment: 14 |
|
| LAPS | Cancellation because of no payment of annual fees |