KR100195209B1 - 반도체 메모리장치 및 그 제조방법 - Google Patents

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Abstract

신규한 반도체 메모리장치 및 그 제조방법이 개시되어 있다. 데이터가 축적되는 셀 어레이 영역, 반복성 회로인 코어 영역, 및 상기 셀 어레이를 구동시키기 위한 비반복성 주변회로 영역으로 구성되는 반도체 메모리장치에 있어서, 셀 어레이 영역을 구성하는 트랜지스터는 그 불순물영역의 농도가 코어 및 주변회로 영역을 구성하는 트랜지스터들의 불순물영역의 농도보다 낮다. 셀 어레이 트랜지스터의 불순물영역은 코어 트랜지스터의 불순물영역과 동시에 형성되지 않는다. 셀 어레이 트랜지스터의 불순물영역을 구성하는 불순물과 코어 트랜지스터의 불순물영역을 구성하는 불순물은 서로 다른 불순물이다. 셀 어레이, 코어회로 및 주변회로를 구성하는 트랜지스터들을 서로 다른 구조로 형성하여, 각 영역에서 요구되는 소자특성을 최적화시킬 수 있다.

Description

반도체 메모리장치 및 그 제조방법
제1도는 종래방법에 의한 반도체 메모리장치의 단면도.
제2a도 내지 제2c도는 본 발명에 의한 반도체 메모리장치에 있어서, 셀 어레이 영역, 코어 영역 및 그 주변회로 영역의 트랜지스터들의 구조를 나타내는 단면도들.
제3도 내지 제5도는 본 발명의 제1 실시예에 의한 반도체 메모리장치의 제조방법을 설명하기 위한 단면도들.
제6도는 본 발명의 제2 실시예에 의한 반도체 메모리장치의 제조방법을 설명하기 위한 단면도들.
* 도면의 주요부분에 대한 부호의 설명
10, 100 : 반도체기판 12, 102 : 소자분리영역
13, 103 : 게이트절연막 14, 104 : 게이트전극
16 : n-소오스/드레인 영역 20 : n+소오스/드레인 영역
106 : 제1 불순물영역 108 : 제2 불순물영역
18, 110 : 스페이서용 절연막 112 : 제3 불순물영역
본 발명은 반도체 메모리장치 및 그 제조방법에 관한 것으로, 특히 셀어레이 영역, 코어(core) 영역 및 주변회로 영역에 사용되는 트랜지스터들이 서로 다른 구조로 형성되는 반도체 메모리장치 및 그 제조방법에 관한 것이다.
반도체 메모리소자, 특히 DRAM(Dynamic Random Access Memory)소자는 전형적으로 세가지 영역으로 이루어진다. 첫 번째 영역은 메모리셀들이 매트릭스 형태로 배열되는 셀 어레이이고, 두 번째 영역은 데이터를 저장 및 전달하고 상기 셀 어레이를 구동시키는 비반복성 회로인 주변회로 영역이다. 세 번째 영역은 센스 증폭기(sense amplifier), 디코더(decorder) 등을 포함하는 반복성 회로인 코어 영역이다.
이러한 DRAM소자에서는 메모리셀의 축적용량에 축적된 정보전하가 누설전류에 의해 시간이 지나면서 여러 경로를 통해 소실되기 때문에, 이를 위해 리프레쉬(refresh)라고 불리우는 정보재생동작이 필요하게 된다. 통상적으로, 이를 개선하기 위해서 커패시터의 용량을 증가시켜 전하량(Q)을 증가시키는 방법과, 축적된 전하량이 더 이상 손실되지 않게 소자특성을 개선시킬 수 있는 공정을 도입하는 방법이 사용되고 있다.
제1도는 셀 어레이 영역의 액세스 트랜지스터의 소오스 및 드레인 접합(junction)을 통해 소실되는 축적 전하량을 최소화시키기 위한 종래방법에 따른 반도체 메모리장치의 단면도이다.
제1도를 참조하면, 반도체기판(10)상에 통상적인 소자분리공정을 통해 소자분리막(12)을 형성하여 활성영역 및 비활성영역을 구분한 다음, 결과물 상에 게이트절연막(13) 및 게이트전극(14)을 차례로 형성한다. 상기 게이트전극(14)을 마스크로 이용하여, 상기 기판(10) 전면에 인(phosphorus)과 같은 n형 불순물을 ∼E13/㎠의 도즈로 이온주입하여 n-소오스/드레인 영역(16)을 형성한다. 이어서, 상기 결과물 전면에 스페이서용 절연막(18)을 형성한 후, 그 위에 포토레지스트를 전면 도포한다. 사진공정으로 주변회로 영역의 포토레지스트를 제거하여 포토레지스트 패턴(도시되지 않음)을 형성한 후, 이를 마스크로 이용하여 상기 절연막(18)을 이방성 식각한다. 그 결과, 주변회로 영역의 게이트전극(14) 측벽에만 스페이서(18a)가 형성된다. 계속해서, 상기 포토레지스트 패턴을 제거한 후나 제거하기 전에, 비소(arsenic)와 같은 n형 불순물을 ∼E15/㎠의 도즈로 이온주입하여 n+소오스/드레인영역(20)을 형성한다.
일반적으로, 셀 어레이 영역에 존재하는 액세스 트랜지스터는 드레인 포화전류(Idsat)에 의해 결정되는 전류구동능력의 증가보다는 소실전류의 방지를 잘 해줄수 있는 소자특성을 지니는 것이 훨씬 중요하다. 반면에, 셀 어레이 영역을 제외한 코어 영역이나 주변회로 영역은 전체적인 칩의 성능을 좌우하기 때문에 트랜지스터의 전류구동능력이 매우 중요하게 작용한다. 따라서, 이러한 특성을 동시에 만족시키기 위해 상술한 종래방법에서는, 셀 어레이 영역에는 접합손상(junction damage)을 작게 만들수 있도록 소오스/드레인 이온주입을 LDD(Lightly Doped Drain)구조가 아닌 ∼E13/㎠ 수준의 인을 이용한 단일 n-소오스/드레인 접합을 형성하였다. 반면에, 코어 영역이나 주변회로 영역의 트랜지스터에는 ∼E13/㎠ 수준의 n-영역을 인으로 형성하고, 게이트전극의 측벽에 스페이서를 형성한 후 ∼E15/㎠ 수준의 n+영역을 형성하는 2중 구조(LDD 또는 DDD 구조)의 소오스/드레인 접합을 형성하였다.
한편, 소자의 디자인룰이 0.2㎛이하의 수준으로 작아짐에 따라 트랜지스터의 펀치쓰루우(punchthrough) 마진이 취약해지는 것이 심각한 문제로 대두되고 있다. 이러한 펀치쑤루우 특성을 개선시키기 위해서는 유효채널길이를 증가시킬 수 있는 방법이 필요하며, 특히 기존의 방식보다 더 세분화된 방식으로 트랜지스터의 구조를 변경할 필요가 있다.
즉, 셀 어레이는 누설전류 방지용 트랜지스터 구조가 제시되어야 하며, 셀의 디자인룰에 직접적으로 영향받는 코어회로(센스 증폭기, 디코더 등을 포함한 회로)는 매우 작은 게이트길이로 구성되기 때문에 유효채널길이를 최대로 유지시켜서 펀치쓰루우를 방지하는 동시에 전류구동능력도 향상시켜야 한다. 또한, 직류발진기(D.C generator)를 포함한 비반복성 회로인 주변회로는 대부분 최소 디자인룰로 형성하지 않아도 되므로, 펀치쓰루우 문제보다는 순수한 전류구동능력의 증가에 초점이 맞추어져야 한다.
따라서, 본 발명의 목적은 셀 어레이, 코어 회로 및 주변회로 영역에 형성되는 트랜지스터들의 구조를 서로 달리함으로써, 각각의 영역에서 요구되는 누설전류 방지, 펀치쓰루우 마진 증가 및 전류구동능력의 증가를 달성할 수 있는 반도체 메모리장치를 제공하는데 있다.
본 발명의 다른 목적은 상기 반도체 메모리장치를 제조하는데 특히 적합한 반도체 메모리장치의 제조방법을 제공하는데 있다.
상기 목적을 달성하기 위하여 본 발명은, 데이터가 축적되는 셀 어레이 영역, 반복성 회로인 코어 영역, 및 상기 셀 어레이를 구동시키기 위한 비반복성 주변회로 영역으로 구성되는 반도체 메모리장치에 있어서, 상기 셀 어레이 영역을 구성하는 트랜지스터는 저농도 불순물영역으로만 형성되며, 상기 코어 영역을 구성하는 트랜지스터는 동일 도판트로 형성된 고농도와 저농도 불순물영역으로 형성되며, 상기 주변회로 영역을 구성하는 트랜지스터는 서로 다른 도판트로 형성된 고농도와 저농도 불순물영역으로 형성된 것을 특징으로 하는 반도체 메모리장치를 제공한다.
상기 코어 영역을 구성하는 트랜지스터의 고농도와 저농도 불순물영역은 비소(As)로 형성된다.
상기 셀 어레이 영역을 구성하는 트랜지스터의 저농도 불순물영역은 인(Ph)으로 형성된다.
상기 주변회로 영역을 구성하는 트랜지스터의 고농도 불순물영역은 비소로, 저농도 불순물영역은 인으로 형성된다.
또한, 상기 목적을 달성하기 위하여 본 발명은, 데이터가 축적되는 셀 어레이 영역, 반복성 회로인 코어 영역, 및 상기 셀 어레이를 구동시키기 위한 비반복성 주변회로 영역으로 구성되는 반도체 메모리장치에 있어서, 상기 셀 어레이 영역을 구성하는 트랜지스터는 인으로 형성된 저농도 불순물영역을 갖고, 상기 코어 영역을 구성하는 트랜지스터는 비소로 형성된 고농도와 저농도 불순물영역을 갖고, 상기 주변회로 영역을 구성하는 트랜지스터는 비소로 형성된 고농도 불순물영역과 인으로 형성된 저농도 불순물영역을 갖는 것을 특징으로 하는 반도체 메모리장치를 제공할 수도 있다.
상기 다른 목적을 달성하기 위하여 본 발명은, 데이터가 축적되는 셀 어레이 영역, 반복성 회로인 코어 영역, 및 상기 셀 어레이를 구동시키기 위한 비반복성 주변회로 영역으로 구성되는 반도체 메모리장치의 제조방법에 있어서,
제1 도전형의 반도체기판 상에 소자분리영역을 형성하는 단계; 상기 반도체기판 상에 게이트절연막 및 도전층을 적층하고 이를 식각하여 게이트전극을 형성하는 단계; 사진공정으로 상기 셀 어레이 영역 및 주변회로 영역을 오픈시키고 제2 도전형의 제1 불순물을 이온주입함으로써, 상기 셀 어레이 및 주변회로 영역에 제2 도전형의 제1 불순물영역을 형성하는 단계; 사진공정으로 상기 코어 영역을 오픈시키고 제2 도전형의 제2 불순물을 이온주입함으로써, 상기 코어 영역에 제2 도전형의 제2 불순물영역을 형성하는 단계; 상기 결과물 전면에 절연막을 증착하고 이를 이방성 식각하여 상기 게이트전극의 측벽에 스페이서를 형성하는 단계; 및 사진공정으로 상기 코어 영역 및 주변회로 영역을 오픈시키고 제2 도전형의 제3 불순물을 이온주입함으로써, 상기 코어 영역 및 주변회로 영역에 상기 제2 불순물영역보다 높은 불순물농도를 갖는 제2 도전형의 제3 불순물영역을 형성하는 단계를 구비하는 것을 특징으로 하는 반도체 메모리장치의 제조방법을 제공한다.
상기 제1 불순물영역은 인(Ph)으로 구성되며 ∼E18/㎤의 불순물농도를 갖고, 상기 제2 불순물영역은 비소(As)로 구성되며 ∼E18/㎤의 불순물농도를 갖는 것이 바람직하다. 상기 제3 불순물영역은 비소로 구성되며 ∼E20/㎤이상의 불순물농도를 갖는 것이 바람직하다.
상기 스페이서를 형성하는 단계는, 상기 제2 불순물영역이 형성된 결과물 전면에 절연막을 증착하는 단계; 사진공정으로 상기 코어 영역 및 주변회로 영역을 오픈시키는 단계; 및 노출된 상기 절연막을 이방성 식각하여 상기 게이트전극의 측벽에 스페이서를 형성하는 단계로 이루어질 수 있다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 상세하게 설명하고자 한다.
제2a도 내지 제2c도는 본 발명에 의한 반도체 메모리장치에 있어서, 셀 어레이 영역, 코어 영역 및 주변회로 영역의 트랜지스터들의 구조를 나타내는 단면도들이다.
제2a도를 참조하면, 본 발명의 셀 어레이 영역을 구성하는 트랜지스터는 저농도의 n-불순물영역으로만 형성되며, 상기 n-불순물영역은 인(Ph)으로 구성되며 ∼E18/㎤ 정도의 불순물농도를 갖는다.
제2b도를 참조하면, 본 발명의 코어 영역을 구성하는 트랜지스터는 저농도의 n-불순물영역과 고농도의 n+불순물영역으로 형성된다. 상기 n-불순물영역은 비소(As)로 구성되며 ∼E18/㎤ 정도의 불순물농도를 갖는다. 상기 n+불순물영역 또한 비소로 구성되며 ∼E20/㎤ 이상의 불순물농도를 갖는다. 상기한 2중 구조의 불순물영역은 저농도 불순물영역이 얕은 고농도 불순물영역을 둘러싸듯이 형성되는 DDD(Doubly Doped Drain)구조로 형성할 수도 있고, 저농도 불순물영역이 채널방향을 향해 고농도 불순물영역보다 확장된 LDD 구조로 형성할 수도 있다.
제2c도를 참조하면, 본 발명의 주변회로 영역을 구성하는 트랜지스터는 저농도의 n-불순물영역과 고농도의 n+불순물영역으로 형성된다. 상기 n-불순물영역은 인으로 구성되며 ∼E18/㎤ 저델의 불순물농도를 갖는다. 상기 n+불순물영역은 비소로 구성되며 ∼E20/㎤이상의 불순물농도를 갖는다. 또한, 상기 코어 트랜지스터의 경우와 마찬가지로, 2중 구조의 불순물영역은 저농도 불순물영역이 얕은 고농도 불순물영역을 둘러싸듯이 형성되는 DDD구조로 형성할 수도 있고, 저농도 불순물영역이 채널방향을 향해 고농도 불순물영역보다 확장된 LDD 구조로 형성할 수도 있다.
제3도 내지 제5도는 본 발명의 제1 실시예에 의한 반도체 메모리장치의 제조방법을 설명하기 위한 단면도들이다.
제3도는 제1 불순물영역(106)을 형성하는 단계를 도시한다. 제1 도전형, 예컨대 p형의 반도체기판(100) 상에 통상적인 소자분리공정, 예컨대 얕은 트렌치 소자분리(shallow trench isolation)공정을 통해 소자분리영역(102)을 형성함으로써, 활성영역과 비활성영역을 구분한다. 이어서, 상기 소자분리영역(102)이 형성된 기판 전면에 게이트절연막(103), 게이트전극용 도전층, 및 절연물질로 이루어진 게이트 캡핑층(105)을 차례로 형성한 후, 상기 게이트 캡핑층(105) 상에 포토레지스트 패턴(도시되지 않음)을 형성한다. 상기 포토레지스트 패턴을 마스크로 이용하여 상기 게이트 캡핑층(105) 및 도전층을 이방성 식각함으로써 게이트전극(104)을 형성한다. 여기서, 상기 게이트전극(104)은 단일 다결정실리콘 구조 또는 다결정실리콘 상에 고융점 금속 실리사이드가 적층된 폴리사이드 구조의 어느 하나로 형성할 수 있다. 이어서, 상기 게이트전극(104)이 형성된 결과물 전면에 포토레지스트를 도포하고 사진공정으로 상기 포토레지스트를 식각하여 셀 어레이 영역과 주변회로 영역을 오픈시키도록 제1 포토레지스트 패턴(107)을 형성한다. 상기 제1 포토레지스트 패턴(107)을 마스크로 이용하여 제1 도전형의 불순물, 예컨대 n형의 인 불순물을 ∼E12/㎠ 내지 ∼E13/㎠의 도즈와 수∼수십 keV의 에너지로 이온주입함으로써, 셀 어레이 영역 및 주변회로 영역에 인 불순물로 이루어진 n-형의 제1 불순물영역(소오스/드레인 영역)(106)을 형성한다.
제4도는 제2 불순물영역(108)을 형성하는 단계를 도시한다. 상기 제1 포토레지스트 패턴(107)을 제거한 후, 다시 결과물 전면에 포토레지스트를 도포한다. 사진공정으로 상기 포토레지스트를 식각하여 코어 영역을 오픈시키도록 제2 포토레지스트 패턴(109)을 형성한다. 상기 제2 포토레지스트 패턴(109)을 마스크로 이용하여 제1 도전형의 불순물, 예컨대 n형의 비소 불순물을 ∼E12/㎠ 내지 ∼E13/㎠의 도즈와 수십∼수백 keV의 에너지로 이온주입함으로써, 코어 영역에 비소 불순물로 이루어진 n-형의 제2 불순물영역(소오스/드레인 영역)(108)을 형성한다.
제5도는 스페이서(110a) 및 제3불순물영역(112)을 형성하는 단계를 도시한다. 상기 제2 포토레지스트 패턴(109)을 제거한 후, 결과물 전면에 절연물질, 예컨대 실리콘질화물이나 실리콘산화물을 증착하여 스페이서용 절연막(110)을 형성한다. 이어서, 상기 절연막(110)이 형성된 결과물 전면에 포토레지스트를 도포하고 이를 사진공정으로 식각하여 코어 영역과 주변회로 영역을 오픈시키도록 제3 포토레지스트 패턴(111)을 형성한다. 상기 제3 포토레지스트 패턴(111)을 마스크로 이용하여 상기 절연막(110)을 이방성 식각함으로써, 상기 코어 영역 및 주변회로 영역의 게이트전극(104) 측벽에 스페이서(110a)를 형성한다. 계속해서, 상기 제3포토레지스트 패턴(111)을 마스크로 이용하여 제1 도전형의 불순물, 예컨대 n형의 비소 불순물을 ∼E15/㎠의 도즈와 수∼수백 keV의 에너지로 이온주입함으로써, 상기 코어 영역 및 주변회로 영역에 n+형의 제3 불순물영역(소오스/드레인 영역)(112)을 형성한다. 상술한 공정의 결과로써, 셀 어레이를 구성하는 트랜지스터는 인 불순물로 구성된 n-소오스/드레인 영역으로 형성되고, 코어회로를 구성하는 트랜지스터는 비소 불순물로 구성된 n-소오스/드레인 영역과 역시 비소 불순물로 구성된 n+소오스/드레인 영역으로 형성된다. 또한, 주변회로를 구성하는 트랜지스터는 인 불순물로 구성된 n-소오스/드레인 영역과 비소 불순물로 구성된 n+소오스/드레인 영역으로 형성된다.
제6도는 본 발명의 제2 실시예에 의한 반도체 메모리장치의 제조방법을 설명하기 위한 단면도이다.
제6도를 참조하면, 상술한 일 실시예의 제3도 및 제4도를 참조하여 설명한 공정들을 동일하게 진행한 후, 상기 제2 포토레지스트 패턴(109)을 제거한다. 결과물 전면에 절연물질, 예컨대 실리콘질화물이나 실리콘산화물을 증착하여 스페이서용 절연막(110)을 형성한 후, 상기 절연막(110)을 이방성 식각함으로써 게이트전극(104)의 측벽에 스페이서(110a)를 형성한다. 이어서, 상기 결과물 전면에 포토레지스트를 도포하고 이를 식각하여 코어 영역 및 주변회로 영역을 오픈시키도록 제3 포토레지스트 패턴(111)을 형성한다. 상기 제3 포토레지스트 패턴(111)을 마스크로 이용하여 제1 도전형의 불순물, 예컨대 n형의 비소 불순물을 ∼E15/㎠의 도즈와 수∼수백 keV의 에너지로 이온주입함으로써, 상기 코어 영역 및 주변회로 영역에 n+형의 제3 불순물영역(소오스/드레인 영역)(112)을 형성한다.
따라서, 상술한 바와 같이 본 발명에 의하면 다음과 같은 효과들을 얻을 수 있다.
첫째, 반도체기판에 고농도의 비소 불순물이 주입될 경우, 후속공정 (특히 열산화공정)을 통하거나 또는 이온주입시, 상기 기판에 결정결함(lattice defect)을 유발시켜 접합누설전류를 야기시킬 수 있다. 따라서, 본 발명에서는 셀 어레이 영역의 리프레쉬 특성 개선을 위해 인불순물로 저농도(∼E18/㎤) 소오스/드레인 영역을 형성한다. 또한, 스페이서 형성을 위한 이방성 식각공정시 기판의 손상으로 인해 누설전류가 유발될 수 있으므로, 본 제1실시예에서는 셀 어레이 영역을 포토레지스트 패턴으로 가린 다음에 스페이서를 형성하였다.
둘째, 디자인 룰에 타이트하게 영향받는 코어회로 영역의 트랜지스터는 펀치쓰루우 개선이 필수적이므로, 확산도가 인보다 떨어지는 비소로써 n-소오스/드레인 영역을 형성한다. 따라서, 소오스/드레인의 측면 확산을 통한 유효채널길이의 감소를 최소화할 수 있어 펀치쓰루우 마진을 증가시킬 수 있다.
셋째, 주변회로 영역은 종래방법와 마찬가지로 인으로 구성된 n-소오스/드레인 영역과 비소로 구성된 n+소오스/드레인 영역의 LDD 또는 DDD구조로 형성함으로써, 전류구동능력을 최적화시킬 수 있다.
본 발명이 상기 실시예에 한정되지 않으며, 많은 변형이 본 발명의 기술적 사상내에서 당분야에서 통상의 지식을 가진 자에 의하여 가능함은 명백하다.

Claims (9)

  1. 데이터가 축적되는 셀 어레이 영역, 반복성 회로인 코어 영역, 및 상기 셀 어레이를 구동시키기 위한 비반복성 주변회로 영역으로 구성되는 반도체 메모리장치에 있어서, 상기 셀 어레이 영역을 구성하는 트랜지스터는 저농도 불술물영역으로만 형성되며, 상기 코어 영역을 구성하는 트랜지스터는 동일 도판트로 형성된 고농도와 저농도 불순물영역으로 형성되며, 상기 주변회로 영역을 구성하는 트랜지스터는 서로 다른 도판트로 형성된 고농도와 저농도 불순물영역으로 형성된 것을 특징으로 하는 반도체 메모리장치.
  2. 제1항에 있어서, 상기 코어 영역을 구성하는 트랜지스터의 고농도와 저농도 불순물영역은 비소(As)로 형성된 것을 특징으로 하는 반도체 메모리장치.
  3. 제1항에 있어서, 상기 셀 어레이 영역을 구성하는 트랜지스터의 저농도 불순물영역은 인(Ph)으로 형성된 것을 특징으로 하는 반도체 메모리장치.
  4. 제1항에 있어서, 상기 주변회로 영역을 구성하는 트랜지스터의 고농도 불순물영역은 비소로, 저농도 불순물영역은 인으로 형성된 것을 특징으로 하는 반도체 메모리장치.
  5. 데이터가 축적되는 셀 어레이 영역, 반복성 회로인 코어 영역, 및 상기 셀 어레이를 구동시키기 위한 비반복성 주변회로 영역으로 구성되는 반도체 메모리장치에 있어서, 상기 셀 어레이 영역을 구성하는 트랜지스터는 인으로 형성된 저농도 불순물영역을 갖고, 상기 코어 영역을 구성하는 트랜지스터는 비소로 형성된 고농도와 저농도 불순물영역을 갖고, 상기 주변회로 영역을 구성하는 트랜지스터는 비소로 형성된 고농도 불순물영역과 인으로 형성된 저농도 불순물영역을 갖는 것을 특징으로 하는 반도체 메모리장치.
  6. 데이터가 축적되는 셀 어레이 영역, 반복성 회로인 코어 영역, 및 상기 셀 어레이를 구동시키기 위한 비반복성 주변회로 영역으로 구성되는 반도체 메모리장치의 제조방법에 있어서, 제1 도전형의 반도체기판 상에 소자분리영역을 형성하는 단계; 상기 반도체기판 상에 게이트절연막 및 도전층을 적층하고 이를 식각하여 게이트전극을 형성하는 단계; 사진공정으로 상기 셀 어레이 영역 및 주변회로 영역을 오픈시키고 제2 도전형의 제1 불순물을 이온주입함으로써, 상기 셀 어레이 및 주변회로 영역에 제2 도전형의 제1 불순물영역을 형성한는 단계; 사진공정으로 상기 코어 영역을 오픈시키고 제2 도전형의 제2 불순물을 이온주입함으로써, 상기 코어 영역에 제2 도전형의 제2 불순물영역을 형성하는 단계; 상기 결과물 전면에 절연막을 증착하고 이를 이방성 식각하여 상기 게이트전극의 측벽에 스페이서를 형성하는 단계; 및 사진공정으로 상기 코어 영역 및 주변회로 영역을 오픈시키고 제2 도전형의 제3 불순물을 이온주입함으로써, 상기 코어 영역 및 주변회로 영역에 상기 제2 불순물영역보다 높은 불순물농도를 갖는 제2 도전형의 제3 불순물영역을 형성하는 단계를 구비하는 것을 특징으로 하는 반도체 메모리장치의 제조방법.
  7. 제6항에 있어서, 상기 제1 불순물영역은 인(Ph)으로 구성되며 ∼E18/㎤의 불순물농도를 갖고, 상기 제2 불순물영역은 비소(As)로 구성되며 ∼E18/㎤의 불순물농도를 갖는 것을 특징으로 하는 반도체 메모리장치의 제조방법.
  8. 제6항에 있어서, 상기 제3 불순물영역은 비소로 구성되며 ∼E20/㎤이상의 불순물농도를 갖는 것을 특징으로 하는 반도체 메모리장치의 제조방법.
  9. 제6항에 있어서, 상기 스페이서를 형성하는 단계는, 상기 제2 불순물영역이 형성된 결과물 전면에 절연막을 증착하는 단계; 사진공정으로 상기 코어 영역 및 주변회로 영역을 오픈시키는 단계; 및 노출된 상기 절연막을 이방성 식각하여 상기 게이트전극의 측벽에 스페이서를 형성하는 단계로 이루어진 것을 특징으로 하는 반도체 메모리장치의 제조방법.
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